半導体集積回路、そのテスト方法及びテストシステム
【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、そのテスト方法及びテストシステムに関し、特に、非接触テストを用いた半導体集積回路、そのテスト方法及びテストシステムに関する。
【背景技術】
【０００２】
一般に、多ピン、狭ピッチの半導体集積回路に対し、多ピンのプローブカード及びＬＳＩソケットを接触させテストを行っていた。このような接触式のテストにおいては、以下のような問題点がある。まず、テストに用いるプローブカードやＬＳＩソケットといったテスト治工具は費用が高い。また、狭ピッチ化したプローブカードやＬＳＩソケットは、テストの際、半導体集積回路に正確に接触させることが必要とされる。そのため、まれに、プローブカードやＬＳＩソケットと、半導体集積回路との間で接触不良が発生することがある。接触不良が発生した場合には、テストが正確に実行できず、良品が不良品として判定される場合がある。以上のように、一般の接触式のテストにより、半導体集積回路のコストアップと歩留低下とが生じていた。
【０００３】
特許文献１には、非接触テストする半導体集積回路及びそのテストシステムが記載されている。特許文献１に記載の技術では、半導体集積回路は、被試験回路に接続された無線インターフェースモジュールを備えている。テストシステムは、半導体集積回路の無線インターフェースモジュールと通信する無線部を備えている。
【０００４】
特許文献１に記載の技術では、テストシステムの無線部から、無線インターフェースモジュールにテストパターンが送信される。無線インターフェースモジュールにて受信したテストパターンは被試験回路に入力される。入力に応じて被試験回路から出力された出力信号は、無線インターフェースモジュールから、テストシステムにテスト結果として送信される。そして、テストシステムは、テスト結果を判定する。被試験回路に対して、テストパターンを入力し、被試験回路から出力されたテスト結果を外部に出力して判定するという一連の動作を繰り返すことにより、半導体集積回路のテストを行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７８４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、半導体集積回路が、複数の被試験回路を有する場合には、被試験回路それぞれにテストパターンを入力した後、全ての被試験回路からテスト結果が出力されるまで、外部への結果の出力を待たなくてはならない。すなわち、この構成では、テスト時間は、テスト結果が出力されるまでかかる時間が最も長い被試験回路の動作に制約されたものとなり、テスト時間が長時間化するという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路は、複数の被試験回路と、外部のテストシステムと無線で通信することにより、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部と、ＩＤを識別し、ＩＤに対応する被試験回路に、ＩＤが付加されたテストパターンを入力し、複数の被試験回路からテストパターンに応じたテスト結果が出力される度に、テスト結果にＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステムに出力する試験回路と、を備えるものである。
【０００８】
本発明にかかる半導体集積回路のテスト方法は、複数の被試験回路を有する半導体集積回路のテスト方法であって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を外部から受信し、ＩＤを識別し、ＩＤに対応する被試験回路に、ＩＤが付加されたテストパターンを入力し、被試験回路からテストパターンに対応するテスト結果が出力される度に、テスト結果に、ＩＤを付加してテスト出力信号として外部に出力するものである。
【０００９】
本発明にかかる半導体集積回路のテストシステムは、複数の被試験回路を有する半導体集積回路のテストシステムであって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を生成するテスト部と、テスト入力信号を、半導体集積回路に無線で送信する無線部とを有し、無線部は、ＩＤに対応した被試験回路からの当該ＩＤが付加されたテストパターンによるテスト結果を含み、当該ＩＤが付加されたテスト出力信号を半導体集積回路から受信し、テスト部は、テスト出力信号に基づいて半導体集積回路の良否を判定するものである。
【００１０】
これにより、本発明にかかる半導体集積回路、そのテスト方法及びテストシステムは、テストパターンに、被試験回路のＩＤを付加することにより、それぞれの被試験回路からテスト結果が出力される毎に、テスト出力信号をテストシステムに送信することができる。
【発明の効果】
【００１１】
本発明によれば、よりテスト時間を短くすることができる。
【図面の簡単な説明】
【００１２】
【図１】特許文献１に記載の半導体集積回路及びそのテストシステムの構成を簡略化して示すブロック図である。
【図２】特許文献１に記載の半導体集積回路にテストを実施する際の処理時間の概要を示す図である。
【図３】実施の形態１にかかる半導体集積回路にテストを実施する際の処理時間の概要を示す図である。
【図４】実施の形態１にかかる半導体集積回路及びそのテストシステムの構成を示すブロック図である。
【図５】実施の形態１にかかるテストシステムの動作を説明するタイミングチャートである。
【図６】特許文献１に記載のテストシステムの動作を説明するタイミングチャートである。
【図７】実施の形態２にかかる半導体集積回路及びそのテストシステムの構成を示すブロック図である。
【図８】実施の形態３にかかる半導体集積回路及びそのテストシステムを示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本発明の特徴を明確にするため、特許文献１の技術の問題点について説明する。図１は、特許文献１に記載の半導体集積回路１１０及びそのテストシステム１００の構成を簡略化して示すブロック図である。図１に示すように、テストシステム１００は、テスト手段１０１、無線部１０２を備える。半導体集積回路１１０には、無線部１０２と通信する無線Ｉ／Ｆモジュール１０３が設けられている。また、図１に示す例では半導体集積回路１１０には、３つの被試験回路１０４Ａ、１０４Ｂ、１０４Ｃが設けられているものとする。
【００１４】
無線部１０２から、無線Ｉ／Ｆモジュール１０３にテストパターンが送信される。無線Ｉ／Ｆモジュール１０３にて受信したテストパターンは被試験回路１０４Ａ、１０４Ｂ、１０４Ｃにそれぞれ入力される。
【００１５】
図２は、特許文献１に記載の半導体集積回路にテストを実施する際の処理時間の概要を示す図である。図２において、Ｔ０〜Ｔ１、Ｔ１〜Ｔ２、・・・、Ｔ７〜Ｔ８はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を１区間とよぶ。
【００１６】
被試験回路１０４Ａ乃至１０４Ｃにそれぞれテストパターンを入力するのに必要とする時間を１区間分とする。それぞれの被試験回路にテストパターンが入力され、テスト動作を行い、テスト結果が出力されるまでに必要とする時間を２区間分とする。被試験回路１０４Ａ乃至１０４Ｃからそれぞれテスト結果を出力するのに必要な時間を１区間分とする。
【００１７】
図１の半導体集積回路では、３つの被試験回路１０４Ａ乃至１０４ＣにＴ０からＴ３までの３区間に、テストパターンが入力される（ＲＸ）。そして、Ｔ３からＴ５までの２区間に、被試験回路１０４Ａ〜１０４Ｃに対して同時にテストが実行される（Ｔ５０１）。Ｔ５からＴ８までの３区間にテスト結果が出力される（ＴＸ）。よって、テストパターンの入力から、テスト結果の出力まで８区間分の時間が必要となる。
【００１８】
図３は、本実施の形態にかかる半導体集積回路がテストを実施する際の処理時間の概要を示す図である。なお、本実施の形態にかかる半導体集積回路も、３つの被試験回路Ａ〜Ｃを有するものとする。本実施の形態にかかる半導体集積回路及びそのテストシステムについては後に詳述する。図３において、図２と同様に、Ｔ０〜Ｔ１、Ｔ１〜Ｔ２、・・・、Ｔ５〜Ｔ６はそれぞれ等しい時間間隔であるものとする。また、被試験回路Ａ〜Ｃにそれぞれテストパターンを入力するのに必要とする時間、テスト動作を行う時間、被試験回路Ａ〜Ｃからそれぞれテスト結果を出力するのに必要な時間は、図２に示す例と同様であるものとする。
【００１９】
本実施の形態にかかる半導体集積回路では、被試験回路Ａ〜Ｃはそれぞれ独立してテストパターンの入力やテスト結果の出力が可能である。従って、Ｔ０からＴ１までの１区間に、被試験回路Ａにテストパターンを入力する（ＲＸ１）。そして、被試験回路Ａは、Ｔ１からＴ３の２区間に、テストを実行する（Ｔ５１）。Ｔ３からＴ４までの１区間に、被試験回路Ａのテスト結果を出力する（ＴＸ１）。
【００２０】
被試験回路Ｂは、被試験回路Ａがテストを実行しているのと並行して、Ｔ１からＴ２までの１区間に、テストパターンを入力する（ＲＸ２）。そして、被試験回路Ｂは、Ｔ２からＴ４までの２区間に、テストを実行し（Ｔ５２）、Ｔ４からＴ５までの１区間に、テスト結果を出力する（ＴＸ２）。被試験回路Ｃは、被試験回路Ａ及びＢがテストを実行している期間である、Ｔ２からＴ３までの１区間に、テストパターンを入力する（ＲＸ３）。そして、Ｔ３からＴ５までの２区間にテストを実行し（Ｔ５３）、Ｔ５からＴ６までの１区間に、テスト結果を出力する。よって、テストパターンの入力から、テスト結果の出力まで、図２に示す例では８区間分の時間が必要であったものが、本実施の形態によれば６区間分の時間で終了することができる。
【００２１】
実施の形態１．
次に、実施の形態１にかかる半導体集積回路及びそのテストシステムについて、さらに説明する。図４は、実施の形態１にかかる半導体集積回路及びそのテストシステムを示すブロック図である。テストシステム１０ａは、テスト部１１、１４と無線部１２、１５とを有する。半導体集積回路２０ａは、無線インターフェース部１３と、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３とを有する。無線インターフェース部１３は、システムクロックバス６１により、ＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３と接続され、フレームクロック入力バス６２、フレームクロック出力バス６３、ｎビット入力バス６４及びｎビット出力バス６５により、ＩＤ識別・試験回路７１乃至７３と接続されている。ＩＤ識別・試験回路７１乃至７３は、それぞれ被試験回路８１乃至８３に接続されている。
【００２２】
テスト部１１及び１４は、テスト入力信号６４１（図５参照）を生成する。また、テスト部１１及び１４は、半導体集積回路２０ａからのテスト出力信号６５１（図５参照）を受け取り、当該集積回路が良品か不良品かを判定する。
【００２３】
ここで、テスト入力信号６４１は、被試験回路８１乃至８３をテストするためのテストパターンと、被試験回路８１乃至８３を識別するＩＤと、被試験回路８１乃至８３のテストを実行するためのタイミング情報を含む信号である。テスト出力信号６５１は、テストパターンの入力に応じて、被試験回路８１乃至８３から出力されたテスト結果と、当該テスト結果を出力した被試験回路８１乃至８３を識別するためのＩＤを含む情報である。
【００２４】
無線部１２及び１５は、無線インターフェース部１３と通信し、テスト部１１及び１４からのテスト入力信号６４１を送信し、半導体集積回路２０ａから送信されたテスト出力信号６５１を受信する。
【００２５】
無線インターフェース部１３は、無線部１２及び無線部１５と通信し、テスト入力信号６４１を受信する。そして、テスト入力信号６４１に含まれるテストパターン及び当該テストパターンに付加されたＩＤとを、ｎビット入力バス６４を介して、テスト入力パケット１７１〜１７３（図５参照）として、ＩＤ識別・試験回路７１乃至７３に出力する。
【００２６】
また、テスト入力信号に含まれるタイミング情報としてのシステムクロック信号６１１は、システムクロックバス６１を介してＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３に出力される。タイミング情報としてのフレームクロック入力信号６２１（図５参照）と、フレームクロック出力信号６３１（図５参照）は、それぞれフレームクロック入力バス６２及びフレームクロック出力バス６３を介してＩＤ識別・試験回路７１乃至７３に出力される。
【００２７】
ｎビット出力バス６５は、ＩＤ識別・試験回路７１乃至７３に接続され、テスト結果にＩＤを付加したテスト出力パケット１７７〜１７９（図５参照）を、無線インターフェース部１３に出力する。無線インターフェース部１３は、ＩＤ識別・試験回路７１乃至７３から出力されたテスト出力パケット１７７乃至１７９を、テスト出力信号６５１として、テストシステムの無線部１２及び１５に送信する。
【００２８】
システムクロック信号６１１は、ＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３の基準となるクロック信号である。
【００２９】
フレームクロック入力信号６２１は、テストパターンを被試験回路８１乃至８３のいずれかに入力するタイミングを制御するための信号である。フレームクロック出力信号６３１は、テスト出力パケット１７７乃至１７９を、無線インターフェース部１３に出力するタイミングを制御するための信号である。
【００３０】
本実施の形態では、テスト入力信号６４１から、テスト入力パケット１７１乃至１７３が生成される。テスト入力信号６４１は、被試験回路８１乃至８３のそれぞれに供給されるテスト入力パケット１７１乃至１７３の部分毎に分割される。分割された部分毎に、先頭に被試験回路８１乃至８３を特定するためのＩＤが付加されている。また、テスト入力信号６４１はパケットに分割され、先頭のＩＤの後ろに複数のパケットが付加する形式となっている。テスト出力パケット１７７乃至１７９も、テスト入力パケット１７１乃至１７３と同様に、パケットに分割され、先頭のＩＤの後に複数のパケットが付加する形式となっている。
【００３１】
ＩＤ識別・試験回路７１、７２、７３は、テスト入力パケット１７１〜１７３に含まれるＩＤを識別する。ＩＤ識別・試験回路７１、７２、７３は、識別したＩＤが、接続される被試験回路８１乃至８３のＩＤのいずれかと一致した場合、当該一致した被試験回路８１乃至８３のいずれかにフレームクロック入力信号６２１に応じて、テスト入力パケット１７１〜１７３に含まれるテストパターンを出力する。また、ＩＤ識別・試験回路７１、７２、７３は、被試験回路８１乃至８３が出力したテスト結果にＩＤを付加してテスト出力パケット１７７、１７８、１７９とし、フレームクロック出力信号に応じて、無線インターフェース部１３に出力する。
【００３２】
本実施の形態においては、半導体集積回路２０ａが複数の被試験回路８１乃至８３を有している場合に、テストパターンと、テスト結果とに被試験回路８１乃至８３を識別するＩＤを付加しているため、それぞれの被試験回路がテスト結果を出力する度に、他の被試験回路の結果の出力を待つことなく、テスト結果の出力が可能である。
【００３３】
すなわち、本実施の形態においては、他の被試験回路へのテストパターンの入力や、テストの実行状態、及びテスト結果の出力の状態に依存することなく、それぞれの被試験回路のテストが終了する度にテスト結果が出力できる。
【００３４】
なお、本実施の形態においては、ＩＤ識別・試験回路７１乃至７３を複数有するとしたが、１つにまとめる構成にしてもよい。
【００３５】
次に、実施の形態１における各ブロックの動作タイミングについて、より詳細に説明する。図５は、本実施の形態にかかるテストシステムの動作を説明するタイミングチャートである。なお、ここでは、テスト入力パケット１７１、１７２、１７３は、それぞれ被試験回路８１、８２、８３に対応するＩＤを有している例について説明する。図５において、Ｓ０−Ｓ１、Ｓ１−２、・・・、Ｓ３９−Ｓ４０はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を１区間とよぶ。
【００３６】
システムクロック信号６１１がＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３に入力される。次に、フレームクロック入力信号６２１が、タイミングＣ１でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７１がＩＤ識別・試験回路７１乃至７３それぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７１のＩＤを識別する。テスト入力パケット１７１は、被試験回路８１に対応するＩＤを有しているため、ＩＤ識別・試験回路７１は、当該テスト入力パケット１７１に含まれるテストパターンを被試験回路８１に出力する。被試験回路８１では、テスト実行時間１７４の間に入力されたテストパターンに応じたテストが実行される。
【００３７】
被試験回路８１へのテスト入力パケット１７１の出力が終了すると、フレームクロック入力信号６２１が、タイミングＣ２でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７２がＩＤ識別・試験回路７１乃至７３のそれぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７２のＩＤを識別する。テスト入力パケット１７２は、被試験回路８２に対応するＩＤを有しているため、ＩＤ識別・試験回路７２は、当該テスト入力パケット１７２に含まれるテストパターンを被試験回路８２に出力する。被試験回路８２では、テスト実行時間１７５の間に入力されたテストパターンに応じたテストが実行される。
【００３８】
図５に示す例では、被試験回路８１のテストは、テスト入力パケット１７２の入力中に終了する。被試験回路８１のテスト終了後、テスト入力パケット１７２の入力中にタイミングＣ４で、フレームクロック出力信号６３１がＩＤ識別・試験回路７１乃至７３に入力される。ＩＤ識別・試験回路７１は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７７を出力する。
【００３９】
被試験回路８２へのテスト入力パケット１７２の出力が終了すると、フレームクロック入力信号６２１が、タイミングＣ３でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７３がＩＤ識別・試験回路７１乃至７３それぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７３のＩＤを識別する。テスト入力パケット１７３は、被試験回路８３に対応するＩＤを有しているため、ＩＤ識別・試験回路７３は、当該テスト入力パケット１７３に含まれるテストパターンを被試験回路８３に出力する。被試験回路８３では、テスト実行時間１７６の間に入力されたテストパターンに応じたテストが実行される。
【００４０】
図５に示す例では、被試験回路８２のテストは、テスト入力パケット１７３の入力の終了と略同時に終了する。被試験回路８２のテスト終了後、テスト実行時間１７６中のタイミングＣ５で、フレームクロック出力信号６３１がＩＤ識別・試験回路７１乃至７３に入力される。ＩＤ識別・試験回路７２は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７８を出力する。テスト出力パケット１７８の出力が終了した後、フレームクロック出力信号６３１がタイミングＣ６でＩＤ識別・試験回路７１乃至７３に入力され、ＩＤ識別・試験回路７３は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７９を出力する。
【００４１】
このように、ＩＤ識別・試験回路７１乃至７３は、フレームクロック出力信号６３１のタイミングＣ４乃至Ｃ６で、それぞれテスト出力パケット１７７乃至１７９を無線インターフェース部１３に出力する。この際、フレームクロック出力信号６３１は、被試験回路８１乃至８３のテスト動作が終了するタイミングＣ４乃至Ｃ６が設定されている。本実施の形態では、テスト開始から終了までにＳ２からＳ２８の区間を必要とする。
【００４２】
これに対し、図６は、図１に記載のテストシステムの動作を説明するタイミングチャートである。図２の場合と同様に、図６に示す例においても半導体集積回路は、被試験回路Ａ，Ｂ，Ｃの３つを有するものとする。図６では、全ての被試験回路にテストパターン入力後、全ての被試験回路のテストが終了するタイミング、つまり、最もテストにかかる時間が長い被試験回路Ｂのテストが終了するタイミングまで待ち、テスト結果の出力を開始する。図６のように、被試験回路のテスト実行時間１９４乃至１９６に大小がある場合、テスト結果の出力のタイミングは、テスト実行時間が最も長いものが終了するまで待つこととなる。従って、従来の技術では、テスト時間はＳ２からＳ３９までの区間となる。
【００４３】
本実施の形態を示す図５のタイミングチャートでは、被試験回路が３個あった場合、Ｓ２からＳ２８の２７区間で、被試験回路３個全てのテスト入力と出力が完了する。それに対し、図６のタイミングチャートでは、Ｓ２からＳ３９となり３８区間となる。よって図５に示す本実施の形態と図６に示す例とを比較すると、テストに必要とされる時間は２７：３８となり、約２８．９％テスト時間を短く抑えることができる。
【００４４】
本実施の形態にかかる半導体集積回路２０ａは、一部の被試験回路がテスト入力信号を入力している際に、他の被試験回路がテスト動作を実施したり、テスト出力信号６５１を出力したりすることが可能である。従って、テスト入力信号６４１の入力と、テスト動作と、テスト出力信号６５１の出力が同時に実施可能であるため、複数の処理を並行して実施することができ、よりテスト時間を短縮することができる。
【００４５】
つまり、図１に示す例では、被試験回路を識別するＩＤが、テストパターンに付加されていなかったため、テストパターンが全て受信されるまで、被試験回路に対するテスト動作は開始できなかった。そのため、テストパターンが全て受信されるまで、全ての回路において動作が行われず、時間は無駄になっていた。さらに、テスト結果の出力の際も、図１に示す例では、図６のように、全ての被試験回路のテスト結果の出力を待って出力していた。しかし、本実施の形態では、他の被試験回路のテスト結果の出力を待って出力する必要がないために、テストの実行が終わった回路から順に結果を出力することが可能である。
【００４６】
ここで、被試験回路８１乃至８３の回路構成が異なる場合、テスト実行時間１７４乃至１７７等が均一ではないことがある。また、テスト入力信号６４１及びテスト出力信号６５１も同じパケット数ではなく、大小が存在する場合がある。
【００４７】
図５に示す例では、被試験回路８１に入力されるテスト入力パケット１７１は、パケット数が大きく、テスト入力パケット１７１の入力にかかる時間、これに対応するテスト出力パケット１７７の出力にかかる時間が長い。これに対し、被試験回路８２と８３にそれぞれ入力されるテスト入力パケット１７２、１７３は、パケット数が小さく、テスト入力パケット１７２、１７３をそれぞれ入力する時間、これにそれぞれ対応するテスト出力パケット１７８、１７９の出力にかかる時間は短い。
【００４８】
上述の例では、被試験回路８１乃至８３の配置の順序と、テスト入力パケットの入力及びテスト出力パケットの出力の順序が同じであったが、それぞれの回路に対してテスト入力を実施後、テスト動作速度が速く、テストの実行時間が短い被試験回路、例えば、被試験回路８３、８１、８２の順番でテストするようにしてもよい。この場合、よりテストの実施時間を短くすることが出来る。
【００４９】
また、テストの実行時間によっては、テストシステム１０ａと半導体集積回路２０ａとの通信において、テスト入力信号６４１とテスト出力信号６５１の送信と受信が同時に実施される場合がある。このような場合でも、本実施の形態では、テストシステム１０ａは、無線部１２及び無線部１５を有しているため、送信と受信を同時に行うことが可能である。従って、テスト入力信号６４１とテスト出力信号６５１の送受信を同時に行うことが可能であり、さらにテスト時間を短縮することが可能である。
【００５０】
なお、本実施の形態では、システムクロック、フレームクロック入力信号及びフレームクロック出力信号は、テストシステム１０ａの無線部を介して、無線インターフェース部１３に供給されるものとする。しかし、例えば、半導体集積回路２０ａがクロック生成部を有し、テストシステム１０ａからテスト入力信号６４１を受け取った場合に、クロック生成部がシステムクロック、フレームクロック入力信号およびフレームクロック出力信号を生成するようにしてもよい。
【００５１】
実施の形態２．
図７は、実施の形態２に係る半導体集積回路及びそのテストシステムの構成を示すブロック図である。本実施の形態においては、実施の形態１の構成に加え、半導体集積回路２０ｂは、プリスケーラ９１を有している。本実施の形態では、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３とは、動作するクロック信号の周波数が異なる回路である。
【００５２】
プリスケーラ９１は、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３に接続され、システムクロック信号６１１を、１／１、１／２、１／８に分周したシステムクロック信号６６、６７、６８を供給する。
【００５３】
本実施の形態によれば、プリスケーラ９１を有することにより、システムクロック信号を所望のものに設定できる。従って、動作速度が遅い回路と、動作速度が速い回路とを有する半導体集積回路２０であっても、それぞれの動作速度を満たすシステムクロックを選んでテストすることで、テスト時間を短縮することが可能である。
【００５４】
実施の形態３．
図８は、実施の形態３にかかる半導体集積回路及びそのテストシステムを示す図である。本実施の形態においては、実施の形態１及び２とは異なり、テストシステム１０ｂは、無線部１２及び１５に換えて、接触テストに用いるための入出力部９２及び入出力部９３と、プローブピン９５及び９６を有する。
【００５５】
また、半導体集積回路２０ｃは、実施の形態１及び２とは異なり、無線インターフェース部１３に換えて、インターフェース部９４と、テスト端子９７及び９８とを有する。
【００５６】
テスト部１１は、入出力部９２と接続され、テスト部１４は、入出力部９３と接続されている。本実施の形態では、テスト入力信号６４１、テスト出力信号６５１の送受信を同時に行うため、２つの入出力部９２及び９３と、２つのテスト部１１及びテスト部１４が設けられている。一例として、テスト部１１がテスト入力信号６４１を生成し、テスト部１４がテスト出力信号６５１を受信するものとする。
【００５７】
入出力部９２は、テスト部１１から出力されたテスト入力信号６４１（図５参照）を、プローブピン９５を介して、半導体集積回路２０ｃに出力する。また、入出力部９３は、半導体集積回路２０ｃから出力されるテスト出力信号６５１（図５参照）を、プローブピン９６を介して受け取り、テスト部１１又は１４に入力する。
【００５８】
半導体集積回路２０ｃは、テストシステム１０ｂと接触テストする入力部及び出力部としての、テスト端子９７及び９８と、インターフェース部９４とを有する。
【００５９】
インターフェース部９４は、テスト端子９７及び９８と接続されている。また、インターフェース部９４は、ＩＤ識別・試験回路７１、７２、７３の入力がまとめられたｎビット入力バス６４と、ＩＤ識別・試験回路７１、７２、７３の出力がまとめられたｎビット出力バス６５とに接続されている。
【００６０】
インターフェース部９４は、テスト端子９７を介して、テストシステム１０ｂのプローブピン９５と接触することにより、被試験回路８１〜８３をそれぞれテストするテストパターンに、被試験回路８１〜８３をそれぞれ識別するＩＤが付加されたテスト入力信号を受け取り、試験回路７１乃至７３に出力する。
【００６１】
試験回路７１乃至７３は、ＩＤを識別し、ＩＤに対応する被試験回路８１、８２、及び８３のいずれかに、ＩＤが付加されたテストパターンを入力する。そして、ＩＤ識別・試験回路７１、７２及び７３は、被試験回路８１、８２及び８３から、テストパターンに応じたテスト結果が出力される度に、テスト結果にＩＤを付加したテスト出力信号を出力する。出力されたテスト出力信号は、インターフェース部９４、テスト端子９８、及びプローブピン９６を介して、テストシステム１０ｂのテスト部１４に出力される。
【００６２】
本実施の形態においては、実施の形態１ではテストシステム１０ａと半導体集積回路２０ａとの間で、無線通信によりテストを実施していたことに換えて、プローブピン９５及び９６と、テスト端子９７及び９８と、をそれぞれ接触させることによりテストを実施する点が異なる。システムクロック信号６１１、フレームクロック入力信号６２１、フレームクロック出力信号６３１、テスト入力信号６４１及びテスト出力信号６５１は実施の形態１と同様である。
【００６３】
本実施の形態においては、ＩＤ識別・試験回路７１乃至７３の入力が１つにまとめられ、出力は一つにまとめられている。従って、テストシステム１０ｂと接触テストするためのテスト端子が、入力と出力でそれぞれ１つにすることができ、テスト端子の数を減らすことができる。接触テストの際には、全てのテスト端子に正確にプローブピン正確に接触させる必要があるため、テスト端子が多いほど、より高い正確さが必要とされる。しかし、本実施の形態では、接触テストのためのテスト端子は、入力及び出力側で、テスト端子を１つにまとめられるため、テストシステムのプローブピンと接触させるテスト端子の数を減らすことができ、より容易に接触テストを行うことができる。
【００６４】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００６５】
例えば、上述の実施の形態では、ハードウェアの構成として説明したが、これに限定されるものではなく、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【符号の説明】
【００６６】
１０ａ テストシステム
１０ｂ テストシステム
１１ テスト部
１２ 無線部
１３ 無線インターフェース部
１４ テスト部
１５ 無線部
２０ａ 半導体集積回路
２０ｂ 半導体集積回路
２０ｃ 半導体集積回路
６１ システムクロックバス
６２ フレームクロック入力バス
６３ フレームクロック出力バス
６４ ｎビット入力バス
６５ ｎビット出力バス
６６ システムクロックバス
６７ システムクロックバス
６８ システムクロックバス
７１ ＩＤ識別・試験回路
７２ ＩＤ識別・試験回路
７３ ＩＤ識別・試験回路
８１ 被試験回路
８２ 被試験回路
８３ 被試験回路
９１ プリスケーラ
９２ 入出力部
９３ 入出力部
９４ インターフェース部
９５ プローブピン
９６ プローブピン
９７ テスト端子
９８ テスト端子
１００ テストシステム
１０１ テスト手段
１０２ 無線部
１０３ 無線Ｉ／Ｆモジュール
１０４ 被試験回路
１０４Ａ 被試験回路
１０４Ｂ 被試験回路
１０４Ｃ 被試験回路
１１０ 半導体制御回路
１７１ テスト入力パケット
１７２ テスト入力パケット
１７３ テスト入力パケット
１７４ テスト実行時間
１７５ テスト実行時間
１７６ テスト実行時間
１７７ テスト出力パケット
１７８ テスト出力パケット
１７９ テスト出力パケット
Ｔ０,Ｔ１,Ｔ２,Ｔ３,Ｔ４,Ｔ５,Ｔ６,Ｔ７,Ｔ８ 動作タイミング
Ｔ５１、Ｔ５２，Ｔ５３，Ｔ５０１ ＲＸ入力信号からＴＸ出力信号が変化する遅延時間
Ｃ１,Ｃ２,Ｃ３,Ｃ４,Ｃ５,Ｃ６ パケット送信タイミング
６１１ システムクロック信号
６２１ フレームクロック入力信号
６３１ フレームクロック出力信号
６４１ テスト入力信号
６５１ テスト出力信号
１９１ テスト入力パケット
１９２ テスト入力パケット
１９３ テスト入力パケット
１９４ テスト実行時間
１９５ テスト実行時間
１９６ テスト実行時間
１９７ テスト出力パケット
１９８ テスト出力パケット
１９９ テスト出力パケット
【技術分野】
【０００１】
本発明は、半導体集積回路、そのテスト方法及びテストシステムに関し、特に、非接触テストを用いた半導体集積回路、そのテスト方法及びテストシステムに関する。
【背景技術】
【０００２】
一般に、多ピン、狭ピッチの半導体集積回路に対し、多ピンのプローブカード及びＬＳＩソケットを接触させテストを行っていた。このような接触式のテストにおいては、以下のような問題点がある。まず、テストに用いるプローブカードやＬＳＩソケットといったテスト治工具は費用が高い。また、狭ピッチ化したプローブカードやＬＳＩソケットは、テストの際、半導体集積回路に正確に接触させることが必要とされる。そのため、まれに、プローブカードやＬＳＩソケットと、半導体集積回路との間で接触不良が発生することがある。接触不良が発生した場合には、テストが正確に実行できず、良品が不良品として判定される場合がある。以上のように、一般の接触式のテストにより、半導体集積回路のコストアップと歩留低下とが生じていた。
【０００３】
特許文献１には、非接触テストする半導体集積回路及びそのテストシステムが記載されている。特許文献１に記載の技術では、半導体集積回路は、被試験回路に接続された無線インターフェースモジュールを備えている。テストシステムは、半導体集積回路の無線インターフェースモジュールと通信する無線部を備えている。
【０００４】
特許文献１に記載の技術では、テストシステムの無線部から、無線インターフェースモジュールにテストパターンが送信される。無線インターフェースモジュールにて受信したテストパターンは被試験回路に入力される。入力に応じて被試験回路から出力された出力信号は、無線インターフェースモジュールから、テストシステムにテスト結果として送信される。そして、テストシステムは、テスト結果を判定する。被試験回路に対して、テストパターンを入力し、被試験回路から出力されたテスト結果を外部に出力して判定するという一連の動作を繰り返すことにより、半導体集積回路のテストを行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７８４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、半導体集積回路が、複数の被試験回路を有する場合には、被試験回路それぞれにテストパターンを入力した後、全ての被試験回路からテスト結果が出力されるまで、外部への結果の出力を待たなくてはならない。すなわち、この構成では、テスト時間は、テスト結果が出力されるまでかかる時間が最も長い被試験回路の動作に制約されたものとなり、テスト時間が長時間化するという問題があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体集積回路は、複数の被試験回路と、外部のテストシステムと無線で通信することにより、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部と、ＩＤを識別し、ＩＤに対応する被試験回路に、ＩＤが付加されたテストパターンを入力し、複数の被試験回路からテストパターンに応じたテスト結果が出力される度に、テスト結果にＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステムに出力する試験回路と、を備えるものである。
【０００８】
本発明にかかる半導体集積回路のテスト方法は、複数の被試験回路を有する半導体集積回路のテスト方法であって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を外部から受信し、ＩＤを識別し、ＩＤに対応する被試験回路に、ＩＤが付加されたテストパターンを入力し、被試験回路からテストパターンに対応するテスト結果が出力される度に、テスト結果に、ＩＤを付加してテスト出力信号として外部に出力するものである。
【０００９】
本発明にかかる半導体集積回路のテストシステムは、複数の被試験回路を有する半導体集積回路のテストシステムであって、複数の被試験回路をそれぞれテストする複数のテストパターンに、複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を生成するテスト部と、テスト入力信号を、半導体集積回路に無線で送信する無線部とを有し、無線部は、ＩＤに対応した被試験回路からの当該ＩＤが付加されたテストパターンによるテスト結果を含み、当該ＩＤが付加されたテスト出力信号を半導体集積回路から受信し、テスト部は、テスト出力信号に基づいて半導体集積回路の良否を判定するものである。
【００１０】
これにより、本発明にかかる半導体集積回路、そのテスト方法及びテストシステムは、テストパターンに、被試験回路のＩＤを付加することにより、それぞれの被試験回路からテスト結果が出力される毎に、テスト出力信号をテストシステムに送信することができる。
【発明の効果】
【００１１】
本発明によれば、よりテスト時間を短くすることができる。
【図面の簡単な説明】
【００１２】
【図１】特許文献１に記載の半導体集積回路及びそのテストシステムの構成を簡略化して示すブロック図である。
【図２】特許文献１に記載の半導体集積回路にテストを実施する際の処理時間の概要を示す図である。
【図３】実施の形態１にかかる半導体集積回路にテストを実施する際の処理時間の概要を示す図である。
【図４】実施の形態１にかかる半導体集積回路及びそのテストシステムの構成を示すブロック図である。
【図５】実施の形態１にかかるテストシステムの動作を説明するタイミングチャートである。
【図６】特許文献１に記載のテストシステムの動作を説明するタイミングチャートである。
【図７】実施の形態２にかかる半導体集積回路及びそのテストシステムの構成を示すブロック図である。
【図８】実施の形態３にかかる半導体集積回路及びそのテストシステムを示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。本発明の特徴を明確にするため、特許文献１の技術の問題点について説明する。図１は、特許文献１に記載の半導体集積回路１１０及びそのテストシステム１００の構成を簡略化して示すブロック図である。図１に示すように、テストシステム１００は、テスト手段１０１、無線部１０２を備える。半導体集積回路１１０には、無線部１０２と通信する無線Ｉ／Ｆモジュール１０３が設けられている。また、図１に示す例では半導体集積回路１１０には、３つの被試験回路１０４Ａ、１０４Ｂ、１０４Ｃが設けられているものとする。
【００１４】
無線部１０２から、無線Ｉ／Ｆモジュール１０３にテストパターンが送信される。無線Ｉ／Ｆモジュール１０３にて受信したテストパターンは被試験回路１０４Ａ、１０４Ｂ、１０４Ｃにそれぞれ入力される。
【００１５】
図２は、特許文献１に記載の半導体集積回路にテストを実施する際の処理時間の概要を示す図である。図２において、Ｔ０〜Ｔ１、Ｔ１〜Ｔ２、・・・、Ｔ７〜Ｔ８はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を１区間とよぶ。
【００１６】
被試験回路１０４Ａ乃至１０４Ｃにそれぞれテストパターンを入力するのに必要とする時間を１区間分とする。それぞれの被試験回路にテストパターンが入力され、テスト動作を行い、テスト結果が出力されるまでに必要とする時間を２区間分とする。被試験回路１０４Ａ乃至１０４Ｃからそれぞれテスト結果を出力するのに必要な時間を１区間分とする。
【００１７】
図１の半導体集積回路では、３つの被試験回路１０４Ａ乃至１０４ＣにＴ０からＴ３までの３区間に、テストパターンが入力される（ＲＸ）。そして、Ｔ３からＴ５までの２区間に、被試験回路１０４Ａ〜１０４Ｃに対して同時にテストが実行される（Ｔ５０１）。Ｔ５からＴ８までの３区間にテスト結果が出力される（ＴＸ）。よって、テストパターンの入力から、テスト結果の出力まで８区間分の時間が必要となる。
【００１８】
図３は、本実施の形態にかかる半導体集積回路がテストを実施する際の処理時間の概要を示す図である。なお、本実施の形態にかかる半導体集積回路も、３つの被試験回路Ａ〜Ｃを有するものとする。本実施の形態にかかる半導体集積回路及びそのテストシステムについては後に詳述する。図３において、図２と同様に、Ｔ０〜Ｔ１、Ｔ１〜Ｔ２、・・・、Ｔ５〜Ｔ６はそれぞれ等しい時間間隔であるものとする。また、被試験回路Ａ〜Ｃにそれぞれテストパターンを入力するのに必要とする時間、テスト動作を行う時間、被試験回路Ａ〜Ｃからそれぞれテスト結果を出力するのに必要な時間は、図２に示す例と同様であるものとする。
【００１９】
本実施の形態にかかる半導体集積回路では、被試験回路Ａ〜Ｃはそれぞれ独立してテストパターンの入力やテスト結果の出力が可能である。従って、Ｔ０からＴ１までの１区間に、被試験回路Ａにテストパターンを入力する（ＲＸ１）。そして、被試験回路Ａは、Ｔ１からＴ３の２区間に、テストを実行する（Ｔ５１）。Ｔ３からＴ４までの１区間に、被試験回路Ａのテスト結果を出力する（ＴＸ１）。
【００２０】
被試験回路Ｂは、被試験回路Ａがテストを実行しているのと並行して、Ｔ１からＴ２までの１区間に、テストパターンを入力する（ＲＸ２）。そして、被試験回路Ｂは、Ｔ２からＴ４までの２区間に、テストを実行し（Ｔ５２）、Ｔ４からＴ５までの１区間に、テスト結果を出力する（ＴＸ２）。被試験回路Ｃは、被試験回路Ａ及びＢがテストを実行している期間である、Ｔ２からＴ３までの１区間に、テストパターンを入力する（ＲＸ３）。そして、Ｔ３からＴ５までの２区間にテストを実行し（Ｔ５３）、Ｔ５からＴ６までの１区間に、テスト結果を出力する。よって、テストパターンの入力から、テスト結果の出力まで、図２に示す例では８区間分の時間が必要であったものが、本実施の形態によれば６区間分の時間で終了することができる。
【００２１】
実施の形態１．
次に、実施の形態１にかかる半導体集積回路及びそのテストシステムについて、さらに説明する。図４は、実施の形態１にかかる半導体集積回路及びそのテストシステムを示すブロック図である。テストシステム１０ａは、テスト部１１、１４と無線部１２、１５とを有する。半導体集積回路２０ａは、無線インターフェース部１３と、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３とを有する。無線インターフェース部１３は、システムクロックバス６１により、ＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３と接続され、フレームクロック入力バス６２、フレームクロック出力バス６３、ｎビット入力バス６４及びｎビット出力バス６５により、ＩＤ識別・試験回路７１乃至７３と接続されている。ＩＤ識別・試験回路７１乃至７３は、それぞれ被試験回路８１乃至８３に接続されている。
【００２２】
テスト部１１及び１４は、テスト入力信号６４１（図５参照）を生成する。また、テスト部１１及び１４は、半導体集積回路２０ａからのテスト出力信号６５１（図５参照）を受け取り、当該集積回路が良品か不良品かを判定する。
【００２３】
ここで、テスト入力信号６４１は、被試験回路８１乃至８３をテストするためのテストパターンと、被試験回路８１乃至８３を識別するＩＤと、被試験回路８１乃至８３のテストを実行するためのタイミング情報を含む信号である。テスト出力信号６５１は、テストパターンの入力に応じて、被試験回路８１乃至８３から出力されたテスト結果と、当該テスト結果を出力した被試験回路８１乃至８３を識別するためのＩＤを含む情報である。
【００２４】
無線部１２及び１５は、無線インターフェース部１３と通信し、テスト部１１及び１４からのテスト入力信号６４１を送信し、半導体集積回路２０ａから送信されたテスト出力信号６５１を受信する。
【００２５】
無線インターフェース部１３は、無線部１２及び無線部１５と通信し、テスト入力信号６４１を受信する。そして、テスト入力信号６４１に含まれるテストパターン及び当該テストパターンに付加されたＩＤとを、ｎビット入力バス６４を介して、テスト入力パケット１７１〜１７３（図５参照）として、ＩＤ識別・試験回路７１乃至７３に出力する。
【００２６】
また、テスト入力信号に含まれるタイミング情報としてのシステムクロック信号６１１は、システムクロックバス６１を介してＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３に出力される。タイミング情報としてのフレームクロック入力信号６２１（図５参照）と、フレームクロック出力信号６３１（図５参照）は、それぞれフレームクロック入力バス６２及びフレームクロック出力バス６３を介してＩＤ識別・試験回路７１乃至７３に出力される。
【００２７】
ｎビット出力バス６５は、ＩＤ識別・試験回路７１乃至７３に接続され、テスト結果にＩＤを付加したテスト出力パケット１７７〜１７９（図５参照）を、無線インターフェース部１３に出力する。無線インターフェース部１３は、ＩＤ識別・試験回路７１乃至７３から出力されたテスト出力パケット１７７乃至１７９を、テスト出力信号６５１として、テストシステムの無線部１２及び１５に送信する。
【００２８】
システムクロック信号６１１は、ＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３の基準となるクロック信号である。
【００２９】
フレームクロック入力信号６２１は、テストパターンを被試験回路８１乃至８３のいずれかに入力するタイミングを制御するための信号である。フレームクロック出力信号６３１は、テスト出力パケット１７７乃至１７９を、無線インターフェース部１３に出力するタイミングを制御するための信号である。
【００３０】
本実施の形態では、テスト入力信号６４１から、テスト入力パケット１７１乃至１７３が生成される。テスト入力信号６４１は、被試験回路８１乃至８３のそれぞれに供給されるテスト入力パケット１７１乃至１７３の部分毎に分割される。分割された部分毎に、先頭に被試験回路８１乃至８３を特定するためのＩＤが付加されている。また、テスト入力信号６４１はパケットに分割され、先頭のＩＤの後ろに複数のパケットが付加する形式となっている。テスト出力パケット１７７乃至１７９も、テスト入力パケット１７１乃至１７３と同様に、パケットに分割され、先頭のＩＤの後に複数のパケットが付加する形式となっている。
【００３１】
ＩＤ識別・試験回路７１、７２、７３は、テスト入力パケット１７１〜１７３に含まれるＩＤを識別する。ＩＤ識別・試験回路７１、７２、７３は、識別したＩＤが、接続される被試験回路８１乃至８３のＩＤのいずれかと一致した場合、当該一致した被試験回路８１乃至８３のいずれかにフレームクロック入力信号６２１に応じて、テスト入力パケット１７１〜１７３に含まれるテストパターンを出力する。また、ＩＤ識別・試験回路７１、７２、７３は、被試験回路８１乃至８３が出力したテスト結果にＩＤを付加してテスト出力パケット１７７、１７８、１７９とし、フレームクロック出力信号に応じて、無線インターフェース部１３に出力する。
【００３２】
本実施の形態においては、半導体集積回路２０ａが複数の被試験回路８１乃至８３を有している場合に、テストパターンと、テスト結果とに被試験回路８１乃至８３を識別するＩＤを付加しているため、それぞれの被試験回路がテスト結果を出力する度に、他の被試験回路の結果の出力を待つことなく、テスト結果の出力が可能である。
【００３３】
すなわち、本実施の形態においては、他の被試験回路へのテストパターンの入力や、テストの実行状態、及びテスト結果の出力の状態に依存することなく、それぞれの被試験回路のテストが終了する度にテスト結果が出力できる。
【００３４】
なお、本実施の形態においては、ＩＤ識別・試験回路７１乃至７３を複数有するとしたが、１つにまとめる構成にしてもよい。
【００３５】
次に、実施の形態１における各ブロックの動作タイミングについて、より詳細に説明する。図５は、本実施の形態にかかるテストシステムの動作を説明するタイミングチャートである。なお、ここでは、テスト入力パケット１７１、１７２、１７３は、それぞれ被試験回路８１、８２、８３に対応するＩＤを有している例について説明する。図５において、Ｓ０−Ｓ１、Ｓ１−２、・・・、Ｓ３９−Ｓ４０はそれぞれ等しい時間間隔であるものとする。これらそれぞれの時間間隔を１区間とよぶ。
【００３６】
システムクロック信号６１１がＩＤ識別・試験回路７１乃至７３及び被試験回路８１乃至８３に入力される。次に、フレームクロック入力信号６２１が、タイミングＣ１でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７１がＩＤ識別・試験回路７１乃至７３それぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７１のＩＤを識別する。テスト入力パケット１７１は、被試験回路８１に対応するＩＤを有しているため、ＩＤ識別・試験回路７１は、当該テスト入力パケット１７１に含まれるテストパターンを被試験回路８１に出力する。被試験回路８１では、テスト実行時間１７４の間に入力されたテストパターンに応じたテストが実行される。
【００３７】
被試験回路８１へのテスト入力パケット１７１の出力が終了すると、フレームクロック入力信号６２１が、タイミングＣ２でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７２がＩＤ識別・試験回路７１乃至７３のそれぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７２のＩＤを識別する。テスト入力パケット１７２は、被試験回路８２に対応するＩＤを有しているため、ＩＤ識別・試験回路７２は、当該テスト入力パケット１７２に含まれるテストパターンを被試験回路８２に出力する。被試験回路８２では、テスト実行時間１７５の間に入力されたテストパターンに応じたテストが実行される。
【００３８】
図５に示す例では、被試験回路８１のテストは、テスト入力パケット１７２の入力中に終了する。被試験回路８１のテスト終了後、テスト入力パケット１７２の入力中にタイミングＣ４で、フレームクロック出力信号６３１がＩＤ識別・試験回路７１乃至７３に入力される。ＩＤ識別・試験回路７１は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７７を出力する。
【００３９】
被試験回路８２へのテスト入力パケット１７２の出力が終了すると、フレームクロック入力信号６２１が、タイミングＣ３でＩＤ識別・試験回路７１乃至７３に入力される。フレームクロック入力信号６２１に応じて、テスト入力パケット１７３がＩＤ識別・試験回路７１乃至７３それぞれに入力される。ＩＤ識別・試験回路７１、７２、７３では、テスト入力パケット１７３のＩＤを識別する。テスト入力パケット１７３は、被試験回路８３に対応するＩＤを有しているため、ＩＤ識別・試験回路７３は、当該テスト入力パケット１７３に含まれるテストパターンを被試験回路８３に出力する。被試験回路８３では、テスト実行時間１７６の間に入力されたテストパターンに応じたテストが実行される。
【００４０】
図５に示す例では、被試験回路８２のテストは、テスト入力パケット１７３の入力の終了と略同時に終了する。被試験回路８２のテスト終了後、テスト実行時間１７６中のタイミングＣ５で、フレームクロック出力信号６３１がＩＤ識別・試験回路７１乃至７３に入力される。ＩＤ識別・試験回路７２は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７８を出力する。テスト出力パケット１７８の出力が終了した後、フレームクロック出力信号６３１がタイミングＣ６でＩＤ識別・試験回路７１乃至７３に入力され、ＩＤ識別・試験回路７３は、フレームクロック出力信号６３１に応じて、テスト出力パケット１７９を出力する。
【００４１】
このように、ＩＤ識別・試験回路７１乃至７３は、フレームクロック出力信号６３１のタイミングＣ４乃至Ｃ６で、それぞれテスト出力パケット１７７乃至１７９を無線インターフェース部１３に出力する。この際、フレームクロック出力信号６３１は、被試験回路８１乃至８３のテスト動作が終了するタイミングＣ４乃至Ｃ６が設定されている。本実施の形態では、テスト開始から終了までにＳ２からＳ２８の区間を必要とする。
【００４２】
これに対し、図６は、図１に記載のテストシステムの動作を説明するタイミングチャートである。図２の場合と同様に、図６に示す例においても半導体集積回路は、被試験回路Ａ，Ｂ，Ｃの３つを有するものとする。図６では、全ての被試験回路にテストパターン入力後、全ての被試験回路のテストが終了するタイミング、つまり、最もテストにかかる時間が長い被試験回路Ｂのテストが終了するタイミングまで待ち、テスト結果の出力を開始する。図６のように、被試験回路のテスト実行時間１９４乃至１９６に大小がある場合、テスト結果の出力のタイミングは、テスト実行時間が最も長いものが終了するまで待つこととなる。従って、従来の技術では、テスト時間はＳ２からＳ３９までの区間となる。
【００４３】
本実施の形態を示す図５のタイミングチャートでは、被試験回路が３個あった場合、Ｓ２からＳ２８の２７区間で、被試験回路３個全てのテスト入力と出力が完了する。それに対し、図６のタイミングチャートでは、Ｓ２からＳ３９となり３８区間となる。よって図５に示す本実施の形態と図６に示す例とを比較すると、テストに必要とされる時間は２７：３８となり、約２８．９％テスト時間を短く抑えることができる。
【００４４】
本実施の形態にかかる半導体集積回路２０ａは、一部の被試験回路がテスト入力信号を入力している際に、他の被試験回路がテスト動作を実施したり、テスト出力信号６５１を出力したりすることが可能である。従って、テスト入力信号６４１の入力と、テスト動作と、テスト出力信号６５１の出力が同時に実施可能であるため、複数の処理を並行して実施することができ、よりテスト時間を短縮することができる。
【００４５】
つまり、図１に示す例では、被試験回路を識別するＩＤが、テストパターンに付加されていなかったため、テストパターンが全て受信されるまで、被試験回路に対するテスト動作は開始できなかった。そのため、テストパターンが全て受信されるまで、全ての回路において動作が行われず、時間は無駄になっていた。さらに、テスト結果の出力の際も、図１に示す例では、図６のように、全ての被試験回路のテスト結果の出力を待って出力していた。しかし、本実施の形態では、他の被試験回路のテスト結果の出力を待って出力する必要がないために、テストの実行が終わった回路から順に結果を出力することが可能である。
【００４６】
ここで、被試験回路８１乃至８３の回路構成が異なる場合、テスト実行時間１７４乃至１７７等が均一ではないことがある。また、テスト入力信号６４１及びテスト出力信号６５１も同じパケット数ではなく、大小が存在する場合がある。
【００４７】
図５に示す例では、被試験回路８１に入力されるテスト入力パケット１７１は、パケット数が大きく、テスト入力パケット１７１の入力にかかる時間、これに対応するテスト出力パケット１７７の出力にかかる時間が長い。これに対し、被試験回路８２と８３にそれぞれ入力されるテスト入力パケット１７２、１７３は、パケット数が小さく、テスト入力パケット１７２、１７３をそれぞれ入力する時間、これにそれぞれ対応するテスト出力パケット１７８、１７９の出力にかかる時間は短い。
【００４８】
上述の例では、被試験回路８１乃至８３の配置の順序と、テスト入力パケットの入力及びテスト出力パケットの出力の順序が同じであったが、それぞれの回路に対してテスト入力を実施後、テスト動作速度が速く、テストの実行時間が短い被試験回路、例えば、被試験回路８３、８１、８２の順番でテストするようにしてもよい。この場合、よりテストの実施時間を短くすることが出来る。
【００４９】
また、テストの実行時間によっては、テストシステム１０ａと半導体集積回路２０ａとの通信において、テスト入力信号６４１とテスト出力信号６５１の送信と受信が同時に実施される場合がある。このような場合でも、本実施の形態では、テストシステム１０ａは、無線部１２及び無線部１５を有しているため、送信と受信を同時に行うことが可能である。従って、テスト入力信号６４１とテスト出力信号６５１の送受信を同時に行うことが可能であり、さらにテスト時間を短縮することが可能である。
【００５０】
なお、本実施の形態では、システムクロック、フレームクロック入力信号及びフレームクロック出力信号は、テストシステム１０ａの無線部を介して、無線インターフェース部１３に供給されるものとする。しかし、例えば、半導体集積回路２０ａがクロック生成部を有し、テストシステム１０ａからテスト入力信号６４１を受け取った場合に、クロック生成部がシステムクロック、フレームクロック入力信号およびフレームクロック出力信号を生成するようにしてもよい。
【００５１】
実施の形態２．
図７は、実施の形態２に係る半導体集積回路及びそのテストシステムの構成を示すブロック図である。本実施の形態においては、実施の形態１の構成に加え、半導体集積回路２０ｂは、プリスケーラ９１を有している。本実施の形態では、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３とは、動作するクロック信号の周波数が異なる回路である。
【００５２】
プリスケーラ９１は、ＩＤ識別・試験回路７１乃至７３と、被試験回路８１乃至８３に接続され、システムクロック信号６１１を、１／１、１／２、１／８に分周したシステムクロック信号６６、６７、６８を供給する。
【００５３】
本実施の形態によれば、プリスケーラ９１を有することにより、システムクロック信号を所望のものに設定できる。従って、動作速度が遅い回路と、動作速度が速い回路とを有する半導体集積回路２０であっても、それぞれの動作速度を満たすシステムクロックを選んでテストすることで、テスト時間を短縮することが可能である。
【００５４】
実施の形態３．
図８は、実施の形態３にかかる半導体集積回路及びそのテストシステムを示す図である。本実施の形態においては、実施の形態１及び２とは異なり、テストシステム１０ｂは、無線部１２及び１５に換えて、接触テストに用いるための入出力部９２及び入出力部９３と、プローブピン９５及び９６を有する。
【００５５】
また、半導体集積回路２０ｃは、実施の形態１及び２とは異なり、無線インターフェース部１３に換えて、インターフェース部９４と、テスト端子９７及び９８とを有する。
【００５６】
テスト部１１は、入出力部９２と接続され、テスト部１４は、入出力部９３と接続されている。本実施の形態では、テスト入力信号６４１、テスト出力信号６５１の送受信を同時に行うため、２つの入出力部９２及び９３と、２つのテスト部１１及びテスト部１４が設けられている。一例として、テスト部１１がテスト入力信号６４１を生成し、テスト部１４がテスト出力信号６５１を受信するものとする。
【００５７】
入出力部９２は、テスト部１１から出力されたテスト入力信号６４１（図５参照）を、プローブピン９５を介して、半導体集積回路２０ｃに出力する。また、入出力部９３は、半導体集積回路２０ｃから出力されるテスト出力信号６５１（図５参照）を、プローブピン９６を介して受け取り、テスト部１１又は１４に入力する。
【００５８】
半導体集積回路２０ｃは、テストシステム１０ｂと接触テストする入力部及び出力部としての、テスト端子９７及び９８と、インターフェース部９４とを有する。
【００５９】
インターフェース部９４は、テスト端子９７及び９８と接続されている。また、インターフェース部９４は、ＩＤ識別・試験回路７１、７２、７３の入力がまとめられたｎビット入力バス６４と、ＩＤ識別・試験回路７１、７２、７３の出力がまとめられたｎビット出力バス６５とに接続されている。
【００６０】
インターフェース部９４は、テスト端子９７を介して、テストシステム１０ｂのプローブピン９５と接触することにより、被試験回路８１〜８３をそれぞれテストするテストパターンに、被試験回路８１〜８３をそれぞれ識別するＩＤが付加されたテスト入力信号を受け取り、試験回路７１乃至７３に出力する。
【００６１】
試験回路７１乃至７３は、ＩＤを識別し、ＩＤに対応する被試験回路８１、８２、及び８３のいずれかに、ＩＤが付加されたテストパターンを入力する。そして、ＩＤ識別・試験回路７１、７２及び７３は、被試験回路８１、８２及び８３から、テストパターンに応じたテスト結果が出力される度に、テスト結果にＩＤを付加したテスト出力信号を出力する。出力されたテスト出力信号は、インターフェース部９４、テスト端子９８、及びプローブピン９６を介して、テストシステム１０ｂのテスト部１４に出力される。
【００６２】
本実施の形態においては、実施の形態１ではテストシステム１０ａと半導体集積回路２０ａとの間で、無線通信によりテストを実施していたことに換えて、プローブピン９５及び９６と、テスト端子９７及び９８と、をそれぞれ接触させることによりテストを実施する点が異なる。システムクロック信号６１１、フレームクロック入力信号６２１、フレームクロック出力信号６３１、テスト入力信号６４１及びテスト出力信号６５１は実施の形態１と同様である。
【００６３】
本実施の形態においては、ＩＤ識別・試験回路７１乃至７３の入力が１つにまとめられ、出力は一つにまとめられている。従って、テストシステム１０ｂと接触テストするためのテスト端子が、入力と出力でそれぞれ１つにすることができ、テスト端子の数を減らすことができる。接触テストの際には、全てのテスト端子に正確にプローブピン正確に接触させる必要があるため、テスト端子が多いほど、より高い正確さが必要とされる。しかし、本実施の形態では、接触テストのためのテスト端子は、入力及び出力側で、テスト端子を１つにまとめられるため、テストシステムのプローブピンと接触させるテスト端子の数を減らすことができ、より容易に接触テストを行うことができる。
【００６４】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００６５】
例えば、上述の実施の形態では、ハードウェアの構成として説明したが、これに限定されるものではなく、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【符号の説明】
【００６６】
１０ａ テストシステム
１０ｂ テストシステム
１１ テスト部
１２ 無線部
１３ 無線インターフェース部
１４ テスト部
１５ 無線部
２０ａ 半導体集積回路
２０ｂ 半導体集積回路
２０ｃ 半導体集積回路
６１ システムクロックバス
６２ フレームクロック入力バス
６３ フレームクロック出力バス
６４ ｎビット入力バス
６５ ｎビット出力バス
６６ システムクロックバス
６７ システムクロックバス
６８ システムクロックバス
７１ ＩＤ識別・試験回路
７２ ＩＤ識別・試験回路
７３ ＩＤ識別・試験回路
８１ 被試験回路
８２ 被試験回路
８３ 被試験回路
９１ プリスケーラ
９２ 入出力部
９３ 入出力部
９４ インターフェース部
９５ プローブピン
９６ プローブピン
９７ テスト端子
９８ テスト端子
１００ テストシステム
１０１ テスト手段
１０２ 無線部
１０３ 無線Ｉ／Ｆモジュール
１０４ 被試験回路
１０４Ａ 被試験回路
１０４Ｂ 被試験回路
１０４Ｃ 被試験回路
１１０ 半導体制御回路
１７１ テスト入力パケット
１７２ テスト入力パケット
１７３ テスト入力パケット
１７４ テスト実行時間
１７５ テスト実行時間
１７６ テスト実行時間
１７７ テスト出力パケット
１７８ テスト出力パケット
１７９ テスト出力パケット
Ｔ０,Ｔ１,Ｔ２,Ｔ３,Ｔ４,Ｔ５,Ｔ６,Ｔ７,Ｔ８ 動作タイミング
Ｔ５１、Ｔ５２，Ｔ５３，Ｔ５０１ ＲＸ入力信号からＴＸ出力信号が変化する遅延時間
Ｃ１,Ｃ２,Ｃ３,Ｃ４,Ｃ５,Ｃ６ パケット送信タイミング
６１１ システムクロック信号
６２１ フレームクロック入力信号
６３１ フレームクロック出力信号
６４１ テスト入力信号
６５１ テスト出力信号
１９１ テスト入力パケット
１９２ テスト入力パケット
１９３ テスト入力パケット
１９４ テスト実行時間
１９５ テスト実行時間
１９６ テスト実行時間
１９７ テスト出力パケット
１９８ テスト出力パケット
１９９ テスト出力パケット
【特許請求の範囲】
【請求項１】
複数の被試験回路を有する半導体集積回路のテスト方法であって、
前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を外部から受信し、
前記ＩＤを識別し、
前記ＩＤに対応する前記被試験回路に、前記ＩＤが付加されたテストパターンを入力し、
前記被試験回路から前記テストパターンに対応するテスト結果が出力される度に、前記テスト結果に、前記ＩＤを付加してテスト出力信号として外部に出力する半導体集積回路のテスト方法。
【請求項２】
複数の被試験回路を有する半導体集積回路のテストシステムであって、
前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を生成するテスト部と、
前記テスト入力信号を、前記半導体集積回路に無線で送信する無線部とを有し、
前記無線部は、前記ＩＤに対応した前記被試験回路からの当該ＩＤが付加されたテストパターンによるテスト結果を含み、当該ＩＤが付加されたテスト出力信号を前記半導体集積回路から受信し、
前記テスト部は、前記テスト出力信号に基づいて前記半導体集積回路の良否を判定する半導体集積回路のテストシステム。
【請求項３】
複数の被試験回路と、
外部のテストシステムと通信することにより、前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤが付加されたテスト入力信号を受信するインターフェース部と、
前記ＩＤを識別し、前記ＩＤに対応する前記被試験回路に、前記ＩＤが付加されたテストパターンを入力し、前記複数の被試験回路から前記テストパターンに応じたテスト結果が出力される度に、前記テスト結果に前記ＩＤを付加したテスト出力信号を、前記インターフェース部を介して、外部の前記テストシステムに出力する試験回路と、
を備える半導体集積回路。
【請求項４】
前記複数の被試験回路に接続され、前記被試験回路毎に異なるクロック信号を供給するプリスケーラをさらに備える請求項３記載の半導体集積回路。
【請求項５】
前記インターフェース部は、無線で前記テストシステムと通信することを特徴とする請求項３又は４記載の半導体集積回路。
【請求項１】
複数の被試験回路を有する半導体集積回路のテスト方法であって、
前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を外部から受信し、
前記ＩＤを識別し、
前記ＩＤに対応する前記被試験回路に、前記ＩＤが付加されたテストパターンを入力し、
前記被試験回路から前記テストパターンに対応するテスト結果が出力される度に、前記テスト結果に、前記ＩＤを付加してテスト出力信号として外部に出力する半導体集積回路のテスト方法。
【請求項２】
複数の被試験回路を有する半導体集積回路のテストシステムであって、
前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤを付加したテスト入力信号を生成するテスト部と、
前記テスト入力信号を、前記半導体集積回路に無線で送信する無線部とを有し、
前記無線部は、前記ＩＤに対応した前記被試験回路からの当該ＩＤが付加されたテストパターンによるテスト結果を含み、当該ＩＤが付加されたテスト出力信号を前記半導体集積回路から受信し、
前記テスト部は、前記テスト出力信号に基づいて前記半導体集積回路の良否を判定する半導体集積回路のテストシステム。
【請求項３】
複数の被試験回路と、
外部のテストシステムと通信することにより、前記複数の被試験回路をそれぞれテストする複数のテストパターンに、前記複数の被試験回路をそれぞれ識別するＩＤが付加されたテスト入力信号を受信するインターフェース部と、
前記ＩＤを識別し、前記ＩＤに対応する前記被試験回路に、前記ＩＤが付加されたテストパターンを入力し、前記複数の被試験回路から前記テストパターンに応じたテスト結果が出力される度に、前記テスト結果に前記ＩＤを付加したテスト出力信号を、前記インターフェース部を介して、外部の前記テストシステムに出力する試験回路と、
を備える半導体集積回路。
【請求項４】
前記複数の被試験回路に接続され、前記被試験回路毎に異なるクロック信号を供給するプリスケーラをさらに備える請求項３記載の半導体集積回路。
【請求項５】
前記インターフェース部は、無線で前記テストシステムと通信することを特徴とする請求項３又は４記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−９６８０４（Ｐ２０１３−９６８０４Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３９１０２（Ｐ２０１１−２３９１０２）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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