【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。 （もっと読む）

【課題】部分的な経年劣化の予兆を早期に発見することができる半導体装置を提供する。
【解決手段】ＬＳＩ１は、複数のモジュールと、複数の遅延モニタを含む遅延モニタ群１５とを備える。各遅延モニタは、複数段のゲート素子を有するリングオシレータを含む。各遅延モニタは、ゲート素子の遅延時間を測定する。ＣＰＵ＃０は、遅延モニタによって測定された遅延時間に基づいて、遅延モニタの近傍のモジュールの経年劣化を判定する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。
【解決手段】薄膜トランジスタ１１９と、薄膜トランジスタ上に第１の層間絶縁膜１５６と、第１の層間絶縁膜上の、ソース領域またはドレイン領域の一方に電気的に接続される第１の電極１１４と、ソース領域またはドレイン領域の他方に電気的に接続される第２の電極１１０と、第１の層間絶縁膜、第１の電極、及び第２の電極上に形成された第２の層間絶縁膜１３５と、第２の層間絶縁膜上の、第１の電極または第２の電極の一方に電気的に接続される第１の配線１７７と、第２の層間絶縁膜上の、第１の電極または第２の電極の他方に電気的に接続されない第２の配線１７８とを有し、第２の配線と前記第１の電極または第２の電極の他方は、第２の層間絶縁膜中の分断領域１６９によって、電気的に接続されない半導体装置及びその作製方法に関するものである。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】遷移スキャンテストにおいて遷移故障を短時間で精度良く検出できる半導体集積回路を提供する。
【解決手段】半導体集積回路１において、高速クロック動作ブロック（高速クロックグループ）及び低速クロック動作ブロック（低速クロックグループ）という、動作周波数の異なるブロック間にスキャンチェーンを配し、半導体集積回路１の遷移スキャンテストのキャプチャ動作時において、遷移スキャン用クロック制御回路７によって低速クロックグループのスキャンＦＦに供給されるクロックを止めるよう構成する。これにより、低速クロックグループのスキャンＦＦにおける信号マスクを不要にする。 （もっと読む）

【課題】監視対象の素子の破壊を直接的に検知することを可能にする。
【解決手段】監視対象の半導体素子近傍にモニタ用配線を敷設する一方、所定のクロックを出力するクロック出力手段を当該モニタ用配線の一端に接続し、同モニタ用配線の他端に監視手段を接続する。そして、クロック出力手段からモニタ用配線へ出力されるクロックを伝播を監視手段に監視させ、クロックの伝播が途絶えたことを検出した場合に、監視対象の半導体素子の破壊が生じた旨を通知する破壊通知信号を出力させる。 （もっと読む）

【課題】パッケージの使用する端子を変更するときに、無駄な電力を消費せず、且つチップの設計を容易にして、値が不定な信号を生じないようにすることを目的とする。
【解決手段】本発明の集積回路１は、チップ３を搭載したパッケージ２に形成した入力、出力または入出力を行う端子１１〜１３と、チップ３に設けた機能ブロック４に端子１１〜１３からの信号を入力する入力バッファ３１Ｂ〜３３Ｂと機能ブロック４から端子１１〜１３に信号を出力する出力バッファ３１Ｃ〜３３Ｃとのうち少なくとも出力バッファ３１Ｃ〜３３Ｃを有するバッファ部３１〜３３と、端子１１〜１３が使用されていないときに、値が固定された固定信号を出力バッファ３１Ｃ〜３３Ｃに出力させる固定信号制御部４１〜４３と、を備えている。 （もっと読む）

【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。
【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。 （もっと読む）

【課題】大型化を招くことなく装置に関する情報を外部から好適に読み取り得る電子装置を提供する。
【解決手段】半導体チップ１０は、装置に関する情報が外部から読み取り可能に記憶されるＲＦＩＤチップ３０を搭載する回路ブロック１１がモールド部材１６によりモールドされてパッケージ化されている。このＲＦＩＤチップ３０は、回路上に形成される複数のパッド１３のうちモールド部材１６によりモールドされた状態で外部に接続されていない検査用パッド２０上に配置されている。 （もっと読む）

【課題】既存のテスト回路を用いて簡単な回路や制御を追加することでセキュリティ性を高める。
【解決手段】スキャンレジスタ方式の回路を保持したLSIにおいて、スキャン入力端子181〜183から入力したパスワードを、パスワード入力レジスタ101〜103に保持する。パスワード入力レジスタ101〜103とマスター・パスワード131〜133とをそれぞれ比較器111〜113で比較し、結果をパスワード判定回路100に送る。比較結果が全て一致していたら、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路をスルーにする。逆に比較結果に不一致がある場合は、スキャンパス・チェーン191〜193と出力バッファ151〜153との間の経路を遮断する。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）

【課題】チップ面積を増大させることなく、半導体チップにそれぞれウエハのどの部分に位置していたのかを示す情報を付加した半導体装置及びその製造方法を提供する。
【解決手段】ウエハ上に所定の素子及び配線等を形成した後、パッシベーション膜を形成する。そして、このパッシベーション膜の表面に、ウエハ上の位置を示す位置情報パターンとして、溝を形成する。この溝は、ウエハから形成される複数に半導体チップに連続するパターンで形成され、例えば太線と細線とを組み合わせてＸ座標及びＹ座標を表す。 （もっと読む）

【課題】機能修正を行う場合でも速やかに製造することができるとともに、仕掛品の廃棄量を削減することが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、レビジョン信号発信回路が形成されたベース層と、前記ベース層上に積層された３層以上の配線層と、最上位の配線層に形成された電源配線あるいはグランド配線と、前記レビジョン制御回路を前記最上位の配線層の電源配線あるいはグランド配線にのみ接続するレビジョン信号線と、を備えている。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

【課題】電源遮断・復帰時に動作中の回路の誤動作を抑止しつつ、デバイスの製造ばらつきに応じて最適な速度での電源制御領域の電源遮断・復帰を可能とする半導体装置の制御技術を提供する。
【解決手段】半導体装置において、通常動作領域１０と、電源制御領域２０と、電源制御領域２０に接続され、電源制御領域２０への電源を供給または遮断する複数の電源スイッチＳＷとを有し、さらに、複数の電源スイッチＳＷのオンオフを制御し、半導体装置毎の製造後の性能に応じて電源遮断・復帰の遷移時間を変更し、電源遮断・復帰を行うスイッチ制御回路３０を有する。さらに、半導体装置毎の製造後の性能を記録する記憶素子４０を有する。 （もっと読む）

【課題】不揮発性記憶素子にフューズ素子を用いた半導体集積回路において、目的とするデータと、検査データとしての目的とするデータの論理否定データとを記憶し、フューズ素子の不可逆性を利用することで、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性を保証する。
【解決手段】記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性記憶回路１００ａを有する半導体集積回路１００において、該不揮発性記憶回路１００ａを、該特定データの非反転データを記憶する第１の記憶回路１０１と、該特定データの反転データを記憶する第２の記憶回路１０２とを有する構成とした。 （もっと読む）

【課題】ダイシング時に、アクセサリパターンが剥離することを抑制する。幅の狭いスクライブラインを使用して、１枚の半導体基板から得る半導体チップの個数を増加させる。
【解決手段】半導体装置は、半導体チップと、半導体チップの周囲に接するように設けられ層間絶縁膜とアクセサリとを有するスクライブラインとを有する。アクセサリは、層間絶縁膜上に設けられた層状の第１の部分と、第１の部分から層間絶縁膜の厚み方向の下方に向かって伸長する第２の部分と、を有する。 （もっと読む）

【課題】使用した配線用マスクを簡単かつ確実に判別でき、確認工数を削減する。
【解決手段】所定の配線パターンと共に両端に端子を備えた抵抗素子の複数４１、４２、４３、を含む抵抗素子領域を形成するための所定配線用マスクを用いたリソグラフィステップと、半導体ウエハ特有の配線パターンと共に特有の配線パターンに応じて抵抗素子の端子間にて直列およびまたは並列接続された接続配線を含む識別領域５０を形成するための識別配線５１用マスクを用いたリソグラフィステップと、接続配線に接続され露出したパッド１９を形成するためのパッド配線用マスクを用いたリソグラフィステップと、を含む。第１配線層および第２配線層の抵抗素子領域および識別領域の組がＴＥＧチップまたはスクライブラインに形成されている。露出したパッドを介して抵抗素子の直列およびまたは並列接続された接続配線の抵抗値を測定するステップを更に含む。 （もっと読む）

【課題】アライメントマークを形成する専用の工程の別途追加が無く、アライメントマークのサイズも自由に設定することができ、さらに、デバイス製造工程においてレジスト塗布斑やレジスト残り等の不具合を発生させない半導体基板の製造方法を提供する。
【解決手段】基板１９を用意し、アライメントマーク領域１５とＰＮコラム領域１３とにアライメントマーク領域１５のトレンチ幅がＰＮコラム領域１３のトレンチ幅よりも広いトレンチ１４、１６を同時に形成する。続いて、ＰＮコラム領域１３のトレンチ１４に単結晶半導体層２１を完全に埋め込みつつアライメントマーク領域１５のトレンチ１６に隙間が残るように単結晶半導体層２１の一部を形成する。この後、アライメントマーク領域１５のトレンチ１６内に空洞２２が残るように当該トレンチ１６を単結晶半導体層２１で塞ぐ。 （もっと読む）