半導体装置の製造方法及び半導体装置
【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
フォトレジスト膜に対してパターンを転写する際の位置決め（アライメント）用に、段差形状を有するアライメントマークを基板の表面に形成する技術がある。
【０００３】
例えば、特許文献１には、アライメントマークを基板に形成した後で、基板上にゲート電極膜を形成し、アライメントマーク上に形成されたゲート電極膜に反映されたアライメントマークの段差を利用して、露光時のアライメントを行うことが記載されている。
【０００４】
特許文献１には、他に、アライメントマーク上に形成されたゲート電極膜を異方性ドライエッチングにより除去した後で、アライメントマークを用いてアライメントを行うことについても記載されている。この場合、アライメントマークの段差の側壁にゲート電極膜の残渣が生じやすいことが特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の何れの技術においても、アライメントマーク上にゲート電極膜が残る（或いは残りやすい）。このため、ゲート電極膜を構成する金属材料に起因して、後工程で用いられる製造装置の汚染が発生する可能性がある。
【０００７】
一方、半導体装置の製造においては、製造工程の増加によるコストの増大を抑制したいという要求が常にある。
【０００８】
このため、工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減することが望まれている。
【課題を解決するための手段】
【０００９】
本発明は、フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークを有する第１領域と、抵抗体又はヒューズ素子が形成される第２領域と、ゲート電極が形成される第３領域と、を主面に有する基板の前記主面上に、金属材料を含有するゲート電極膜を形成する工程と、
前記第１及び第２領域の前記ゲート電極膜を等方性エッチングにより除去する工程と、
前記ゲート電極膜を除去した前記第２領域と、前記第３領域と、に導電膜を成膜する工程と、
前記導電膜を成膜する工程の後に、前記基板の前記主面上にフォトレジスト膜を形成し、前記アライメントマークをアライメントに用いて所定のパターンを前記フォトレジスト膜に転写する工程と、
を有する半導体装置の製造方法を提供する。
【００１０】
この製造方法によれば、抵抗体（又はヒューズ素子）を形成するために第２領域のゲート電極膜を除去する工程で、等方性エッチングを行うことにより、第１領域のアライメントマーク上のゲート電極膜も併せて除去する。このため、アライメントマークの段差の側壁へのゲート電極膜の残渣を低減できる。よって、ゲート電極膜に起因する製造装置の金属汚染を抑制することができる。
また、抵抗体（又はヒューズ素子）を形成するための等方性エッチングにより、アライメントマーク上のゲート電極膜も併せて除去するので、新たな等方性エッチング工程を追加せずに、アライメントマーク上のゲート電極膜を除去することができる。
このように、工程を追加せずに、アライメントマークの形成領域（第１領域）におけるゲート電極膜の残渣を低減することができる。
【００１１】
また、本発明は、基板と、
前記基板の主面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークと、
前記基板の前記主面に形成された抵抗体又はヒューズ素子と、
前記基板の前記主面に形成されたトランジスタと、
を有し、
前記トランジスタは、金属材料を含有する第１膜と、前記第１膜上に形成された導電膜により構成された第２膜と、の積層構造を有するゲート電極を含み、
前記アライメントマークの形成領域は、前記基板の端部に位置し、
前記アライメントマークの形成領域には、前記第１膜を構成する前記金属材料の残渣が実質的に存在していないことを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
本発明によれば、工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。
【図２】第１の実施形態の場合のアライメントマークの形成領域を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１３】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１４】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１５】第１の実施形態に係る半導体装置の拡大図であり、このうち（Ａ）は平面図、（Ｂ）は断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。
【図１７】第２の実施形態の場合のアライメントマークの形成領域を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。
【図１８】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１９】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２０】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２１】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２２】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２３】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２４】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２５】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２６】第２の実施形態に係る半導体装置の拡大図であり、このうち（Ａ）は平面図、（Ｂ）は断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。図２は第１の実施形態におけるアライメントマーク２０の形成領域（以下、第１領域Ｒ１）を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。図３乃至図１４は第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。図３乃至図１４のそれぞれにおいて、（Ａ）はトランジスタ３０（図１４）の形成領域（以下、第３領域Ｒ３）を示し、（Ｂ）は抵抗体４０（又はヒューズ素子）（図１３）の形成領域（第２領域Ｒ２）を示し、（Ｃ）は第１領域Ｒ１を示している。
【００１６】
本実施形態に係る半導体装置の製造方法は、フィールド絶縁膜４ｃと該フィールド絶縁膜４ｃに隣接する領域７との間に段差８を形成することにより構成されたアライメントマーク２０を有する第１領域Ｒ１と、抵抗体４０（又はヒューズ素子）が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板（半導体基板１）の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程と、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程と、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（例えばポリシリコン膜１３）を成膜する工程と、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク２０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程と、を有する。以下、詳細に説明する。
【００１７】
この製造方法では、先ず、シリコン基板である半導体基板１（図３（Ａ）乃至（Ｃ）参照）を準備する。
【００１８】
ここで、第１領域Ｒ１は、半導体基板１の主面１ａにおいて、アライメントマーク２０が形成される領域である。第２領域Ｒ２は、半導体基板１の主面１ａにおいて、抵抗体４０（又はヒューズ素子）が形成される領域である。第３領域Ｒ３は、半導体基板１の主面１ａにおいて、トランジスタ３０が形成される領域である。第１乃至第３領域Ｒ１、Ｒ２、Ｒ３は、同一の半導体基板１における各々所定の領域である。
【００１９】
次に、図３（Ａ）乃至（Ｃ）に示すように、半導体基板１上に保護膜として例えばＳｉＮ膜２を形成し、更に、このＳｉＮ膜２上にマスクパターン３を形成する。
【００２０】
このマスクパターン３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のフィールド絶縁膜の形成に用いられる。このフィールド絶縁膜には、フィールド絶縁膜４ａ（図６（Ａ））と、フィールド絶縁膜４ｂ（図６（Ｂ））と、フィールド絶縁膜４ｃ（図６（Ｃ））と、が含まれる。
【００２１】
マスクパターン３は、第３領域Ｒ３においては、フィールド絶縁膜４ａと対応する位置に開口３ａを有し、第２領域Ｒ２においては、フィールド絶縁膜４ｂと対応する位置に開口３ｂを有し、第１領域Ｒ１においては、フィールド絶縁膜４ｃと対応する位置に開口３ｃを有している。
【００２２】
ここで、第１領域Ｒ１のフィールド絶縁膜４ｃは、例えば、半導体基板１において後にアライメントマーク２０（図２（Ａ）及び（Ｂ））となる部分の周囲を囲む領域に形成される。
【００２３】
ここで、図２（Ａ）及び（Ｂ）に示すように、アライメントマーク２０は、例えば、フィールド絶縁膜４ｃの形成範囲内に島状に形成される。アライメントマーク２０の形状は任意であるが、本実施形態の場合、例えば、半導体基板１の板面に沿って直線状に延在する突起として形成することができる。そして、１つの第１領域Ｒ１内に、例えば、複数のアライメントマーク２０を複数形成することができる。具体的には、図２（Ａ）及び（Ｂ）に示す例では、３つのアライメントマーク２０を１つの第１領域Ｒ１内に形成している。また、これら複数のアライメントマーク２０は、例えば、互いに並列に配置することができる。なお、半導体基板１には、複数の第１領域Ｒ１を互いに離間して形成し、各第１領域Ｒ１にそれぞれアライメントマーク２０を形成しても良い。
【００２４】
ここで、図２（Ａ）に示す幅Ｗ１はスクライブライン領域Ｓの幅を示す。幅Ｗ１は、例えば、１００μｍ程度である。フィールド絶縁膜４ｃは、例えば、スクライブライン領域Ｓ内に形成される。フィールド絶縁膜４ｃの具体的な平面形状は、例えば、矩形状であり、その横幅Ｗ２（スクライブライン領域Ｓの幅方向におけるフィールド絶縁膜４ｃの寸法）は、例えば、幅Ｗ１よりも若干狭い程度である。また、フィールド絶縁膜４ｃの縦幅Ｗ３（スクライブライン領域Ｓの長手方向におけるフィールド絶縁膜４ｃの寸法）は、例えば８０μｍ程度である。各アライメントマーク２０は、例えば、スクライブライン領域Ｓの長手方向に沿う方向に延在し、且つ、スクライブライン領域Ｓの幅方向に並んでいる。各アライメントマーク２０は、例えば、目視できる程度の寸法に形成されている。各アライメントマーク２０の長さＬは例えば５０μｍ程度、幅Ｗ４は例えば２μｍ程度である。各アライメントマーク２０の間隔Ｄ１、Ｄ２は、２０μｍ〜３０μｍ程度である。また、両端のアライメントマーク２０とフィールド絶縁膜４ｃの端部との間隔Ｄ３、Ｄ４は、例えば、２０μｍ程度である。なお、ダイシングに用いられるダイシングブレード（図示略）のブレード幅Ｗ５は、例えば、２０μｍ〜３５μｍ程度である。
【００２５】
本実施形態の場合、アライメントマーク２０は、例えば、フィールド絶縁膜４ｃを半導体基板１の主面１ａよりも下側に掘り下げることにより形成される。アライメントマーク２０の段差８の高さは、例えば６０ｎｍ（６００Å）程度である。
【００２６】
第２領域Ｒ２のフィールド絶縁膜４ｂは、抵抗体４０（又はヒューズ素子）（後に形成される）の下側となる領域に形成される。
【００２７】
第３領域Ｒ３のフィールド絶縁膜４ａは、トランジスタ３０（後に形成される）の形成領域と他の領域との間となる領域に形成される。
【００２８】
上述のようにマスクパターン３を形成した後は、マスクパターン３を介してエッチングを行うことにより、ＳｉＮ膜２及び半導体基板１にフィールド絶縁膜の形成用の溝を形成する。すなわち、第３領域Ｒ３においては開口３ａと対応する位置にフィールド絶縁膜４ａの形成用の溝５ａを形成し、第２領域Ｒ２においては開口３ｂと対応する位置にフィールド絶縁膜４ｂの形成用の溝５ｂを形成し、第１領域Ｒ１においては開口３ｃと対応する位置にフィールド絶縁膜４ｃの形成用の溝５ｃを形成する。次に、マスクパターン３を除去する（図４（Ａ）乃至（Ｃ））。
【００２９】
次に、溝５ａ、５ｂ、５ｃに絶縁膜（例えばＳｉＯ２）６を埋め込む。次に、溝５ａ、５ｂ、５ｃからはみ出ている絶縁膜６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）などによって除去するとともに、溝５ａ、５ｂ、５ｃ内の絶縁膜６の上面を平坦にする（図５（Ａ）乃至（Ｃ））。
【００３０】
引き続き絶縁膜６をＨＦ（弗酸）等によりエッチングすること等によって、絶縁膜６を所望の膜厚に調整する。更に、ＳｉＮ膜２をＨ３ＰＯ４（リン酸）等によりエッチングすることによって、ＳｉＮ膜２を除去する。なお、ここで、例えば、絶縁膜６の上面が半導体基板１の主面１ａと面一となるようにする。これにより、溝５ａ内にフィールド絶縁膜４ａを、溝５ｂ内にフィールド絶縁膜４ｂを、溝５ｃ内にフィールド絶縁膜４ｃを、それぞれ形成する（図６（Ａ）乃至（Ｃ））。
【００３１】
このようにフィールド絶縁膜４ａ、４ｂ、４ｃを形成する工程（図３乃至図６）は、図１のステップＳ１である。
【００３２】
次に、第１領域Ｒ１のフィールド絶縁膜４ｃの上部を掘り下げることにより、フィールド絶縁膜４ｃと位置が対応する凹部１０を第１領域Ｒ１に形成する。（図７（Ｃ））。
【００３３】
このためには、先ず、図７（Ａ）乃至（Ｃ）に示すように、半導体基板１上にマスクパターン９を形成する。このマスクパターン９は、第１領域Ｒ１と対応する開口９ａを有し、第２及び第３領域Ｒ２、Ｒ３を覆う形状に形成される。次に、マスクパターン９をマスクとしてフィールド絶縁膜４ｃを選択的にエッチングすることにより、凹部１０を形成する。
【００３４】
これにより、フィールド絶縁膜４ｃと、該フィールド絶縁膜４ｃに隣接する領域７と、の間に段差８が形成され、第１領域Ｒ１にアライメントマーク２０が形成される。なお、領域７は半導体基板１の一部分である。すなわち、アライメントマーク２０は、フィールド絶縁膜４ｃと半導体基板１との間に段差８を形成することによって構成されている。
【００３５】
このように第１領域Ｒ１に段差８を形成することによってアライメントマーク２０を形成する工程（図７（Ａ）乃至（Ｃ））は、図１のステップＳ２である。
【００３６】
次に、マスクパターン９を除去した後で、半導体基板１の主面１ａ上（より詳細には主面１ａ上及びフィールド絶縁膜４ａ、４ｂ、４ｃ上）に、ゲート絶縁膜（図示略）となる絶縁膜（図示略）を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する（図１のステップＳ３）。
【００３７】
次に、前工程で形成した絶縁膜上にゲート電極膜１１を成膜する（図８（Ａ）乃至（Ｃ））（図１のステップＳ４）。ここで、ゲート電極膜１１は、金属材料を含有するものであり、例えば、ＴｉＮ（窒化チタン）膜、Ｗ（タングステン）膜、Ｔａ（タンタル）膜、或いはＲｕ（ルテニウム）膜等により構成することができる。ゲート電極膜１１がＴｉＮ膜である場合は、例えば、スパッタ等により成膜を行うことができる。また、ゲート電極膜１１がタングステン膜、タンタル膜、或いはルテニウム膜の場合は、例えば、ＣＶＤ等により成膜を行うことができる。
【００３８】
次に、ゲート電極膜１１上にマスクパターン１２を形成する。このマスクパターン１２は、第１領域Ｒ１と第２領域Ｒ２においてそれぞれゲート電極膜１１を除去する工程で用いられる。マスクパターン１２は、第１領域Ｒ１では各凹部１０及び各アライメントマーク２０の上方を一括して露出させる開口１２ａを有し、第２領域Ｒ２ではフィールド絶縁膜４ｂの上方を露出させる開口１２ｂを有し、且つ、第３領域Ｒ３を覆うような形状に形成する（図９（Ａ）乃至（Ｃ））。
【００３９】
このためには、先ず、マスクパターン１２となるフォトレジスト膜（図示略）をゲート電極膜１１上に形成する。次に、所定のパターン（この場合、開口１２ａ、１２ｂを有するマスクパターン１２を形成するためのネガ又はポジのパターン）を有する露光マスク（図示略）を介してこのフォトレジスト膜を露光することにより、このパターンをフォトレジスト膜に転写する。次に、フォトレジスト膜を現像することにより、マスクパターン１２を形成することができる。ここで、この露光の際、すなわちパターンの転写の際には、アライメントマーク２０をアライメントに用いて、露光マスクと半導体基板１との相対的な位置合わせを行うことができる。なお、ここでの露光工程は、図１のステップＳ５に相当する。
【００４０】
次に、マスクパターン１２をマスクとして等方性エッチングを行うことにより、開口１２ａ、１２ｂと対応する位置のゲート電極膜１１を除去する。これにより、第１領域Ｒ１ではゲート電極膜１１に開口１１ａが形成され、第２領域Ｒ２ではゲート電極膜１１に開口１１ｂが形成される。その後、マスクパターン１２を除去する（図１０（Ａ）乃至（Ｃ））（図１のステップＳ６）。
【００４１】
ここで、この等方性エッチングは、ドライエッチングでも良いしウェットエッチングでも良い。
【００４２】
ドライエッチングの場合、凹部１０の深さ（段差８の高さ）に応じてエッチング条件を適宜に調節することにより、凹部１０内にゲート電極膜１１の残渣が実質的に残らないようにする。すなわち、縦方向（半導体基板１の板面に対する法線方向）のエッチングレートと横方向（半導体基板１の板面に沿う方向）のエッチングレートとのバランスを適切に設定することにより、凹部１０内に残渣が実質的に残らないようにする。エッチング条件の調整は、例えば、エッチングガスの条件（ガス種、濃度等）の調整、プラズマの条件の調整、及び、バイアス電圧の調整等を行うことによって、制御することができる。
【００４３】
一方、ウェットエッチングの場合、エッチング液としては、例えば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：硫酸過酸化水素混合液）或いはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：塩酸過酸化水素混合液）を用いることができる。
【００４４】
次に、半導体基板１の主面１ａ上に、導電膜としてのポリシリコン膜１３を形成する。すなわち、ポリシリコン膜１３を半導体基板１上、フィールド絶縁膜４ｂ上、フィールド絶縁膜４ｃ上及びゲート電極膜１１上に形成する（図１１（Ａ）乃至（Ｃ））（図１のステップＳ７）。
【００４５】
次に、ポリシリコン膜１３上にマスクパターン１４ａ、１４ｂを形成する。これらマスクパターン１４ａ、１４ｂは、第３領域Ｒ３においてゲート電極１５を形成するとともに第２領域Ｒ２において抵抗体４０（又はヒューズ素子）を形成し、且つ、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する工程で用いられる。マスクパターン１４ａは、ポリシリコン膜１３においてゲート電極１５となる部位の上を覆う形状に形成する。マスクパターン１４ｂは、ポリシリコン膜１３において抵抗体４０となる部位の上を覆う形状に形成する（図１２（Ａ）乃至図１２（Ｃ））。
【００４６】
このためには、先ず、マスクパターン１４ａ、１４ｂとなるフォトレジスト膜（図示略）をポリシリコン膜１３上に形成する。次に、所定のパターン（この場合、マスクパターン１４ａ、１４ｂを形成するためのネガ又はポジのパターン）を有する露光マスク（図示略）を介してこのフォトレジスト膜を露光することにより、このパターンをフォトレジスト膜に転写する。次に、フォトレジスト膜を現像することにより、マスクパターン１４ａ、１４ｂを形成することができる。ここで、この露光の際、すなわちパターンの転写の際には、アライメントマーク２０をアライメントに用いて、露光マスクと半導体基板１との相対的な位置合わせを行うことができる。すなわち、第２領域Ｒ２のフォトレジスト膜には抵抗体４０（又はヒューズ素子）のパターンを、第３領域Ｒ３のフォトレジスト膜にはゲート電極１５のパターンを、アライメントマーク２０をアライメントに用いて転写する。なお、ここでの露光工程は、図１のステップＳ８に相当する。
【００４７】
次に、異方性エッチングによってポリシリコン膜１３及びゲート電極膜１１を加工する。すなわち、第３領域Ｒ３のポリシリコン膜１３及びゲート電極膜１１をゲート電極１５の形状に加工するとともに、第２領域Ｒ２のポリシリコン膜１３及びゲート電極膜１１を抵抗体４０の形状に加工する。また、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する（図１３（Ａ）乃至図１３（Ｃ））（図１のステップＳ９）。なお、図１３（Ｂ）では、抵抗体４０の両端部（コンタクトプラグ５４が接続される部分）の底部にゲート電極膜１１が存在する例を示しているが、抵抗体４０はゲート電極膜１１を有していなくても良い。
【００４８】
その後、ゲート電極１５を有するトランジスタ３０を形成し、更に、半導体基板１上に多層配線層５０を形成する。これにより、半導体装置１００を製造することができる。（図１３（Ａ）乃至図１３（Ｃ））（図１のステップＳ１０〜Ｓ１１）。
【００４９】
なお、トランジスタ３０は、ゲート電極１５の側壁にサイドウォール１６を有し、これらゲート電極１５及びサイドウォール１６の下側にゲート絶縁膜（図示略）を有する。トランジスタ３０は、更に、半導体基板１の表層に形成された一対のソース・ドレイン領域１７を有している。
【００５０】
また、多層配線層５０は、層間絶縁膜と配線層とを交互に積層することにより形成される。
【００５１】
半導体基板１上の層間絶縁膜５１には、コンタクトホール５３が形成され、このコンタクトホール５３にはコンタクトプラグ５４が埋め込まれている。コンタクトホール５３の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００５２】
また、層間絶縁膜５１の上の第１層目の配線層５２は、配線層絶縁膜５５と、この配線層絶縁膜５５に形成された配線溝５７に埋め込まれたダマシン構造の配線５６と、を有している。配線溝５７の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００５３】
また、上述のように半導体装置１００を製造した後は、この半導体装置１００を更に個片化することにより、半導体装置１５０を製造する（図１５（Ａ）及び図１５（Ｂ））。半導体装置１００をスクライブライン領域Ｓ（図２（Ａ））に沿ってダイシングすることにより、すなわち、フィールド絶縁膜４ｃを縦断するような経路でダイシングを行うことにより、図１５（Ａ）及び図１５（Ｂ）に示すように、相互に個片化された複数の半導体装置１５０を製造することができる。なお、図１５（Ａ）及び図１５（Ｂ）においては、多層配線層５０と、サイドウォール１６の形成の際に段差８の側壁に形成される絶縁膜と、の図示を省略している。
【００５４】
上述のように、ダイシングブレード（図示略）のブレード幅Ｗ５は、例えば、２０μｍ〜３５μｍ程度である。このため、仮にダイシングによって消失する領域が、スクライブライン領域Ｓの中央部の幅約４０μｍの領域だとすると、その領域の両側の幅約３０μｍずつの領域のフィールド絶縁膜４ｃ及びアライメントマーク２０は、各半導体装置１５０にそれぞれ残留する。
【００５５】
そして、半導体装置１５０は、例えば、ダイシングによる切断面１８の近傍にアライメントマーク２０を有している。つまり、半導体基板１の端部にアライメントマーク２０の形成領域である第１領域Ｒ１を有している。
【００５６】
このように、本実施形態に係る半導体装置１００は、基板（半導体基板１）と、基板の主面１ａに形成されたフィールド絶縁膜４ｃと、フィールド絶縁膜４ｃと該フィールド絶縁膜４ｃに隣接する領域７との間に段差８を形成することにより構成されたアライメントマーク２０と、基板の主面１ａに形成された抵抗体４０（又はヒューズ素子）（図１５（Ａ）及び（Ｂ）では図示略）と、基板の主面１ａに形成されたトランジスタ３０（図１５（Ａ）及び（Ｂ）では図示略）と、を有し、トランジスタ３０は、金属材料を含有する第１膜（ゲート電極膜１１）と、第１膜上に形成された導電膜（ポリシリコン膜１３）により構成された第２膜と、の積層構造を有するゲート電極１５を含み、アライメントマーク２０の形成領域（第１領域Ｒ１）は、基板１の端部に位置し、アライメントマーク１０の形成領域には、第１膜を構成する金属材料の残渣が実質的に存在していない。
【００５７】
以上のような第１の実施形態によれば、抵抗体４０（又はヒューズ素子）を形成するために第２領域Ｒ２のゲート電極膜１１を除去する工程で、等方性エッチングを行うことにより、第１領域Ｒ１のアライメントマーク２０上のゲート電極膜１１も併せて除去する。このため、アライメントマーク２０の段差８の側壁へのゲート電極膜１１の残渣を低減できる。よって、ゲート電極膜１１に起因する製造装置の金属汚染を抑制することができる。
また、抵抗体４０（又はヒューズ素子）を形成するための等方性エッチングにより、アライメントマーク２０上のゲート電極膜１１も併せて除去するので、新たな等方性エッチング工程を追加せずに、アライメントマーク２０上のゲート電極膜１１を除去することができる。
また、ゲート電極膜１１の残渣を低減できることから、アライメントマーク２０を用いたアライメントの際の位置精度を向上させることができる。
【００５８】
〔第２の実施形態〕
図１６は第２の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。図１７は第２の実施形態におけるアライメントマーク２０の形成領域（以下、第１領域Ｒ１）を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。図１８乃至図２５は第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。図１８乃至図２５のそれぞれにおいて、（Ａ）はトランジスタ３０（図２５）の形成領域（以下、第３領域Ｒ３）を示し、（Ｂ）は抵抗体４０（又はヒューズ素子）（図２４）の形成領域（第２領域Ｒ２）を示し、（Ｃ）は第１領域Ｒ１を示している。
【００５９】
上記の第１の実施形態では、フィールド絶縁膜４ｃを基板１の主面１ａよりも下側に掘り下げることによって段差８を形成（アライメントマーク２０を形成）する例を説明したが、第２の実施形態では、フィールド絶縁膜４ｃを基板１の主面１ａよりも上側に突出させることによって段差８を形成（アライメントマーク２０を形成）する。
【００６０】
本実施形態の場合、先ず、上記の第１の実施形態と同様に、フィールド絶縁膜４ａ、４ｂ、４ｃとなる絶縁膜６を溝５ａ、５ｂ、５ｃに埋め込み、溝５ａ、５ｂ、５ｃ内の絶縁膜６の上面を平坦にする（図１８（Ａ）乃至（Ｃ））（図１６のステップＳ２１）。
【００６１】
次に、第１領域Ｒ１のＳｉＮ膜２上及び絶縁膜６上にマスクパターン２１を形成する。次に、マスクパターン２１により第１領域Ｒ１の絶縁膜６を保護しながら、ＳｉＮ膜２をマスクとして第２及び第３領域Ｒ２、Ｒ３の絶縁膜６をエッチングすることにより、第２及び第３領域Ｒ２、Ｒ３の絶縁膜６をＳｉＮ膜２よりも下側に掘り下げる（図１９（Ａ）乃至（Ｃ））（図１６のステップＳ２２）。具体的には、例えば、第２及び第３領域Ｒ２、Ｒ３の絶縁膜６の上面が半導体基板１の主面１ａとほぼ面一となるように第２及び第３領域Ｒ２、Ｒ３の絶縁膜６を掘り下げる。これにより、第２及び第３領域Ｒ２、Ｒ３のフィールド絶縁膜４ａ、４ｂが形成される。
【００６２】
次に、マスクパターン２１を除去する。次に、ＳｉＮ膜２を除去する。これにより、第１領域Ｒ１では、半導体基板１の主面１ａよりも上側に突出したフィールド絶縁膜４ｃを形成することができる（図２０（Ａ）乃至（Ｃ））（図１６のステップＳ２３）。フィールド絶縁膜４ｃにおいて、主面１ａから上側に突出している突出部６０の高さ、すなわち段差８の高さは、例えば６０ｎｍ（６００Å）程度である。
【００６３】
以降の工程は、第１の実施形態と同様である。
【００６４】
すなわち、次に、第１の実施形態と同様に、ゲート絶縁膜（図示略）となる絶縁膜（図示略）を成膜する（図１６のステップＳ２４）。
【００６５】
次に、前工程で形成した絶縁膜上にゲート電極膜１１を成膜する（図１６のステップＳ２５）。
【００６６】
次に、ゲート電極膜１１上にマスクパターン１２を形成する（図２１（Ａ）乃至（Ｃ））。マスクパターン１２を形成するための露光の際には、アライメントマーク２０をアライメントに用いて、露光マスク（図示略）と半導体基板１との相対的な位置合わせを行うことができる。ここでの露光工程は、図１６のステップＳ２６に相当する。
【００６７】
次に、マスクパターン１２をマスクとして等方性エッチングを行うことにより、マスクパターン１２の開口１２ａ、１２ｂと対応する位置のゲート電極膜１１を除去する。その後、マスクパターン１２を除去する（図２２（Ａ）乃至（Ｃ））（図１６のステップＳ２７）。
【００６８】
次に、導電膜としてのポリシリコン膜１３を半導体基板１上、フィールド絶縁膜４ｂ上、フィールド絶縁膜４ｃ上及びゲート電極膜１１上に形成する（図１６のステップＳ２８）。
次に、ポリシリコン膜１３上にマスクパターン１４ａ、１４ｂを形成する（図２３（Ａ）乃至図１２（Ｃ））。マスクパターン１４ａ、１４ｂを形成するための露光の際には、アライメントマーク２０をアライメントに用いて、露光マスク（図示略）と半導体基板１との相対的な位置合わせを行うことができる。ここでの露光工程は、図１６のステップＳ２９に相当する。
【００６９】
次に、異方性エッチングによってポリシリコン膜１３及びゲート電極膜１１を加工する。すなわち、第３領域Ｒ３のポリシリコン膜１３及びゲート電極膜１１をゲート電極１５の形状に加工するとともに、第２領域Ｒ２のポリシリコン膜１３及びゲート電極膜１１を抵抗体４０の形状に加工する。また、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する（図２４（Ａ）乃至図２４（Ｃ））（図１６のステップＳ３０）。
【００７０】
その後、ゲート電極１５を有するトランジスタ３０を形成し、更に、半導体基板１上に多層配線層５０を形成する。これにより、半導体装置２００を製造することができる。（図２５（Ａ）乃至図２５（Ｃ））（図１６のステップＳ３１〜Ｓ３２）。
【００７１】
ここで、層間絶縁膜５１にコンタクトホール５３を形成する際にもマスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。配線溝５７の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００７２】
また、上述のように半導体装置２００を製造した後は、この半導体装置２００を更に個片化することにより、半導体装置２５０を製造する（図２６（Ａ）及び図２６（Ｂ））。半導体装置２００をスクライブライン領域Ｓ（図１７（Ａ））に沿ってダイシングすることにより、すなわち、フィールド絶縁膜４ｃを縦断するような経路でダイシングを行うことにより、図２６（Ａ）及び図２６（Ｂ）に示すように、相互に個片化された複数の半導体装置２５０を製造することができる。なお、図２６（Ａ）及び図２６（Ｂ）においては、多層配線層５０と、サイドウォール１６の形成の際に段差８の側壁に形成される絶縁膜と、の図示を省略している。
【００７３】
半導体装置２５０は、例えば、ダイシングによる切断面１８の近傍、すなわち半導体基板１の端部に、アライメントマーク２０の形成領域である第１領域Ｒ１を有している。
【００７４】
以上のような第２の実施形態によれば、第１の実施形態と同様の効果が得られる。
【符号の説明】
【００７５】
１ 半導体基板
１ａ 主面
２ ＳｉＮ膜
３ マスクパターン
３ａ 開口
３ｂ 開口
３ｃ 開口
４ａ フィールド絶縁膜
４ｂ フィールド絶縁膜
４ｃ フィールド絶縁膜
５ａ 溝
５ｂ 溝
５ｃ 溝
６ 絶縁膜
７ 領域
８ 段差
９ マスクパターン
９ａ 開口
１０ 凹部
１０ アライメントマーク
１１ ゲート電極膜
１１ａ 開口
１１ｂ 開口
１２ マスクパターン
１２ａ 開口
１２ｂ 開口
１３ ポリシリコン膜
１４ａ マスクパターン
１４ｂ マスクパターン
１５ ゲート電極
１６ サイドウォール
１７ ソース・ドレイン領域
１８ 切断面
２０ アライメントマーク
２１ マスクパターン
３０ トランジスタ
４０ 抵抗体
５０ 多層配線層
５１ 層間絶縁膜
５２ 配線層
５３ コンタクトホール
５４ コンタクトプラグ
５５ 配線層絶縁膜
５６ 配線
５７ 配線溝
６０ 突出部
１００ 半導体装置
１５０ 半導体装置
２００ 半導体装置
２５０ 半導体装置
Ｄ１ 間隔
Ｄ２ 間隔
Ｄ３ 間隔
Ｄ４ 間隔
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｒ３ 第３領域
Ｓ スクライブライン領域
Ｗ１ 幅
Ｗ２ 横幅
Ｗ３ 縦幅
Ｗ４ 幅
Ｗ５ ブレード幅
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
フォトレジスト膜に対してパターンを転写する際の位置決め（アライメント）用に、段差形状を有するアライメントマークを基板の表面に形成する技術がある。
【０００３】
例えば、特許文献１には、アライメントマークを基板に形成した後で、基板上にゲート電極膜を形成し、アライメントマーク上に形成されたゲート電極膜に反映されたアライメントマークの段差を利用して、露光時のアライメントを行うことが記載されている。
【０００４】
特許文献１には、他に、アライメントマーク上に形成されたゲート電極膜を異方性ドライエッチングにより除去した後で、アライメントマークを用いてアライメントを行うことについても記載されている。この場合、アライメントマークの段差の側壁にゲート電極膜の残渣が生じやすいことが特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の何れの技術においても、アライメントマーク上にゲート電極膜が残る（或いは残りやすい）。このため、ゲート電極膜を構成する金属材料に起因して、後工程で用いられる製造装置の汚染が発生する可能性がある。
【０００７】
一方、半導体装置の製造においては、製造工程の増加によるコストの増大を抑制したいという要求が常にある。
【０００８】
このため、工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減することが望まれている。
【課題を解決するための手段】
【０００９】
本発明は、フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークを有する第１領域と、抵抗体又はヒューズ素子が形成される第２領域と、ゲート電極が形成される第３領域と、を主面に有する基板の前記主面上に、金属材料を含有するゲート電極膜を形成する工程と、
前記第１及び第２領域の前記ゲート電極膜を等方性エッチングにより除去する工程と、
前記ゲート電極膜を除去した前記第２領域と、前記第３領域と、に導電膜を成膜する工程と、
前記導電膜を成膜する工程の後に、前記基板の前記主面上にフォトレジスト膜を形成し、前記アライメントマークをアライメントに用いて所定のパターンを前記フォトレジスト膜に転写する工程と、
を有する半導体装置の製造方法を提供する。
【００１０】
この製造方法によれば、抵抗体（又はヒューズ素子）を形成するために第２領域のゲート電極膜を除去する工程で、等方性エッチングを行うことにより、第１領域のアライメントマーク上のゲート電極膜も併せて除去する。このため、アライメントマークの段差の側壁へのゲート電極膜の残渣を低減できる。よって、ゲート電極膜に起因する製造装置の金属汚染を抑制することができる。
また、抵抗体（又はヒューズ素子）を形成するための等方性エッチングにより、アライメントマーク上のゲート電極膜も併せて除去するので、新たな等方性エッチング工程を追加せずに、アライメントマーク上のゲート電極膜を除去することができる。
このように、工程を追加せずに、アライメントマークの形成領域（第１領域）におけるゲート電極膜の残渣を低減することができる。
【００１１】
また、本発明は、基板と、
前記基板の主面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークと、
前記基板の前記主面に形成された抵抗体又はヒューズ素子と、
前記基板の前記主面に形成されたトランジスタと、
を有し、
前記トランジスタは、金属材料を含有する第１膜と、前記第１膜上に形成された導電膜により構成された第２膜と、の積層構造を有するゲート電極を含み、
前記アライメントマークの形成領域は、前記基板の端部に位置し、
前記アライメントマークの形成領域には、前記第１膜を構成する前記金属材料の残渣が実質的に存在していないことを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
本発明によれば、工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。
【図２】第１の実施形態の場合のアライメントマークの形成領域を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１３】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１４】第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１５】第１の実施形態に係る半導体装置の拡大図であり、このうち（Ａ）は平面図、（Ｂ）は断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。
【図１７】第２の実施形態の場合のアライメントマークの形成領域を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。
【図１８】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図１９】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２０】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２１】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２２】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２３】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２４】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２５】第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。
【図２６】第２の実施形態に係る半導体装置の拡大図であり、このうち（Ａ）は平面図、（Ｂ）は断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。図２は第１の実施形態におけるアライメントマーク２０の形成領域（以下、第１領域Ｒ１）を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。図３乃至図１４は第１の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。図３乃至図１４のそれぞれにおいて、（Ａ）はトランジスタ３０（図１４）の形成領域（以下、第３領域Ｒ３）を示し、（Ｂ）は抵抗体４０（又はヒューズ素子）（図１３）の形成領域（第２領域Ｒ２）を示し、（Ｃ）は第１領域Ｒ１を示している。
【００１６】
本実施形態に係る半導体装置の製造方法は、フィールド絶縁膜４ｃと該フィールド絶縁膜４ｃに隣接する領域７との間に段差８を形成することにより構成されたアライメントマーク２０を有する第１領域Ｒ１と、抵抗体４０（又はヒューズ素子）が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板（半導体基板１）の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程と、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程と、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（例えばポリシリコン膜１３）を成膜する工程と、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク２０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程と、を有する。以下、詳細に説明する。
【００１７】
この製造方法では、先ず、シリコン基板である半導体基板１（図３（Ａ）乃至（Ｃ）参照）を準備する。
【００１８】
ここで、第１領域Ｒ１は、半導体基板１の主面１ａにおいて、アライメントマーク２０が形成される領域である。第２領域Ｒ２は、半導体基板１の主面１ａにおいて、抵抗体４０（又はヒューズ素子）が形成される領域である。第３領域Ｒ３は、半導体基板１の主面１ａにおいて、トランジスタ３０が形成される領域である。第１乃至第３領域Ｒ１、Ｒ２、Ｒ３は、同一の半導体基板１における各々所定の領域である。
【００１９】
次に、図３（Ａ）乃至（Ｃ）に示すように、半導体基板１上に保護膜として例えばＳｉＮ膜２を形成し、更に、このＳｉＮ膜２上にマスクパターン３を形成する。
【００２０】
このマスクパターン３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のフィールド絶縁膜の形成に用いられる。このフィールド絶縁膜には、フィールド絶縁膜４ａ（図６（Ａ））と、フィールド絶縁膜４ｂ（図６（Ｂ））と、フィールド絶縁膜４ｃ（図６（Ｃ））と、が含まれる。
【００２１】
マスクパターン３は、第３領域Ｒ３においては、フィールド絶縁膜４ａと対応する位置に開口３ａを有し、第２領域Ｒ２においては、フィールド絶縁膜４ｂと対応する位置に開口３ｂを有し、第１領域Ｒ１においては、フィールド絶縁膜４ｃと対応する位置に開口３ｃを有している。
【００２２】
ここで、第１領域Ｒ１のフィールド絶縁膜４ｃは、例えば、半導体基板１において後にアライメントマーク２０（図２（Ａ）及び（Ｂ））となる部分の周囲を囲む領域に形成される。
【００２３】
ここで、図２（Ａ）及び（Ｂ）に示すように、アライメントマーク２０は、例えば、フィールド絶縁膜４ｃの形成範囲内に島状に形成される。アライメントマーク２０の形状は任意であるが、本実施形態の場合、例えば、半導体基板１の板面に沿って直線状に延在する突起として形成することができる。そして、１つの第１領域Ｒ１内に、例えば、複数のアライメントマーク２０を複数形成することができる。具体的には、図２（Ａ）及び（Ｂ）に示す例では、３つのアライメントマーク２０を１つの第１領域Ｒ１内に形成している。また、これら複数のアライメントマーク２０は、例えば、互いに並列に配置することができる。なお、半導体基板１には、複数の第１領域Ｒ１を互いに離間して形成し、各第１領域Ｒ１にそれぞれアライメントマーク２０を形成しても良い。
【００２４】
ここで、図２（Ａ）に示す幅Ｗ１はスクライブライン領域Ｓの幅を示す。幅Ｗ１は、例えば、１００μｍ程度である。フィールド絶縁膜４ｃは、例えば、スクライブライン領域Ｓ内に形成される。フィールド絶縁膜４ｃの具体的な平面形状は、例えば、矩形状であり、その横幅Ｗ２（スクライブライン領域Ｓの幅方向におけるフィールド絶縁膜４ｃの寸法）は、例えば、幅Ｗ１よりも若干狭い程度である。また、フィールド絶縁膜４ｃの縦幅Ｗ３（スクライブライン領域Ｓの長手方向におけるフィールド絶縁膜４ｃの寸法）は、例えば８０μｍ程度である。各アライメントマーク２０は、例えば、スクライブライン領域Ｓの長手方向に沿う方向に延在し、且つ、スクライブライン領域Ｓの幅方向に並んでいる。各アライメントマーク２０は、例えば、目視できる程度の寸法に形成されている。各アライメントマーク２０の長さＬは例えば５０μｍ程度、幅Ｗ４は例えば２μｍ程度である。各アライメントマーク２０の間隔Ｄ１、Ｄ２は、２０μｍ〜３０μｍ程度である。また、両端のアライメントマーク２０とフィールド絶縁膜４ｃの端部との間隔Ｄ３、Ｄ４は、例えば、２０μｍ程度である。なお、ダイシングに用いられるダイシングブレード（図示略）のブレード幅Ｗ５は、例えば、２０μｍ〜３５μｍ程度である。
【００２５】
本実施形態の場合、アライメントマーク２０は、例えば、フィールド絶縁膜４ｃを半導体基板１の主面１ａよりも下側に掘り下げることにより形成される。アライメントマーク２０の段差８の高さは、例えば６０ｎｍ（６００Å）程度である。
【００２６】
第２領域Ｒ２のフィールド絶縁膜４ｂは、抵抗体４０（又はヒューズ素子）（後に形成される）の下側となる領域に形成される。
【００２７】
第３領域Ｒ３のフィールド絶縁膜４ａは、トランジスタ３０（後に形成される）の形成領域と他の領域との間となる領域に形成される。
【００２８】
上述のようにマスクパターン３を形成した後は、マスクパターン３を介してエッチングを行うことにより、ＳｉＮ膜２及び半導体基板１にフィールド絶縁膜の形成用の溝を形成する。すなわち、第３領域Ｒ３においては開口３ａと対応する位置にフィールド絶縁膜４ａの形成用の溝５ａを形成し、第２領域Ｒ２においては開口３ｂと対応する位置にフィールド絶縁膜４ｂの形成用の溝５ｂを形成し、第１領域Ｒ１においては開口３ｃと対応する位置にフィールド絶縁膜４ｃの形成用の溝５ｃを形成する。次に、マスクパターン３を除去する（図４（Ａ）乃至（Ｃ））。
【００２９】
次に、溝５ａ、５ｂ、５ｃに絶縁膜（例えばＳｉＯ２）６を埋め込む。次に、溝５ａ、５ｂ、５ｃからはみ出ている絶縁膜６をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）などによって除去するとともに、溝５ａ、５ｂ、５ｃ内の絶縁膜６の上面を平坦にする（図５（Ａ）乃至（Ｃ））。
【００３０】
引き続き絶縁膜６をＨＦ（弗酸）等によりエッチングすること等によって、絶縁膜６を所望の膜厚に調整する。更に、ＳｉＮ膜２をＨ３ＰＯ４（リン酸）等によりエッチングすることによって、ＳｉＮ膜２を除去する。なお、ここで、例えば、絶縁膜６の上面が半導体基板１の主面１ａと面一となるようにする。これにより、溝５ａ内にフィールド絶縁膜４ａを、溝５ｂ内にフィールド絶縁膜４ｂを、溝５ｃ内にフィールド絶縁膜４ｃを、それぞれ形成する（図６（Ａ）乃至（Ｃ））。
【００３１】
このようにフィールド絶縁膜４ａ、４ｂ、４ｃを形成する工程（図３乃至図６）は、図１のステップＳ１である。
【００３２】
次に、第１領域Ｒ１のフィールド絶縁膜４ｃの上部を掘り下げることにより、フィールド絶縁膜４ｃと位置が対応する凹部１０を第１領域Ｒ１に形成する。（図７（Ｃ））。
【００３３】
このためには、先ず、図７（Ａ）乃至（Ｃ）に示すように、半導体基板１上にマスクパターン９を形成する。このマスクパターン９は、第１領域Ｒ１と対応する開口９ａを有し、第２及び第３領域Ｒ２、Ｒ３を覆う形状に形成される。次に、マスクパターン９をマスクとしてフィールド絶縁膜４ｃを選択的にエッチングすることにより、凹部１０を形成する。
【００３４】
これにより、フィールド絶縁膜４ｃと、該フィールド絶縁膜４ｃに隣接する領域７と、の間に段差８が形成され、第１領域Ｒ１にアライメントマーク２０が形成される。なお、領域７は半導体基板１の一部分である。すなわち、アライメントマーク２０は、フィールド絶縁膜４ｃと半導体基板１との間に段差８を形成することによって構成されている。
【００３５】
このように第１領域Ｒ１に段差８を形成することによってアライメントマーク２０を形成する工程（図７（Ａ）乃至（Ｃ））は、図１のステップＳ２である。
【００３６】
次に、マスクパターン９を除去した後で、半導体基板１の主面１ａ上（より詳細には主面１ａ上及びフィールド絶縁膜４ａ、４ｂ、４ｃ上）に、ゲート絶縁膜（図示略）となる絶縁膜（図示略）を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する（図１のステップＳ３）。
【００３７】
次に、前工程で形成した絶縁膜上にゲート電極膜１１を成膜する（図８（Ａ）乃至（Ｃ））（図１のステップＳ４）。ここで、ゲート電極膜１１は、金属材料を含有するものであり、例えば、ＴｉＮ（窒化チタン）膜、Ｗ（タングステン）膜、Ｔａ（タンタル）膜、或いはＲｕ（ルテニウム）膜等により構成することができる。ゲート電極膜１１がＴｉＮ膜である場合は、例えば、スパッタ等により成膜を行うことができる。また、ゲート電極膜１１がタングステン膜、タンタル膜、或いはルテニウム膜の場合は、例えば、ＣＶＤ等により成膜を行うことができる。
【００３８】
次に、ゲート電極膜１１上にマスクパターン１２を形成する。このマスクパターン１２は、第１領域Ｒ１と第２領域Ｒ２においてそれぞれゲート電極膜１１を除去する工程で用いられる。マスクパターン１２は、第１領域Ｒ１では各凹部１０及び各アライメントマーク２０の上方を一括して露出させる開口１２ａを有し、第２領域Ｒ２ではフィールド絶縁膜４ｂの上方を露出させる開口１２ｂを有し、且つ、第３領域Ｒ３を覆うような形状に形成する（図９（Ａ）乃至（Ｃ））。
【００３９】
このためには、先ず、マスクパターン１２となるフォトレジスト膜（図示略）をゲート電極膜１１上に形成する。次に、所定のパターン（この場合、開口１２ａ、１２ｂを有するマスクパターン１２を形成するためのネガ又はポジのパターン）を有する露光マスク（図示略）を介してこのフォトレジスト膜を露光することにより、このパターンをフォトレジスト膜に転写する。次に、フォトレジスト膜を現像することにより、マスクパターン１２を形成することができる。ここで、この露光の際、すなわちパターンの転写の際には、アライメントマーク２０をアライメントに用いて、露光マスクと半導体基板１との相対的な位置合わせを行うことができる。なお、ここでの露光工程は、図１のステップＳ５に相当する。
【００４０】
次に、マスクパターン１２をマスクとして等方性エッチングを行うことにより、開口１２ａ、１２ｂと対応する位置のゲート電極膜１１を除去する。これにより、第１領域Ｒ１ではゲート電極膜１１に開口１１ａが形成され、第２領域Ｒ２ではゲート電極膜１１に開口１１ｂが形成される。その後、マスクパターン１２を除去する（図１０（Ａ）乃至（Ｃ））（図１のステップＳ６）。
【００４１】
ここで、この等方性エッチングは、ドライエッチングでも良いしウェットエッチングでも良い。
【００４２】
ドライエッチングの場合、凹部１０の深さ（段差８の高さ）に応じてエッチング条件を適宜に調節することにより、凹部１０内にゲート電極膜１１の残渣が実質的に残らないようにする。すなわち、縦方向（半導体基板１の板面に対する法線方向）のエッチングレートと横方向（半導体基板１の板面に沿う方向）のエッチングレートとのバランスを適切に設定することにより、凹部１０内に残渣が実質的に残らないようにする。エッチング条件の調整は、例えば、エッチングガスの条件（ガス種、濃度等）の調整、プラズマの条件の調整、及び、バイアス電圧の調整等を行うことによって、制御することができる。
【００４３】
一方、ウェットエッチングの場合、エッチング液としては、例えば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：硫酸過酸化水素混合液）或いはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：塩酸過酸化水素混合液）を用いることができる。
【００４４】
次に、半導体基板１の主面１ａ上に、導電膜としてのポリシリコン膜１３を形成する。すなわち、ポリシリコン膜１３を半導体基板１上、フィールド絶縁膜４ｂ上、フィールド絶縁膜４ｃ上及びゲート電極膜１１上に形成する（図１１（Ａ）乃至（Ｃ））（図１のステップＳ７）。
【００４５】
次に、ポリシリコン膜１３上にマスクパターン１４ａ、１４ｂを形成する。これらマスクパターン１４ａ、１４ｂは、第３領域Ｒ３においてゲート電極１５を形成するとともに第２領域Ｒ２において抵抗体４０（又はヒューズ素子）を形成し、且つ、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する工程で用いられる。マスクパターン１４ａは、ポリシリコン膜１３においてゲート電極１５となる部位の上を覆う形状に形成する。マスクパターン１４ｂは、ポリシリコン膜１３において抵抗体４０となる部位の上を覆う形状に形成する（図１２（Ａ）乃至図１２（Ｃ））。
【００４６】
このためには、先ず、マスクパターン１４ａ、１４ｂとなるフォトレジスト膜（図示略）をポリシリコン膜１３上に形成する。次に、所定のパターン（この場合、マスクパターン１４ａ、１４ｂを形成するためのネガ又はポジのパターン）を有する露光マスク（図示略）を介してこのフォトレジスト膜を露光することにより、このパターンをフォトレジスト膜に転写する。次に、フォトレジスト膜を現像することにより、マスクパターン１４ａ、１４ｂを形成することができる。ここで、この露光の際、すなわちパターンの転写の際には、アライメントマーク２０をアライメントに用いて、露光マスクと半導体基板１との相対的な位置合わせを行うことができる。すなわち、第２領域Ｒ２のフォトレジスト膜には抵抗体４０（又はヒューズ素子）のパターンを、第３領域Ｒ３のフォトレジスト膜にはゲート電極１５のパターンを、アライメントマーク２０をアライメントに用いて転写する。なお、ここでの露光工程は、図１のステップＳ８に相当する。
【００４７】
次に、異方性エッチングによってポリシリコン膜１３及びゲート電極膜１１を加工する。すなわち、第３領域Ｒ３のポリシリコン膜１３及びゲート電極膜１１をゲート電極１５の形状に加工するとともに、第２領域Ｒ２のポリシリコン膜１３及びゲート電極膜１１を抵抗体４０の形状に加工する。また、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する（図１３（Ａ）乃至図１３（Ｃ））（図１のステップＳ９）。なお、図１３（Ｂ）では、抵抗体４０の両端部（コンタクトプラグ５４が接続される部分）の底部にゲート電極膜１１が存在する例を示しているが、抵抗体４０はゲート電極膜１１を有していなくても良い。
【００４８】
その後、ゲート電極１５を有するトランジスタ３０を形成し、更に、半導体基板１上に多層配線層５０を形成する。これにより、半導体装置１００を製造することができる。（図１３（Ａ）乃至図１３（Ｃ））（図１のステップＳ１０〜Ｓ１１）。
【００４９】
なお、トランジスタ３０は、ゲート電極１５の側壁にサイドウォール１６を有し、これらゲート電極１５及びサイドウォール１６の下側にゲート絶縁膜（図示略）を有する。トランジスタ３０は、更に、半導体基板１の表層に形成された一対のソース・ドレイン領域１７を有している。
【００５０】
また、多層配線層５０は、層間絶縁膜と配線層とを交互に積層することにより形成される。
【００５１】
半導体基板１上の層間絶縁膜５１には、コンタクトホール５３が形成され、このコンタクトホール５３にはコンタクトプラグ５４が埋め込まれている。コンタクトホール５３の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００５２】
また、層間絶縁膜５１の上の第１層目の配線層５２は、配線層絶縁膜５５と、この配線層絶縁膜５５に形成された配線溝５７に埋め込まれたダマシン構造の配線５６と、を有している。配線溝５７の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００５３】
また、上述のように半導体装置１００を製造した後は、この半導体装置１００を更に個片化することにより、半導体装置１５０を製造する（図１５（Ａ）及び図１５（Ｂ））。半導体装置１００をスクライブライン領域Ｓ（図２（Ａ））に沿ってダイシングすることにより、すなわち、フィールド絶縁膜４ｃを縦断するような経路でダイシングを行うことにより、図１５（Ａ）及び図１５（Ｂ）に示すように、相互に個片化された複数の半導体装置１５０を製造することができる。なお、図１５（Ａ）及び図１５（Ｂ）においては、多層配線層５０と、サイドウォール１６の形成の際に段差８の側壁に形成される絶縁膜と、の図示を省略している。
【００５４】
上述のように、ダイシングブレード（図示略）のブレード幅Ｗ５は、例えば、２０μｍ〜３５μｍ程度である。このため、仮にダイシングによって消失する領域が、スクライブライン領域Ｓの中央部の幅約４０μｍの領域だとすると、その領域の両側の幅約３０μｍずつの領域のフィールド絶縁膜４ｃ及びアライメントマーク２０は、各半導体装置１５０にそれぞれ残留する。
【００５５】
そして、半導体装置１５０は、例えば、ダイシングによる切断面１８の近傍にアライメントマーク２０を有している。つまり、半導体基板１の端部にアライメントマーク２０の形成領域である第１領域Ｒ１を有している。
【００５６】
このように、本実施形態に係る半導体装置１００は、基板（半導体基板１）と、基板の主面１ａに形成されたフィールド絶縁膜４ｃと、フィールド絶縁膜４ｃと該フィールド絶縁膜４ｃに隣接する領域７との間に段差８を形成することにより構成されたアライメントマーク２０と、基板の主面１ａに形成された抵抗体４０（又はヒューズ素子）（図１５（Ａ）及び（Ｂ）では図示略）と、基板の主面１ａに形成されたトランジスタ３０（図１５（Ａ）及び（Ｂ）では図示略）と、を有し、トランジスタ３０は、金属材料を含有する第１膜（ゲート電極膜１１）と、第１膜上に形成された導電膜（ポリシリコン膜１３）により構成された第２膜と、の積層構造を有するゲート電極１５を含み、アライメントマーク２０の形成領域（第１領域Ｒ１）は、基板１の端部に位置し、アライメントマーク１０の形成領域には、第１膜を構成する金属材料の残渣が実質的に存在していない。
【００５７】
以上のような第１の実施形態によれば、抵抗体４０（又はヒューズ素子）を形成するために第２領域Ｒ２のゲート電極膜１１を除去する工程で、等方性エッチングを行うことにより、第１領域Ｒ１のアライメントマーク２０上のゲート電極膜１１も併せて除去する。このため、アライメントマーク２０の段差８の側壁へのゲート電極膜１１の残渣を低減できる。よって、ゲート電極膜１１に起因する製造装置の金属汚染を抑制することができる。
また、抵抗体４０（又はヒューズ素子）を形成するための等方性エッチングにより、アライメントマーク２０上のゲート電極膜１１も併せて除去するので、新たな等方性エッチング工程を追加せずに、アライメントマーク２０上のゲート電極膜１１を除去することができる。
また、ゲート電極膜１１の残渣を低減できることから、アライメントマーク２０を用いたアライメントの際の位置精度を向上させることができる。
【００５８】
〔第２の実施形態〕
図１６は第２の実施形態に係る半導体装置の製造方法の流れを示すフローチャートである。図１７は第２の実施形態におけるアライメントマーク２０の形成領域（以下、第１領域Ｒ１）を示す図であり、このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図である。図１８乃至図２５は第２の実施形態に係る半導体装置の製造方法の一連の工程を示す断面図である。図１８乃至図２５のそれぞれにおいて、（Ａ）はトランジスタ３０（図２５）の形成領域（以下、第３領域Ｒ３）を示し、（Ｂ）は抵抗体４０（又はヒューズ素子）（図２４）の形成領域（第２領域Ｒ２）を示し、（Ｃ）は第１領域Ｒ１を示している。
【００５９】
上記の第１の実施形態では、フィールド絶縁膜４ｃを基板１の主面１ａよりも下側に掘り下げることによって段差８を形成（アライメントマーク２０を形成）する例を説明したが、第２の実施形態では、フィールド絶縁膜４ｃを基板１の主面１ａよりも上側に突出させることによって段差８を形成（アライメントマーク２０を形成）する。
【００６０】
本実施形態の場合、先ず、上記の第１の実施形態と同様に、フィールド絶縁膜４ａ、４ｂ、４ｃとなる絶縁膜６を溝５ａ、５ｂ、５ｃに埋め込み、溝５ａ、５ｂ、５ｃ内の絶縁膜６の上面を平坦にする（図１８（Ａ）乃至（Ｃ））（図１６のステップＳ２１）。
【００６１】
次に、第１領域Ｒ１のＳｉＮ膜２上及び絶縁膜６上にマスクパターン２１を形成する。次に、マスクパターン２１により第１領域Ｒ１の絶縁膜６を保護しながら、ＳｉＮ膜２をマスクとして第２及び第３領域Ｒ２、Ｒ３の絶縁膜６をエッチングすることにより、第２及び第３領域Ｒ２、Ｒ３の絶縁膜６をＳｉＮ膜２よりも下側に掘り下げる（図１９（Ａ）乃至（Ｃ））（図１６のステップＳ２２）。具体的には、例えば、第２及び第３領域Ｒ２、Ｒ３の絶縁膜６の上面が半導体基板１の主面１ａとほぼ面一となるように第２及び第３領域Ｒ２、Ｒ３の絶縁膜６を掘り下げる。これにより、第２及び第３領域Ｒ２、Ｒ３のフィールド絶縁膜４ａ、４ｂが形成される。
【００６２】
次に、マスクパターン２１を除去する。次に、ＳｉＮ膜２を除去する。これにより、第１領域Ｒ１では、半導体基板１の主面１ａよりも上側に突出したフィールド絶縁膜４ｃを形成することができる（図２０（Ａ）乃至（Ｃ））（図１６のステップＳ２３）。フィールド絶縁膜４ｃにおいて、主面１ａから上側に突出している突出部６０の高さ、すなわち段差８の高さは、例えば６０ｎｍ（６００Å）程度である。
【００６３】
以降の工程は、第１の実施形態と同様である。
【００６４】
すなわち、次に、第１の実施形態と同様に、ゲート絶縁膜（図示略）となる絶縁膜（図示略）を成膜する（図１６のステップＳ２４）。
【００６５】
次に、前工程で形成した絶縁膜上にゲート電極膜１１を成膜する（図１６のステップＳ２５）。
【００６６】
次に、ゲート電極膜１１上にマスクパターン１２を形成する（図２１（Ａ）乃至（Ｃ））。マスクパターン１２を形成するための露光の際には、アライメントマーク２０をアライメントに用いて、露光マスク（図示略）と半導体基板１との相対的な位置合わせを行うことができる。ここでの露光工程は、図１６のステップＳ２６に相当する。
【００６７】
次に、マスクパターン１２をマスクとして等方性エッチングを行うことにより、マスクパターン１２の開口１２ａ、１２ｂと対応する位置のゲート電極膜１１を除去する。その後、マスクパターン１２を除去する（図２２（Ａ）乃至（Ｃ））（図１６のステップＳ２７）。
【００６８】
次に、導電膜としてのポリシリコン膜１３を半導体基板１上、フィールド絶縁膜４ｂ上、フィールド絶縁膜４ｃ上及びゲート電極膜１１上に形成する（図１６のステップＳ２８）。
次に、ポリシリコン膜１３上にマスクパターン１４ａ、１４ｂを形成する（図２３（Ａ）乃至図１２（Ｃ））。マスクパターン１４ａ、１４ｂを形成するための露光の際には、アライメントマーク２０をアライメントに用いて、露光マスク（図示略）と半導体基板１との相対的な位置合わせを行うことができる。ここでの露光工程は、図１６のステップＳ２９に相当する。
【００６９】
次に、異方性エッチングによってポリシリコン膜１３及びゲート電極膜１１を加工する。すなわち、第３領域Ｒ３のポリシリコン膜１３及びゲート電極膜１１をゲート電極１５の形状に加工するとともに、第２領域Ｒ２のポリシリコン膜１３及びゲート電極膜１１を抵抗体４０の形状に加工する。また、第１領域Ｒ１のポリシリコン膜１３及びゲート電極膜１１を除去する（図２４（Ａ）乃至図２４（Ｃ））（図１６のステップＳ３０）。
【００７０】
その後、ゲート電極１５を有するトランジスタ３０を形成し、更に、半導体基板１上に多層配線層５０を形成する。これにより、半導体装置２００を製造することができる。（図２５（Ａ）乃至図２５（Ｃ））（図１６のステップＳ３１〜Ｓ３２）。
【００７１】
ここで、層間絶縁膜５１にコンタクトホール５３を形成する際にもマスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。配線溝５７の形成の際にも、マスクパターン（図示略）が用いられ、このマスクパターンを形成するための露光の際にも、例えば、アライメントマーク２０を用いてアライメントを行うことができる。
【００７２】
また、上述のように半導体装置２００を製造した後は、この半導体装置２００を更に個片化することにより、半導体装置２５０を製造する（図２６（Ａ）及び図２６（Ｂ））。半導体装置２００をスクライブライン領域Ｓ（図１７（Ａ））に沿ってダイシングすることにより、すなわち、フィールド絶縁膜４ｃを縦断するような経路でダイシングを行うことにより、図２６（Ａ）及び図２６（Ｂ）に示すように、相互に個片化された複数の半導体装置２５０を製造することができる。なお、図２６（Ａ）及び図２６（Ｂ）においては、多層配線層５０と、サイドウォール１６の形成の際に段差８の側壁に形成される絶縁膜と、の図示を省略している。
【００７３】
半導体装置２５０は、例えば、ダイシングによる切断面１８の近傍、すなわち半導体基板１の端部に、アライメントマーク２０の形成領域である第１領域Ｒ１を有している。
【００７４】
以上のような第２の実施形態によれば、第１の実施形態と同様の効果が得られる。
【符号の説明】
【００７５】
１ 半導体基板
１ａ 主面
２ ＳｉＮ膜
３ マスクパターン
３ａ 開口
３ｂ 開口
３ｃ 開口
４ａ フィールド絶縁膜
４ｂ フィールド絶縁膜
４ｃ フィールド絶縁膜
５ａ 溝
５ｂ 溝
５ｃ 溝
６ 絶縁膜
７ 領域
８ 段差
９ マスクパターン
９ａ 開口
１０ 凹部
１０ アライメントマーク
１１ ゲート電極膜
１１ａ 開口
１１ｂ 開口
１２ マスクパターン
１２ａ 開口
１２ｂ 開口
１３ ポリシリコン膜
１４ａ マスクパターン
１４ｂ マスクパターン
１５ ゲート電極
１６ サイドウォール
１７ ソース・ドレイン領域
１８ 切断面
２０ アライメントマーク
２１ マスクパターン
３０ トランジスタ
４０ 抵抗体
５０ 多層配線層
５１ 層間絶縁膜
５２ 配線層
５３ コンタクトホール
５４ コンタクトプラグ
５５ 配線層絶縁膜
５６ 配線
５７ 配線溝
６０ 突出部
１００ 半導体装置
１５０ 半導体装置
２００ 半導体装置
２５０ 半導体装置
Ｄ１ 間隔
Ｄ２ 間隔
Ｄ３ 間隔
Ｄ４ 間隔
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｒ３ 第３領域
Ｓ スクライブライン領域
Ｗ１ 幅
Ｗ２ 横幅
Ｗ３ 縦幅
Ｗ４ 幅
Ｗ５ ブレード幅
【特許請求の範囲】
【請求項１】
フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークを有する第１領域と、抵抗体又はヒューズ素子が形成される第２領域と、ゲート電極が形成される第３領域と、を主面に有する基板の前記主面上に、金属材料を含有するゲート電極膜を形成する工程と、
前記第１及び第２領域の前記ゲート電極膜を等方性エッチングにより除去する工程と、
前記ゲート電極膜を除去した前記第２領域と、前記第３領域と、に導電膜を成膜する工程と、
前記導電膜を成膜する工程の後に、前記基板の前記主面上にフォトレジスト膜を形成し、前記アライメントマークをアライメントに用いて所定のパターンを前記フォトレジスト膜に転写する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記所定のパターンを前記フォトレジスト膜に転写する工程は、
前記第２領域の前記フォトレジスト膜には抵抗体又はヒューズ素子のパターンを、前記第３領域の前記フォトレジスト膜にはゲート電極のパターンを、前記アライメントマークをアライメントに用いて転写する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定のパターンを前記フォトレジスト膜に転写する工程の後に、
前記転写後の前記フォトレジスト膜をマスクとして、前記導電膜と前記ゲート電極膜とを異方性エッチングすることにより、前記第２領域の前記導電膜を前記抵抗体又はヒューズ素子の形状に加工し、前記第３領域の前記導電膜及び前記ゲート電極膜を前記ゲート電極の形状に加工することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極膜はＴｉＮ膜であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜はポリシリコン膜であることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
当該製造方法は、前記基板上に前記ゲート電極を含むトランジスタを形成する工程を更に含み、
前記導電膜はポリシリコン膜であり、
前記トランジスタのゲートは、前記ゲート電極と、前記ゲート電極上に形成された前記ポリシリコン膜と、の積層構造を有することを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１領域を横切るような経路でダイシングを行うことによって、相互に個片化された複数の半導体装置を製造する工程を更に有することを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板の主面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークと、
前記基板の前記主面に形成された抵抗体又はヒューズ素子と、
前記基板の前記主面に形成されたトランジスタと、
を有し、
前記トランジスタは、金属材料を含有する第１膜と、前記第１膜上に形成された導電膜により構成された第２膜と、の積層構造を有するゲート電極を含み、
前記アライメントマークの形成領域は、前記基板の端部に位置し、
前記アライメントマークの形成領域には、前記第１膜を構成する前記金属材料の残渣が実質的に存在していないことを特徴とする半導体装置。
【請求項１】
フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークを有する第１領域と、抵抗体又はヒューズ素子が形成される第２領域と、ゲート電極が形成される第３領域と、を主面に有する基板の前記主面上に、金属材料を含有するゲート電極膜を形成する工程と、
前記第１及び第２領域の前記ゲート電極膜を等方性エッチングにより除去する工程と、
前記ゲート電極膜を除去した前記第２領域と、前記第３領域と、に導電膜を成膜する工程と、
前記導電膜を成膜する工程の後に、前記基板の前記主面上にフォトレジスト膜を形成し、前記アライメントマークをアライメントに用いて所定のパターンを前記フォトレジスト膜に転写する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記所定のパターンを前記フォトレジスト膜に転写する工程は、
前記第２領域の前記フォトレジスト膜には抵抗体又はヒューズ素子のパターンを、前記第３領域の前記フォトレジスト膜にはゲート電極のパターンを、前記アライメントマークをアライメントに用いて転写する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定のパターンを前記フォトレジスト膜に転写する工程の後に、
前記転写後の前記フォトレジスト膜をマスクとして、前記導電膜と前記ゲート電極膜とを異方性エッチングすることにより、前記第２領域の前記導電膜を前記抵抗体又はヒューズ素子の形状に加工し、前記第３領域の前記導電膜及び前記ゲート電極膜を前記ゲート電極の形状に加工することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極膜はＴｉＮ膜であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜はポリシリコン膜であることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
当該製造方法は、前記基板上に前記ゲート電極を含むトランジスタを形成する工程を更に含み、
前記導電膜はポリシリコン膜であり、
前記トランジスタのゲートは、前記ゲート電極と、前記ゲート電極上に形成された前記ポリシリコン膜と、の積層構造を有することを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１領域を横切るような経路でダイシングを行うことによって、相互に個片化された複数の半導体装置を製造する工程を更に有することを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板の主面に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜と該フィールド絶縁膜に隣接する領域との間に段差を形成することにより構成されたアライメントマークと、
前記基板の前記主面に形成された抵抗体又はヒューズ素子と、
前記基板の前記主面に形成されたトランジスタと、
を有し、
前記トランジスタは、金属材料を含有する第１膜と、前記第１膜上に形成された導電膜により構成された第２膜と、の積層構造を有するゲート電極を含み、
前記アライメントマークの形成領域は、前記基板の端部に位置し、
前記アライメントマークの形成領域には、前記第１膜を構成する前記金属材料の残渣が実質的に存在していないことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−１９０５４（Ｐ２０１２−１９０５４Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５５２０２（Ｐ２０１０−１５５２０２）
【出願日】平成２２年７月７日（２０１０．７．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月７日（２０１０．７．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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