【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）

【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。 （もっと読む）

【課題】複数の基準電圧を電圧選択回路で切り替えて出力する基準電圧発生回路において、基準電圧が入力されるアナログ回路の積分非直線性（ＩＮＬ）の精度を向上させる。
【解決手段】基準電圧発生回路１は、抵抗値が調節可能であり、一端が第１電源Ｖ１に接続される第１可変抵抗回路ＲＴと、抵抗Ｒ１，Ｒ２，Ｒ３が直列に接続され、一端が第１可変抵抗回路ＲＴに接続された直列抵抗回路と、抵抗値が調節可能であり、一端が上記直列抵抗回路に接続され、他端が第２電源ＧＮＤに接続される第２可変抵抗回路と、第１可変抵抗回路ＲＴと直列抵抗回路の間の端子Ｎ４の電圧、直列抵抗回路を構成する抵抗Ｒ１，Ｒ２，Ｒ３の間の端子Ｎ２，Ｎ３の電圧、又は直列抵抗回路と第２可変抵抗回路ＲＢの間の端子Ｎ１の電圧のいずれかを選択して出力する電圧選択回路３と、を備えている。 （もっと読む）

【課題】マスクデータの変更をせずに複数のデフォルト値を設定する。
【解決手段】半導体装置８０には、ｎ個のデフォルト値設定回路が並列に配置される。ｎ個のデフォルト値設定回路には、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１がそれぞれ設けられる。デフォルト値設定部２は低電位側電源ＶＳＳ電圧（ローレベル）を設定し、デフォルト値設定部３は高電位側電源ＶＤＤ電圧（ハイレベル）を設定する。マルチプレクサＭＵＸ１は、デフォルト値設定部２及び３の値が入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を生成する。ｎ個のデフォルト値設定回路はＮビットのデフォルト値を生成する。 （もっと読む）

【課題】複数の回路ブロックを効率よくレイアウトする。
【解決手段】Ｘ方向に沿って配列された複数の不揮発性記憶素子１１０と、不揮発性記憶素子１１０のそれぞれに割り当てられた複数の比較回路１２０と、複数の比較回路１２０に対して共通に割り当てられた判定回路１３０とを有する回路ブロック１００を複数備える。複数の回路ブロック１００のうち、所定の回路ブロックに含まれる不揮発性記憶素子１１０は領域Ａ１に配置されている。所定の回路ブロックに含まれる比較回路１２０及び判定回路１３０は、領域Ａ１に対してＹ方向に位置する領域Ａ２に設けられ、且つ、Ｘ方向に並べて配置されている。これにより、回路ブロックが整形された形状となることから、複数の回路ブロックを繰り返し配置する場合であっても、より一層の面積縮小を実現することが可能となる。 （もっと読む）

【課題】複数の回路ブロックがマトリクス状にレイアウトされた半導体装置において配線密度を低減する。
【解決手段】ビットＩＮ＿Ａ〜ＩＮ＿Ｃが入力される入力回路部１１０と、入力回路部１１０から出力される内部信号を処理する処理回路部１２０とを有する。入力回路部１１０は、Ｘ方向に配列され、ビットＩＮ＿Ａ〜ＩＮ＿Ｃがそれぞれ入力される単位入力回路１１Ａ，１１Ｂ，１１Ｃを含む。単位入力回路は、Ｙ方向に延在する入力配線パターン２００と、制御電極が入力配線パターン２００に接続されたトランジスタとを含み、入力配線パターン２００とこれに対応するトランジスタのＸ方向における座標が互いに重複しない。これにより、Ｙ隣接する回路ブロック同士で入力配線パターンを共有すれば、プリデコード配線ＩＮの本数を削減することができる。 （もっと読む）

【課題】複数のテストモードを有する半導体装置において、設定されたテストモードを確実に判定できる半導体装置及び半導体装置のテスト方法を提供する。
【解決手段】複数のテストモードに設定するためのテストモード設定用端子と、テストモード設定用端子から入力した信号により複数のテストモードのいずれかに設定することのできるテストモード設定回路と、テストモード設定回路により設定されたテストモードによってそれぞれ異なった電流をテストモード設定用端子に流す電流源回路と、を備える。限定された端子を用いて所望のテストモードへ設定するとともに、設定されたテストモードを確認できる。 （もっと読む）

【課題】フリップチップ接合により基板に実装される半導体集積回路チップについてＩＯセルが配置されずに空いた領域を有効利用する。
【解決手段】半導体集積回路チップ（１）は、複数の電極パッド（１０）と、内部層の平面周縁のコーナー部（１５ａ）と、コーナー部の１辺に隣接した第１の直線領域（１５ｂ）と、コーナー部の他の１辺に隣接した第２の直線領域（１５ｃ）と、第１の直線領域の、コーナー部と反対側に隣接した第３の直線領域（１５ｄ）を備えている。コーナー部と第１の直線領域のうちの少なくとも一部には回路コア配置領域（１８）が配置され、第２および第３の直線領域には複数の電極パッドとそれぞれ接続される複数のＩＯセル（１１）が配置され、第２の直線領域の複数のＩＯセルはコーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内の複数の電極パッドとそれぞれ接続されている。 （もっと読む）

【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである
【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。 （もっと読む）

【課題】アライメント計測の成功率を良好に保つことができるとともに、半導体装置における製品歩留まりを向上させることができるトリミング方法およびトリミング装置を提供する。
【解決手段】半導体ウエハＷ上に配列された複合ショットＳ１〜Ｓ９のアライメント計測を実施する際、先ず複合ショット単位でアライメント計測を実施し、一の複合ショットＳにおいてアライメントマークの認識に失敗した場合には、当該一の複合ショットＳについて、それを構成する複合チップ１０毎に再度アライメント計測を実行する。その際、複合チップ１０に対しては指定した回数を限度としてアライメント計測を繰り返し実行する。このように、アライメント計測が失敗した場合に、繰り返しアライメント計測を実行するので、アライメント計測の成功率を良好に保て、トリミング処理が未実施の半導体ウエハＷが次工程に移行される頻度が低くなり、半導体ウエハＷの歩留まりが向上する。 （もっと読む）

【課題】デジタル信号処理回路だけで構成でき、半導体装置内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路を提供する。
【解決手段】このモニタ回路１０Ａは、ＰＮ電流比の異なる３個のリングオシレータＲＯ０〜ＲＯ２と、リングオシレータＲＯ０〜ＲＯ２の出力をカウントするカウンタＣＯ０〜ＣＯ２と、各カウンタＣＯ０〜ＣＯ２のカウント値Ｎ₁，Ｎ₂の差分を演算する減算器ＳＵＢとを備える。 （もっと読む）

【課題】実動作時の素子間の特性劣化量の差による動作不良の発生を抑制し、設計マージンを削減できる半導体集積回路を提供する。
【解決手段】複数のバッファ１４を介してクロック信号ＣＳが与えられ、前記クロック信号に同期して、遷移頻度が所定値以下のデータ信号Ｓ１を保持して出力する第１のフリップフロップ１２と、前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロック１１と、複数の第２のバッファ１４を介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップ１３と、前記第１のバッファ又は前記第２のバッファに接続され、モード切り替え信号ＭＳに基づいて前記クロック信号の伝播に要する時間を切り替える遅延調整回路１５と、を備える。 （もっと読む）

【課題】本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。
【解決手段】本発明の１つの実施の形態は、ロジック領域２を有する半導体装置１である。そして、当該半導体装置１は、ロジック領域２内に設けられる同一の構成を有する複数の基本セル２１と、複数の基本セル２１と同一の構成を有する冗長セル２２と、複数の基本セル２１及び冗長セル２２のそれぞれに入力される信号を切り替える入力セレクタ２３と、基本セル２１及び冗長セル２２のそれぞれから出力される信号を切り替える出力セレクタ２４とを備えている。さらに、当該半導体装置１は、入力セレクタ２３及び出力セレクタ２４のうち少なくとも一方を切り替えて、冗長セル２２を機能させ複数の基本セル２１のうち故障したセルを救済する。 （もっと読む）

【課題】LSI チップ内に互いに独立した電源を使用する複数の領域が混在する場合、両領域で発生する信号の相対的な遅延差を補償し、信号のタイミングマージンを余計に確保する必要をなくし、チップの面積や消費電力の増大を抑制する。
【解決手段】同一チップ内に互いに独立した電源を使用する複数の領域11,12 が混在するLSI において、複数の領域で発生する信号の相対的な遅延差をチップ内に保持されている設定情報に応じて補償し、複数の領域相互で信号のタイミングを調整する手段13,14 を具備する。 （もっと読む）

【課題】半導体装置の集積度を向上する。
【解決手段】本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。メモリセルテストシステム３０は、メモリセル部が形成された半導体装置に対し、メモリセルテストを行う。素子配線形成装置５０は、メモリセルテストの結果に応じたパタンのヒューズ素子１１ａ〜１１ｆを半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。 （もっと読む）

【課題】フューズが占める面積を減少できる半導体集積装置のフューズ回路を提供する。
【解決手段】複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロック；および前記第１ダウンフューズブロック内のフューズ数と同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロックを備える。 （もっと読む）

集積回路において使用するためのレーザ活性化相変化デバイスは、第１のパターン化された金属線および第２のパターン化された金属線を接続するように構成され、かつ層間誘電体とオーバヒューズ誘電体との間に位置付けられる、カルコゲニドヒューズを備える。当該ヒューズは、基板上に製造される能動半導体素子を相互接続する。レーザ活性化相変化デバイスを活性化させるための方法は、ヒューズの特性に基づき、レーザのレーザ条件を選択するステップと、閾値遷移温度を満たすまで、直接光子吸収によって、レーザでヒューズの相変化をプログラムするステップと、を含む。
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【課題】本発明は、抵抗変化型メモリ素子をセルに用いたマルチチップパッケージにおいて、高抵抗素子を利用することにより、工程数の増加を必要とすることなく、積層された複数のメモリチップを識別できるようにする。
【解決手段】たとえば、同一パッケージ内に積層された複数のメモリチップは、それぞれ、チップアドレス識別回路１５０を備える。各チップは、相互に接続される第１のメモリ位置検知用パッドのテストパッドＴＴ，ＴＢ間に、それぞれ、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子ＣＣを有する。チップアドレス識別回路１５０は、各チップの可変抵抗素子ＣＣを高抵抗化することにより、チップの積層順に応じて、テストパッドＴＴにそれぞれ現れる電圧を、比較器１５４にて、メモリ位置検知回路１５６からの既知の比較信号と比較することで、各層のメモリチップの位置を検知する。 （もっと読む）

【課題】プロセスパラメータのばらつき特性分布に応じた半導体装置の制御情報を、時間およびコストの増大を抑えながら高精度に作成する方法などを提供すること。
【解決手段】
半導体装置２は、複数の素子を備える。また複数の素子に依存する発振周波数ｆ１と複数の素子に供給する電源電圧ＥＶとのＦ−ＶテーブルＴＢ１１を格納する低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１を備える。また複数の素子の少なくとも１つの素子を含み、少なくとも１つの素子に依存する発振周波数ｆ１を監視するプロセスセンサブロック１２を備える。また発振周波数ｆ１に関連付けられる電源電圧ＥＶを、Ｆ−ＶテーブルＴＢ１１に基づいて選択し、半導体装置２への供給電圧として設定するセレクタ３３を備える。Ｆ−ＶテーブルＴＢ１１は、Ｆ−ξテーブルＴＢ２０とξ−ＶテーブルＴＢ３０との乱数モデルξｎの組合せを、互いに関連付けることにより得られる。 （もっと読む）

【課題】 半導体装置におけるクロックスキューを低減する。
【解決手段】 第１のサブクロックツリー802と、第２のサブクロックツリー803とを有し、それぞれのサブクロックツリーにおける相対位置の等しい末端クロックドライバの出力クロックの位相が一致するように、可変遅延素子805で遅延させたクロックを第２のサブクロックツリー803に入力する。 （もっと読む）