自己修正可能な半導体、および自己修正可能な半導体を備えたシステム
【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００３年２月５日に出願された米国特許出願番号１０／３５８、７０９号
の部分継続出願であり、この出願は、２００２年１２月２日に出願された米国特許仮出願
番号６０／４３０、１９９の便益を主張する。また本出願は、２００３年１２月１８日に
出願された米国特許仮出願番号６０／５３１，０２３号の便益を主張する。上記の出願で
開示された内容を参照することにより、その内容は、本出願に組み込まれる。
【０００２】
本発明は、半導体に関しており、特に、同じ機能を実行する多重の機能ユニットを備え
た、自己修正が可能な半導体に関する。
【背景技術】
【０００３】
半導体産業で増加しつつあるトレンドは、集積回路を多重回数、高度に集積化すること
である。例えば半導体は、通常は同じ機能を実行する独立した機能ユニットを多数有して
よい。機能ユニットのそれぞれは、複数の同じ副機能ユニットを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで図１を参照すると、半導体８は、高レベルの同じ機能を実行する、一般的に独立
したＭ個の機能ユニット１０−１、１０−２、・・・１０−Ｍ（まとめて機能ユニット１
０と称する）を備える。それぞれの機能ユニット１０は、Ｎ個の同じ副機能ユニットを有
する。例えば機能ユニット１０−１は、副機能ユニット１１、２１、３１、・・・、およ
びＮ１を含む。機能ユニット１０−２は、副機能ユニット１２、２２、３２、・・・、お
よびＮ２を含む。機能ユニット１０Ｍは、副機能ユニット１Ｍ、２Ｍ、３Ｍ、・・・、お
よびＮＭを含む。一つの行上にある副機能ユニットは、同じ低レベルの機能を実行する。
通常、機能ユニット同士の間には、グランドと電力以外の接続はない。しかしながら、機
能ユニット内の副機能ユニット同士の間には、接続が存在する。この接続は、一方向や双
方向であってよく、一以上の接続ワイヤを含んでよい。
【０００５】
ここで図２を参照すると、典型的な機能ユニットは、ギガビットの物理レイヤ・デバイ
ス７０であってよい。例えば、４ギガビットや８ギガビットの物理レイヤ・デバイスが、
半導体に製造されてよい。物理レイヤ・デバイス７０は物理コーディングサブレイヤ機能
（ＰＣＳ）、ＦＣＴ機能、および判定帰還系列推定（ＤＦＳＥ）を実行する第１の副機能
ユニット７４を有する。第２の副機能ユニット７６は、有限インパルス応答（ＦＩＲ）フ
ィルタ機能を実行する。第３の副機能ユニット７８は、エコーおよび近端漏話（ＮＥＸＴ
）機能を実行する。第４および第５の副機能ユニット８０および８４は、デジタルおよび
アナログフロントエンド機能（ＡＦＥ）を実装する。
【０００６】
個々の機能ユニットの歩留が９０％である場合、ｘ個の同じ機能ユニットを有する半導
体の歩留まりは、（０．９）ｘとなる。例えば、９０％の歩留りの機能ユニットを、半導
体が８個有する場合、半導体の歩留りは４３％であり、これは許容される歩留りでない。
【課題を解決するための手段】
【０００７】
本発明の幾つかの実施形態によれば、請求項１で特定されるような、自己修正可能な半
導体が提供される。
【０００８】
本発明の幾つかの実施形態によれば、請求項１６で特定されるような、システムが提供
される。
【０００９】
本発明の幾つかの実施形態によれば、請求項２０で特定されるような、自己修正可能な
半導体が提供される。
【００１０】
本発明の適応可能な範囲は、以下に提供された詳細な説明から明らかとなる。詳細な説
明と具体例は本発明における好ましい実施形態を示してはいるが、単なる事例の提示を目
的としており、本発明の範囲を限定することを意図するものではないと理解されるべきで
ある。
【発明を実施するための最良の形態】
【００１１】
１つ以上の好ましい実施形態についての以下の記述は、事実上、単なる事例にすぎず、
本発明、その適用、またはその使用を制限するものではない。明確さを期する為に、図面
においては、同じ構成要素を識別するのに同じ参照番号が使用される。
【００１２】
本発明における自己修正可能な半導体は、１以上の完全または部分的なスペア機能ユニ
ットを備える。機能ユニットまたは副機能ユニットに欠陥が検出された場合、その機能ユ
ニットまたは副機能ユニットは切り替えられ、そして完全または部分的なスペア機能ユニ
ット内の機能ユニットや機能ユニットに置き換えられる。この再構成はスイッチング・デ
バイスにより実現されてよく、このスイッチング・デバイスは、機能ユニットや副機能ユ
ニットと共に集積化されてもよいし、或いは機能ユニットや副機能ユニットから分離され
てもよい。
【００１３】
欠陥のある機能ユニットや副機能ユニットは、組立後や電源を投入している間に検出す
る事が出来、或いは、動作中に定期的に検出するか、および／又は手動で検出することも
できる。本発明は、具体例に関連して記載されるが、当業者であれば、それぞれの半導体
が同じ機能を実行する高レベルの機能ユニットをいくつ有してもよいことは、明らかであ
る。また機能ユニットは、共通の副機能ユニットをいくつ含んでいてもよい。
【００１４】
更に、具体的なスイッチング・デバイスと配列とが図示されているが、実際に使用され
る具体的なスイッチング・デバイスや配列は、特定の実施例や、特定の機能ユニットおよ
び／又は副機能ユニットの詳細や、その他の通常の設計基準に依存する。同じ半導体にお
いて、動作不能の機能ユニット、および／又は副機能ユニットを置き換える為に、同じ種
類や異なる種類のスイッチング・デバイスが使用されてよい。副機能ユニット間の接続ワ
イヤがアナログ信号を伝達する場合、アナログ・スイッチングが実行され、これは、好ま
しくは、通常はアナログ出力信号の為の電流スイッチング素子と、アナログ入力信号の為
の加算ノード・スイッチングとを使用する。この種のスイッチング・デバイスは、例えば
、低い減衰、低いインピーダンス、低い歪み等、電圧に基づくスイッチング・デバイスに
対していくつかの利点を有する。図１３は、加算ノード・スイッチングの一例を示す。加
算ノード・スイッチングは入力アナログ信号を提供し、それはＶｄｄや負電圧（ｎｅｇａ
ｔｉｖｅ）より大きくてよい。電圧モードスイッチングとは対照的に、Ｖｄｄや負電圧よ
りも大きい電圧信号は、スイッチングトランジスタにフォワードバイアスをさせてよい。
アクティブな加算素子の更なる説明は、２０００年７月３１日に出願され、本発明の譲受
人に譲渡された、出願番号０９／６２９、０９２号「トランジスタハイブリッドの為のア
クティブな抵抗加算器」に見る事が出来、その内容は、参照することによって、本願に組
み込まれる。
【００１５】
デジタルスイッチング・デバイスは、デジタル信号を伝達する接続ワイヤの為に使用さ
れてよい。この種のスイッチは、例えば、標準的な論理回路、マルチプレクサ、ゲート、
トランジスタ等を含む。
【００１６】
ここで図３（ａ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチ
ップに配置され、スイッチング・デバイス９０および副機能ユニット９２と通信を行うコ
ントローラ８８を備える事が出来る。試験・欠陥確認回路９４は、動作不能の副機能ユニ
ット９２を識別し、コンフィギュレーションデータを生成する。コントローラ８８は、前
述したように、動作不能な副機能ユニット９２を置き換えるように、スイッチング・デバ
イス９０に命令する。コントローラ８８は、組立の後に組込み自己検査モードを実行して
よく、これは、電源を投入最中に実行してもよいし、動作中に定期的に実行してもよいし
、手動で行ってもよい。
【００１７】
ここで図３（ｂ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチ
ップに配置され、例えば不揮発メモリ等のオンチップのメモリ９８に着脱時際に接続され
たコントローラ９６を備える事が出来る。メモリ９８は、スイッチング・デバイス９０の
スイッチング位置を定めるコンフィギュレーションデータを記憶する。コントローラ９６
は、副機能ユニット９２に接続され、故障を、検出および／又は試験する。コントローラ
９６は、コンフィギュレーションデータを定める為にテスト結果を使用し、定められたコ
ンフィギュレーションデータはメモリ９８に記憶される。電源投入時、コンフィギュレー
ションデータは、複数の副機能ユニット９２を構成するために用いられる。スイッチング
・デバイスを実装するその他の様々な方法があることは明らかである。例えばレーザヒュ
ーズ等のヒューズや、ヒューズ以外のものが、機能ユニットおよび／又は副機能ユニット
を置き換える為の接続を構築および／又は破壊するのに使用する事が出来る。また、外部
ピンやディップスイッチが、使用されてもよい。
【００１８】
ここで図４を参照すると、機能ユニット１０−１、１０−２、・・・、１０−６に加え
て、スペアの機能ユニット１０−Ｓが、半導体９０に製造されている。更に、複数のスイ
ッチング・デバイス９４は、副機能ユニットにおける、いくつかの入力および出力、或い
は全ての入力および出力に配置される。図３に示す典型的な実施形態では、スペア機能ユ
ニット１０−Ｓは、複数の機能ユニット１０の間に位置する。しかしながら、スペアの機
能ユニット１０−Ｓは、半導体１００において、どのような位置に配置されてもよい。例
えばスペアの機能ユニット１０−Ｓは、いずれかの機能ユニット１０の左または右に位置
してよい。
【００１９】
スイッチング・デバイス９４およびスペア機能ユニット１０−Ｓは、半導体９０に、動
作不能な機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又
は１０−６を置き換えさせる事が出来る。図４の実施例において、スペア機能ユニット１
０−Ｓによって、１つの機能ユニット中のいずれの副機能ユニットが機能しなくても、そ
のことが許容される。動作不能な機能ユニットの置換が許容されることにより、半導体９
０の歩留りは、大幅に改善される。（ハッチングしたシェーディングに示すように）機能
ユニット１０−１における副機能ユニット１１、２１、３１、および／または４１の、１
つ或いはいずれかの組み合わせが機能しない場合に、スペア機能ユニット１０−Ｓの副機
能ユニットと動作不能となった副機能ユニット１１、２１、３１、および４１とを置き換
える為に、複数のスイッチ９４が再構成される。
【００２０】
例えば、副機能ユニット１１が動作不能である場合、副機能ユニット１、１２、および
１３への入力９２−１、９２−２、および９２−３は、スイッチ９４−１、９４−２、９
４−３、および９４−４によって、１機能ユニットだけ右へとシフトされる。副機能ユニ
ット４２、４３および４Ｓにおける出力９２−４、９２−５、および９２−６は、スイッ
チ９４−５、９４−６、９４−７、および９４−８によって、１機能ユニットだけ左へと
シフトされる。
【００２１】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２２、３２および
４２を有する。第２の機能ユニット１０−２は、副機能ユニット１３、２３、３３および
４３を有する。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２Ｓ、３Ｓおよび
４Ｓを有する。第４の機能ユニットは、副機能ユニット１４、２４、３４、および４４を
有する。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３５および４５を
有する。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３６および４６を
有する。この典型的な実施形態は、機能ユニットを基本とする置換を可能にする。
【００２２】
ここで図５を参照すると、スペア機能ユニット１０−Ｓは、機能ユニット１０−１、１
０−２、・・・、および１０−６に加えて、半導体１００に製造される。更に、スイッチ
ング・デバイス１０４は、副機能ユニットの入力および出力に位置する。図５に示された
典型的な実施形態において、スペア機能ユニット１０−Ｓは、機能ユニット１０の間に位
置する。スイッチング・デバイス１０４およびスペア機能ユニット１０−Ｓは、半導体１
００に、機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又
は１０−６における動作不能な副機能ユニットを置き換えさせる事が出来る。図５の実施
例において、スペア機能ユニット１０−Ｓのおかげで、各行における１つの副機能ユニッ
トが機能しないことが許容される。動作不能の副機能ユニットの置換を許容することによ
って、半導体２００の歩留りは、大幅に改善される。この典型的な実施形態では、１つの
機能ユニットまたは１つの副機能ユニットをベースとする置換、および／または、異なる
機能ユニットにおける多数の副機能ユニットの置換を許容する。（図にシェーディングで
示されている）副機能ユニット１１、３１、および２６が機能しない場合、スイッチ１０
４は、動作不能の副機能ユニット１１、３１、および２６を、スペア機能ユニット１０−
Ｓの副機能ユニット１５、３５、および２５と置き換える。
【００２３】
動作不能の副機能ユニット１１は、次のように置き換えられる。副機能ユニット１１、
１２、および１３への入力１０６−１、１０６−２および１０６−３は、スイッチ１０４
−１、１０４−２、１０４−３、および１０４−４によって、１機能ユニットだけ右にシ
フトされる。副機能ユニット１２、１３、および１Ｓの出力１０６−４、１０６−５、お
よび１０６−６は、スイッチ１０４−５、１０４−６、１０４−７、および１０４−８に
よって、１機能ユニットだけ左にシフトされる。動作不能な副機能ユニット１３も、同様
の方法で置き換えられる。
【００２４】
動作不能の副機能ユニット２６は、次のように置き換えられる。副機能ユニット１４、
１５、および１６の出力１０６−７、１０６−８、および１０６−９は、スイッチ１０４
−８、１０４−９、１０４−１０、および１０４−１１によって、１機能ユニットだけ左
にシフトされる。副機能ユニット２Ｓ、２４および２５の出力１０６−１０、１０６−１
１、および１０６−１２は、スイッチ１０４−１２、１０４−１３、１０４−１４、およ
び１０４−１５によって、１機能ユニットだけ右にシフトされる。
【００２５】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２１、３２および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１３、２２、３３および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２３、３Ｓおよび４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２４、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２５、３６、および４６を含
む。
【００２６】
ここで図６を参照すると、半導体１５０は、１端に配置されたスペアの副機能ユニット
１０−Ｓを備える。（シェーディングに示すように）副機能ユニット２１が機能しない場
合、副機能ユニット２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・
、１２０−６は、スイッチ１２４−１、１２４−２、・・・、１２４−７によって、１機
能ユニットだけ右にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１
２０−７、１２０−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・
・・、１２４−１４によって、１機能ユニットだけ左にシフトされる。
【００２７】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含
む。
【００２８】
ここで図７を参照すると、半導体１６０は、１端に配置された部分的なスペア副機能ユ
ニット１０−ＰＳを備える。部分的スペア副機能ユニット１０−ＰＳは、１つ以上の副機
能ユニットを有する。（この場合、複数の機能ユニットを有するが、全ての副機能ユニッ
トを有するわけではない）。例えば、部分的副機能ユニット１０−ＰＳは、副機能ユニッ
ト２Ｓと３Ｓとを有するが、１Ｓと４Ｓは有さない。準備される部分的な副機能ユニット
は、より低い歩留まりの可能性のある副機能ユニットと関連付けられてよい。その他の副
機能ユニットやスイッチを製造しないことにより、半導体１６０のコストが削減されてよ
い。
【００２９】
（シェーディングに示すように）副機能ユニット２１が機能しない場合、副機能ユニッ
ト２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・、１２０−６は、
スイッチ１２４−１、１２４−２、・・・、１２４−６によって、１機能ユニットだけ右
にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１２０−７、１２０
−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・・・、１２４−１
３によって、１機能ユニットだけ左にシフトされる。
【００３０】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含
む。
【００３１】
ここで図８を参照すると、更に、完全な、および／または部分的なスペア機能ユニット
が備えられてよい。例えば、図８の半導体１７０は、２つの部分的なスペア副機能ユニッ
ト１０−ＰＳ１および１０−ＰＳ２を備える。完全な、および／または部分的なスペア副
機能ユニット１０−ＰＳ１および１０−ＰＳ２は、（図示されるように）互いに隣接して
配置される事が出来、或いは、隣接しない位置に配置されてもよい。完全または部分的な
副機能ユニットが互いに隣接して配置された場合、スイッチ１７２は、２つの隣接するス
イッチ間の入力および／又は出力を切り替える。例えばスイッチ１７４−１は、副機能ユ
ニット１１から副機能ユニット２２又は２３への、入力および／又は出力を切り替える事
が出来る。
【００３２】
（シェーディングに示すように）副機能ユニット２１および２２が機能しない場合、副
機能ユニット２１、２２、２３、および２４への入力１７２−１、１７２−２、１７２−
３、および１７２−４は、スイッチ１７４−１、１７４−２、・・・、１７４−６によっ
て、２機能ユニットだけ右にシフトされる。副機能ユニット２３、２４、２Ｓ１、および
２Ｓ２への出力１７２−５、１７２−６、・・・、１７２−８は、スイッチ１７４−７、
１７４−８、・・・、１７４−１２によって、２機能ユニットだけ左にシフトされる。
【００３３】
副機能ユニット３７が機能しない場合、副機能ユニット３５、３６および３７への入力
１７２−９、１７２−１０、および１７２−１１は、スイッチ１７４−１２、１７４−１
３、１７４−１４、および１７４−１５によって、１機能ユニットだけ左にシフトされる
。副機能ユニット３Ｓ２、３５、および３６への出力１７２−１２、１７２−１３、およ
び１７２−１４は、スイッチ１７４−１６、１７４−１７、１７４−１８、および１７４
−１９によって、１機能ユニットだけ右にシフトされる。
【００３４】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２３、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２４、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ１、３３および４
３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ２、３４および４
４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３Ｓ２および４
５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４
６を含む。第７の機能ユニット１０−７は、副機能ユニット１７、２７、３６、および４
７を含む。
【００３５】
半導体は、また、一端やその他の位置に配置された、２つ以上の、完全な、および／又
は部分的な機能ユニットを備える事が出来る。図９において、２つの部分的なスペア機能
ユニット１０−ＰＳ１および１０−ＰＳ２は、半導体１８０の一端に配置される。（シェ
ーディングに示すように）副機能ユニット２１および２４が機能しない場合、スイッチン
グ・デバイス１８２は、それらを、スペア機能ユニット１０−ＰＳ１および１０ＰＳ２に
おける副機能ユニット２Ｓ１および２Ｓ２と置き換える。
【００３６】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２５、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２６、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２７、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ１、３６、および４６を
含む。第７の機能ユニット１０−７は、副機能ユニット１７、２Ｓ２、３７、および４７
を含む。
【００３７】
ここで図１０を参照すると、スイッチング・デバイスの複雑さを低減する為に、半導体
１９０は、マルチプレクサ（Ｍ）１９２を有する多重化されたスイッチング・デバイスを
備えており、このマルチプレクサは、ｐ個の入力信号を受信し、１〜ｑ個の出力信号を出
力する。この場合、ｑはｐよりも小さい。例えば、ｐ個の入力信号は、１の出力信号へと
多重化されてよい。
【００３８】
あるいは、ｐ個入力信号は、２以上の出力信号へと多重化されてもよい。例えば、８つ
の入力信号は、３つの出力信号へと多重化されてよい。この場合、１つの入力信号は、多
重化されないが、これは例えば、ギガビットの物理レイヤ・デバイスのデータ信号のよう
な高速な信号である。２つの中程度の速度の信号は、１つの出力信号へと多重化されてよ
い。残りの５つの入力信号（それらは、ギガビットＰＨＹにおける制御信号のような、好
ましくは、「遅い」信号である）は、１つの出力信号に多重化されてよい。
【００３９】
デマルチプレクサ（Ｄ）１９４は、１からｑ個の入力信号を受信し、ｐ個の出力信号を
生成する。多重化または逆多重化される入力信号および出力信号の数は、マルチプレクサ
１９２およびデマルチプレクサ１９４と通信を行う特定の副機能ユニットに依存する。切
り替えされるべき接続ワイヤの数を減少させることで、スイッチング・デバイスは単純化
されてよい。図１０および図１１に示された典型的な実施形態では、単一の信号出力へと
多重化される、多数の入力を示している。しかしながら、先の議論に基づき、マルチプレ
クサの出力が、多重化または逆多重化されてよい１以上の出力を有してもよいことは、当
業者には明らかである。
【００４０】
例えば、副機能ユニット２１が機能しない場合、スイッチング・デバイス１９６−１お
よび１９６−２は、マルチプレクサ１９２−１をデマルチプレクサ１９２−３と接続する
。これより、副機能ユニット１１から副機能ユニット２２へと送信される信号の為のフォ
ワードパスを設定する。（これにより、動作不能の副機能ユニット２１を置き換える）。
デマルチプレクサ１９２−３は、副機能ユニット２２と通信する。同様に、リバースパス
が、必要に応じて設定されてよい。スイッチング・デバイス１９６−１および１９６−２
は、マルチプレクサ１９２−４をデマルチプレクサ１９４−１と接続し、これにより副機
能ユニット１１と通信する。フォワードパスとリバースパスとが示されたが、必要に応じ
て副機能ユニット間でフォワードパスおよび／又はリバースパスを利用してもよいことは
、明らかである。副機能ユニット間でフォワードパスとリバースパスの両方が使用される
のではない場合には、マルチプレクサおよびデマルチプレクサのうちの幾つかは省略する
事が出来る。
【００４１】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２４、３Ｓよび４４を含
む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３４および４５を含む
。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４６を含む
。
【００４２】
多重化されたスイッチング・デバイスを備える半導体は、完全あるいは部分的なスペア
副機能ユニットを備えてよい。ここで図１１を参照すると、半導体２００は２つの部分的
なスペア副機能ユニット１０−ＰＳ１および１０−ＰＳ２を備える。多重化された、完全
あるいは部分的なスペア副機能ユニットは、互いに隣接して配置される必要はない。スイ
ッチング・デバイス２０４は、少なくとも２つの隣接するスイッチと接続する。例えば、
スイッチング・デバイス２０４−１は、スイッチング・デバイス２０４−２および２０４
−３と通信する。同様に、スイッチング・デバイス２０４−２は、スイッチング・デバイ
ス２０４−３および２０４−４と通信する。半導体２００は、同じ行における２つの故障
を置き換える事が出来る。
【００４３】
例えば、（シェーディングに示すように）副機能ユニット３１および３３が機能しない
場合、複数のスイッチ２０４が再構成される。第１の機能ユニット１０−１は、副機能ユ
ニット１１、２１、３２および４１を含む。第２の機能ユニット１０−２は、副機能ユニ
ット１２、２２、３４および４２を含む。第３の機能ユニット１０−３は、副機能ユニッ
ト１３、２３、３５および４３を含む。第４の機能ユニット１０−４は、副機能ユニット
１４、２４、３Ｓ１よび４４を含む。第５の機能ユニット１０−５は、副機能ユニット１
５、２５、３Ｓ２および４５を含む。
【００４４】
欠陥が、半導体において一様かつ独立に分布すると仮定すると（それは正しいかもしれ
ないし、そうではないかもしれないが）、単一の機能ユニットの歩留りがＰＳである場合
に、第１の副機能ユニットＰｓｕｂ１＝ＰＳ（（副機能ユニットの領域）／機能ユニット
の領域））となる。機能ユニットの歩留りＰＳは、各副機能ユニットの生産量に等しい。
【００４５】
機能ユニットの歩留りをｐ、動作する機能ユニットの最小の個数をｍとし、ｎは、ｍと
スペア機能ユニットの数を加えた数に等しい場合、歩留りは以下のように定められる。
【数１】
例えば、９０％の均一な歩留りを有する８つの機能ユニット（およびスペアの機能ユニッ
ト）を備えた半導体は、４３％の歩留りとなる。ここで機能ユニットが、４つの副機能ユ
ニットＡ、Ｂ、Ｃ、Ｄを含むと仮定する。Ａ、Ｂ、Ｃおよび／またはＤが欠陥を有する場
合、副機能ユニットの全てが１つのグループとして交換される。１つのスペア機能ユニッ
トを有するならば、歩留りは７７．５％に増加する。
【００４６】
２つのグループ（ＡとＢ）および／又は（ＣとＤ）において、機能ブロックが交換され
る場合、歩留りは、以下に等しい。
【数２】
この実施例において、Ａ＋Ｂの欠陥密度がＣ＋Ｄの欠陥密度に等しい場合、歩留りは８５
．６％に増加する。
【００４７】
３つのグループ（ＡとＢ）、Ｃ、および／又はＤにおいて、機能ブロックが交換される
場合、歩留りは、以下に等しい。
【数３】
この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは８８．６％に増加
する。
【００４８】
４つのグループＡ、Ｂ、Ｃ、および／又はＤにおいて、機能ブロックが交換される場合
、歩留りは、以下に等しい。
【数４】
この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは９１．７％に増加
する。
【００４９】
１つのスペア機能ユニットを備えると、明らかに、歩留りは劇的に増加する。機能ユニ
ットを、個別に交換可能な２つ以上の副機能ユニットへ分割することにより、更に歩留り
は増加する。設計の複雑さが増加することにより、歩留りが改良することによる見返りは
、若干の点で相殺される。
【００５０】
ここで図１２を参照すると、完全あるいは部分的な単一の機能ユニットを用いて、動作
不能な副機能ユニットを置き換える為のステップが示される。ステップ２４０で制御が開
始される。ステップ２４２において、本制御は、動作不能な副機能ユニットにおける列と
行を識別する。ステップ２４４において、本制御は、Ｎを機能ユニットの行の数と等しく
設定し、そして、Ｒを１に設定する。ステップ２４６において、本制御は、ＲがＮ＋１に
等しいかを判断する。これが真であれば、本制御は、ステップ２４８で終了する。等しく
ない場合、制御はステップ２５０へと続き、ここで本制御は、Ｒ行が、１以上の動作不能
な（Ｎ．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。これが偽である場合、本
制御は、ステップ２５２においてＲに１を加え、ステップ２４６へ戻る。判定が真である
場合、本制御は、ステップ２５４へと続き、ここで、行Ｒが、２つ以上の動作不能な（Ｎ
．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。完全または部分的なスペアの副
機能ユニットは１つだけ備えられているので、同じ行に２以上の動作不能な副機能ユニッ
トが存在する場合には、ステップ２５６でエラー信号が送信される。
【００５１】
ステップ２５８において、本制御は、ｍを、完全または部分的なスペアの機能ユニット
の行の数と等しく設定し、ｚを、動作不能な副機能ユニットの列の数に設定する。ステッ
プ２６２において、制御はｉ＝ｚに設定する。ステップ２７０において、本制御は、ｚ＞
ｍであるかを判断する。これが偽である場合には、本制御は、ステップ２７４へと続き、
スイッチング・デバイスを用いてｉ番目の副機能ユニットを、（ｉ＋１）列へとシフトす
る。ステップ２７６において、本制御は、（ｉ＋１）＝ｍであるかを判断する。等しくな
い場合、本制御は、ステップ２７８において、ｉに１を加え、ステップ２７４を続行する
。等しい場合には、ステップ２８０において、本制御はＲに１を加え、ステップ２５４を
続行する。
【００５２】
ステップ２７０において、ｚがｍよりも大きい場合、本制御は、ステップ２８４へと続
き、スイッチング・デバイスを用いることで、ｉ番目の副機能ユニットを（ｉ−１）列へ
とシフトする。ステップ２８６において、本制御は、（ｉ−１）がｍに等しいかどうかを
判断する。等しくない場合、本制御は、ステップ２８８において、ｉから１を減じて、ス
テップ２８４を続行する。等しい場合には、本制御はステップ２８０へと続く。
【００５３】
２つ以上の完全または部分的なスペア機能ユニット、および／又は副機能ユニットを備
えた半導体に対して、動作不能な機能ユニット、および／又は副機能ユニットを置き換え
る為に、同様のアルゴリズムが実行されてよいことは、当業者には明らかである。更には
、具体的なスイッチングの配列が示されているが、実際に使用される具体的なスイッチン
グ・デバイスは、特定の実施例や、特定の機能ユニットおよび／又は副機能ユニットの詳
細や、その他の通常の設計基準に依存する。また、同じ半導体内で、様々な異なる種類の
スイッチング・デバイスが使用されてよい。
【００５４】
ここで図１４を参照すると、半導体３００は、Ｍ個の機能ユニット３０２−１、３０２
−２、・・・、および３０２−Ｍを備える（まとめて３０２とする）。Ｍ個の機能ユニッ
ト３０２のそれぞれは、第１、第２、および第３の副機能ユニット１Ｘ、２Ｘ、および３
Ｘをそれぞれ有し、ここでのＸは、１からＭの間の数である。第１の副機能ユニット１１
、１２、１３、・・・、および１Ｍは、第２の副機能ユニット２１、２２、２３、・・・
、および２Ｍとそれぞれ通信する。第１の副機能ユニット１Ｘは、また、第３の副機能ユ
ニット３１、３２、３３、・・・、および３Ｍとそれぞれ通信する。例えば、第１の副機
能ユニット１Ｘは、外部のアナログおよび／又はデジタルの入力および／又は出力（Ｉ／
Ｏ）を有してよく、そして第３の副機能ユニット３Ｘは、外部のアナログおよび／又はデ
ジタルのＩ／Ｏを有してよい。本実施例において、第２の副機能ユニット２Ｘは、第３の
副機能ユニット３Ｘとは通信を行わない。しかしながら、当業者であれば、第２の副機能
ユニット２Ｘが、第３の副機能ユニット３Ｘと通信を行ってもよいことは明らかである。
更に、副機能ユニットが、必要に応じて追加され、接続されてよい。
【００５５】
第１の副機能ユニット１Ｘは、半導体３００のパッド３０４と通信し、第３の副機能ユ
ニット３Ｘは、半導体３００のパッド３０６と通信する。図１４に示される典型的な実施
形態は、Ｍ個の機能ユニット３０２のそれぞれにおいて、第１、第２、および第３の副機
能ユニット１Ｘ、２Ｘ，および３Ｘをそれぞれ有しているが、半導体３００における機能
ユニット３０２が、異なる組み合わせで通信を行う副機能ユニットをいくつ有してもよい
ことは、当業者には明らかである。
【００５６】
副機能ユニットのうちの１つが動作不能なときに、問題が発生する。例えば、所定の機
能ユニット３０２において、第３の副機能ユニット３Ｘが動作不能である場合、第１の副
機能ユニット１Ｘと、第２の副機能ユニット２Ｘの間の信号パスは損なわれない。しかし
ながら、第１と第３の副機能ユニット１Ｘおよび３Ｘの間の信号パスは、それぞれ使用不
能になる。これにより、機能ユニット３０２全体が動作不能となる。例えば、多重ポート
スイッチにおける１つのポートが欠陥となる。半導体３００の歩留りを増加させるために
、１つ以上の副機能ユニットが動作不能となった場合には、副機能ユニットおよび／又は
機能ユニット３０２全体の切り替えを行い、そして、スペアの副機能ユニットおよび／又
は機能ユニット３０２と置き換えることが望ましい。
【００５７】
ここで図１５を参照すると、８ポート半導体３１４は、９つの機能ユニット３１６およ
び３１８を備える。９つの機能ユニット３１６および３１８は、半導体３１４におけるそ
れぞれの入力およびパッド３１８および３２２とそれぞれ通信を行う８つの機能ユニット
３１６と、スペア機能ユニット３１８とを有する。典型的な本実施例では、スペア機能ユ
ニット３１８が半導体１３４の右端に示されているが、スペア機能ユニット３１８は半導
体３１４の左端に位置してもよいし、いずれの２つの機能ユニット３１６の間に位置して
もよい。
【００５８】
物理ポートスライス３１６は、１つのポートとして物理的に位置した特定の機能ユニッ
ト３１６における副機能ユニット１Ｘ、２Ｘ、および３Ｘがグループ化されたものを指す
。（必須ではないが）通常は、物理的スライスの副機能ユニットは、垂直にスタックされ
る。例えば、図１５の第１の物理ポートスライス３１６−１は、副機能ユニット１１、２
１および３１を含む。
【００５９】
半導体３１４は、スペアの副機能ユニット１Ｓ、２Ｓ、および３Ｓを有したスペア機能
ユニット３１８を備える。１つ以上の副機能ユニット１Ｘ、２Ｘおよび／または３Ｘが動
作不能である場合に（図１５にはクロスハッチングで図示）、半導体３１４のスイッチン
グ・デバイス（説明を簡単にするため、図１５には不図示）は、物理ポートスライス３１
６のパッド３２０から、異なる物理ポートスライス３１６の副機能ユニットを通って、信
号のルートを定めてよい。図１５で図示される半導体３１４において、半導体３１４の各
行は、８つの機能する論理ポートスライスを持ちつつ、１つの動作不能な副機能ユニット
を含んでよい。
【００６０】
論理ポートスライスとは、物理ポートスライス３１６の入力パッド３２０から、同じ物
理ポートスライス３１６におけるそれぞれの出力パッド３２２まで、信号のルートを定め
るために使用される、副機能ユニットの１グループを指す。例えば図１５では、副機能ユ
ニット１３、２６、および３８が動作不能である。従って、図１５の第２の論理ポートス
ライスは、副機能ユニット１２、２２および３２を有する。しかしながら、副機能ユニッ
ト１３が動作不能であるので、スイッチング・デバイスは、第３の物理ポートスライス３
１６−３の入力パッド３２０−３から、第４の物理ポートスライス３１６−４における第
１の副機能ユニット１４まで、信号のルートを定める。これにより第３の論理ポートスラ
イスは、副機能ユニット１４、２３および３３を含む。
【００６１】
物理ポートスライス３１６−１および３１６−２におけるパッド３２０−１および３２
０−２からの信号は、同じ物理ポートスライス３１６−１および３１６−２における、第
１の副機能ユニット１１および１２へ、それぞれルートが定められる。物理ポートスライ
ス３１６−３から始まる場合には（それは、動作不能な副機能ユニット１３を含んでいる
）、パッド３２０−３から３２０−８のそれぞれの信号は、１機能ユニット右側に隣接す
る物理ポートスライス３１６−４から３１６−８と３１８へと、ルートが定められる。副
機能ユニット１３は動作不能であるが、副機能ユニット２３は動作可能なままである。従
ってスイッチング・デバイスは、副機能ユニット１４から副機能ユニット２３まで出力信
号のルートを定める。ある具体例においては、第１の副機能ユニット１Ｘと、それぞれの
第３の副機能ユニット３Ｘとの間の信号は、動作可能な第１の副機能ユニット１Ｘの下に
位置する第２の副機能ユニット２Ｘを通るルートが定められる。例えば、副機能ユニット
１４から副機能ユニット３３への信号は、副機能ユニット２４を通るルートが定められる
。
【００６２】
副機能ユニット２６を通るルーティングは、副機能ユニット１６と副機能ユニット３５
とを接続する、副機能ユニット２６における、能動回路を有していないワイヤリングであ
ってよい。副機能ユニット２６が動作不能であっても、副機能ユニット１６から副機能ユ
ニット３５への信号は、副機能ユニット２６を通って、ルートが定められる。これは、製
作中に、第１の副機能ユニット１Ｘからの信号を、第３の副機能ユニット３Ｘの為に、同
じ物理ポートスライスの第２の副機能ユニット２Ｘを通るように、自動的に通過させるこ
とにより達成される。同一線上にあり、或いは第３の物理ポートスライス３１６−３の右
に位置するパッド３２０−３〜３２０−８からの信号は、１機能ユニットだけ右にシフト
される。第４、第５、および第６の物理ポートスライス３１６−４、３１６−５、３１６
−６における、第１および第２の副機能ユニット１４および２３、１５および２４、１６
および２５の間の信号は、それぞれ、動作不能な副機能ユニット２６を避けるために、１
機能ユニットだけ左へシフトされる。第４から第８の物理ポートスライス３１６−４から
３１６−８における、第１および第３の副機能ユニット１４および３３、１５および３４
、１６および３５の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。スペ
アの副機能ユニット３Ｓから第８の出力パッド３２２−８への信号は、１機能ユニットだ
け左へシフトされる。
【００６３】
図１５の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および
３１を含み、また１２、２２、および３２を含み、また１４、２３および３３を含み、ま
た１５、２４および３４を含み、また１６、２５および３５を含み、また１７、２７およ
び３６を含み、また１８、２８および３７を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む
。
【００６４】
ここで図１６を参照すると、副機能ユニット１５、２８および３２が動作不能である。
第５から第８の物理ポートスライス３１６−５から３１６−８において、それぞれのパッ
ドおよび第１の副機能ユニット、３２０−５および１６、３２０−６および１７、３２０
−７および１８、そして、３１６−８および１Ｓの間の信号は、それぞれ、１機能ユニッ
トだけ右へシフトされる。第６から第８の物理ポートスライス３１６−６から３１６−８
における、第１および第２の副機能ユニット、１６および２５、１７および２６、１８お
よび２７の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。第２から第４
の物理ポートスライス３１６−２から３１６−４における、第１および第３の副機能ユニ
ット、１２および３３、１３および３４、１４および３５の間の信号は、それぞれ、１機
能ユニットだけ右へシフトされる。第３から第８の物理ポートスライス３１６−３から３
１６−８における、第３の副機能ユニット３３から３Ｓ、およびパッド３２２−２から３
２２−８への信号は、スペア機能ユニット３１８と同様に、１機能ユニットだけ左へシフ
トされる。
【００６５】
図１６の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および
３１を含み、また１２、２２、および３３を含み、また１３、２３および３４を含み、ま
た１４、２４および３５を含み、また１６、２５および３６を含み、また１７、２６およ
び３７を含み、また１８、２７および３８を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む
。
【００６６】
ここで図１７を参照すると、９つの機能ポート３３２−１〜３３２−９を備えた典型的
な８ポート半導体３３０が製造される。第９ポート３３２−９におけるパッド３３４−９
および３３６−９は、それぞれ使用されなくてよい。更には、切り替えるべき隣接するポ
ートがないので、第１の物理ポートスライス３３２−１、又は第９の物理ポートスライス
３３２−９における、１以上のスイッチング・デバイスＸ−１およびＸ−９は、それぞれ
、使用されなくてもよい。ポート３２２のそれぞれは、第１、第２、および第３の副機能
ユニット１Ｘ、２Ｘ、および３Ｘを、それぞれ含む。半導体３３０における、パッド３３
４と第１の副機能ユニット１Ｘとの間の第１のスイッチング・デバイス３３８は、パッド
３３４から、隣接する物理ポートスライス３３２における第１の副機能ユニット１Ｘへの
信号、或いは、第１の副機能ユニット１Ｘからパッド３３４への信号のルートを、それぞ
れ定める。
【００６７】
第１および第２の副機能ユニット１Ｘおよび２Ｘとの間に配置された第２のスイッチン
グ・デバイス３４０は、第２の副機能ユニット２Ｘから、第１の副機能ユニット１Ｘへの
信号、或いは、第１の副機能ユニット１Ｘから、第２の副機能ユニット２Ｘへの信号のル
ートを、それぞれ定める。第２および第３の副機能ユニット２Ｘおよび３Ｘとの間に配置
された第３のスイッチング・デバイス３４２は、第１の副機能ユニット１Ｘから、第３の
副機能ユニット３Ｘへの信号、或いは、第３の副機能ユニット３Ｘから、第１の副機能ユ
ニット１Ｘへの信号のルートを、それぞれ定める。上記したように、第１の副機能ユニッ
ト１Ｘから第３の副機能ユニット３Ｘへの信号３４４は、動作可能な第１の副機能ユニッ
ト１Ｘを備えた物理ポートスライスにおける第２の副機能ユニット２Ｘを通って、ルート
が定められる。
【００６８】
第３の副機能ユニット３Ｘおよびパッド３３６の間に配置された第４のスイッチング・
デバイス３４６は、第３の副機能ユニット３Ｘからパッド３３６への信号、或いは、パッ
ド３３６から第３の副機能ユニット３Ｘへの信号のルートをそれぞれ定める。典型的な実
施形態においては、それぞれの物理ポートスライス３３２には、副機能ユニット１Ｘと２
Ｘとの間、副機能ユニット２Ｘと３Ｘとの間、入力ポートおよび／又は出力ポートと３３
４と１Ｘとの間、そして、副機能ユニット３Ｘと３３６との間に、それぞれ２つのスイッ
チング・デバイスが置かれる。これは、双方向信号伝送を提供する。典型的な実施形態に
おいて、スイッチング・デバイス３３８、３４０、３４２、および３４６のそれぞれは、
２つ以上の異なる入力信号から出力を選択するマルチプレクサ・スイッチである。例えば
、第３の物理ポートスライス３３２−３において、それぞれ、第２の副機能２２および第
３の副機能３３の間に、下方への信号フローを備えたスイッチング・デバイス３４２−３
は、副機能ユニット１２、１３、および１４のうちの１つから、副機能ユニット３３への
出力信号のルートを選択的に定める。
【００６９】
ここで図１８を参照すると、典型的な３ポート半導体３５４が、更に詳細に示されてい
る。半導体３５４は、３つの機能ユニット３５６−１から３５６−３と、スペア機能ユニ
ット２５８とを備える。第１の副機能ユニット１Ｘとパッド３６２との間に配置された、
下方への信号パスを有する、スイッチング・デバイス３６０−２および３６０−３は、パ
ッド３６２から同じ物理ポートスライス３５６における第１の副機能ユニット１Ｘへの信
号のルートを定める。例えば、第２の物理ポートスライス３５６−２における下方への信
号パスを有するスイッチング・デバイス３６０−２は、第１の物理ポートスライス３５６
−１の入力パッド３６２−１か、または第２の物理ポートスライス３５６−２の入力パッ
ド３６２−２から、第２の物理ポートスライス３５６−２の第１の副機能ユニット１２へ
の信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
【００７０】
第１の副機能ユニット１Ｘと第２の副機能ユニット２Ｘとの間に配置された、下方への
信号パスを有する、スイッチング・デバイス３６４−１〜３６４−３と、３６４−Ｓとは
、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第
２の副機能ユニット２Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス
３５６−２における下方への信号パスを有するスイッチング・デバイス３６４−２は、副
機能ユニット１１、１２、および１３のいずれかから副機能ユニット２２への信号を出力
してよい。同様に、反対方向においても、信号のルートが定められる。
【００７１】
第２の副機能ユニット２Ｘと第３の副機能ユニット３Ｘとの間に配置された、下方への
信号パスを有する、スイッチング・デバイス３６６−１から３６６−３と３６６−Ｓとは
、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第
３の副機能ユニット３Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス
３５６−２における下方への信号パスを有するスイッチング・デバイス３６６−２は、副
機能ユニット１１、１２、および１３のいずれかから副機能ユニット３２への信号を出力
してよい。同様に、反対方向においても、信号のルートが定められる。
【００７２】
第３の副機能ユニット３Ｘとパッド３７０との間に配置された、下方への信号パスを有
する、スイッチング・デバイス３６８−１から３６８−３は、第３の副機能ユニット３Ｘ
の中の１つから、同じ物理ポートスライス３５６におけるパッド３７０への信号のルート
を定める。例えば第２の物理ポートスライス３５６−２における下方への信号パスを有す
るスイッチング・デバイス３６８−２は、副機能ユニット３２または３３から、同じ物理
ポートスライスの出力パッド３７０−２への信号を出力してよい。同様に、反対方向にお
いても、信号のルートが定められる。
【００７３】
ここで図１９を参照すると、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そ
して、第２および第３の副機能ユニット２Ｘおよび３Ｘの間に配置された、典型的なスイ
ッチング・デバイス３７８および３８０が、それぞれ、より詳細に示されている。図１９
に示されたマルチプレクサ３７８および３８０は、４対１マルチプレクサであって、第１
および第２の信号、ＮＥ＿ＳＷおよびＮＷ＿ＳＥ、そして、ＳＷ＿ＮＥおよびＳＥ＿ＮＷ
によって制御されるが、これらについては後に詳細を述べる。４対１マルチプレクサが示
されているが、入力信号の数に応じて、３対１マルチプレクサ、２対１マルチプレクサ、
および／又は、Ｍ対１マルチプレクサ（Ｍは整数である）が使用されてよい。
【００７４】
下方の信号フローを有するマルチプレクサ・スイッチ３７８のそれぞれにおいて、「１
」入力は、左側に隣接する物理ポートスライス３８２における副機能ユニット１Ｘから、
出力信号を受信する。「０」入力は、現在の物理ポートスライス３８２における副機能ユ
ニット１Ｘから、出力信号を受信する。「２」入力は、右側に隣接する物理ポートスライ
ス３８２における副機能ユニット１Ｘから、出力信号を受信する。各マルチプレクサ・ス
イッチ３７８および３８０は、副機能ユニット１Ｘまたは２Ｘから３つの信号を選択する
ので、「３」入力は、グランドへ固定され、使用されない。同様に、反対方向においても
、信号のルートが定められる。更には、第１および第２の副機能ユニット１Ｘおよび２Ｘ
の間に配置されたマルチプレクサ・スイッチ３７８および３８０がそれぞれ示されている
が、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にマルチプレクサ・スイッチが
、同じように接続されてもよい。
【００７５】
ここで図２０を参照すると、半導体３９６において第１の副機能ユニット１Ｘとパッド
３９４の間に配置されたスイッチング・デバイス３９０と３９２とが、より詳細に示され
ている。下方の信号フローと共に図示されたスイッチング・デバイス３９０は、マルチプ
レクサ・スイッチであり、上方の信号フローと共に図示されたスイッチング・デバイス３
９２は、デュアルスイッチである。スイッチング・デバイス３９０または３９２のいずれ
かの型のスイッチは、排他的に使用されてもよいし、或いは、他方の型のスイッチング・
デバイス３９２または３９０の代替として使用されてもよい。マルチプレクサ・スイッチ
３９０は、制御信号ＭＵＸ＿ＣＲに基づき、２つの入力信号のうちの１つを出力する２対
１マルチプレクサである。「０」入力は、同じ物理ポートスライス３９７の入力パッド３
９４から、出力信号を受信する。「１」入力は、左側に隣接する物理ポートスライス３９
７の入力パッド３９４から、出力信号を受信する。
【００７６】
各デュアルスイッチ３９２は、第１および第２のスイッチ３９８および４００をそれぞ
れ含んでおり、これらのスイッチは、第１および第２の制御信号ＭＵＸ＿ＳＴおよびＭＵ
Ｘ＿ＣＲに基づき、１つの第１の副機能ユニット１Ｘから、複数のパッド３９４の１つへ
の信号を出力するために、互いに協力する。例えば、第２物理ポートスライス３９７−２
におけるデュアルスイッチ３９２−２は、副機能ユニット１２からの信号を、第１のスイ
ッチ３９８−２を開くことにより、同じ物理ポートスライス３９７−２における入力パッ
ド３９４−２へと導くか、或いは、第２のスイッチ４００−２を開くことにより、左側に
隣接している物理ポートスライス３９７−１における出力パッド２９４−２へと導く。第
１および第２のスイッチ３９８および４００のどちらか１つだけが、常に開いた状態にあ
り、スイッチ３９８および４００は、通常は、同時には閉じられない。
【００７７】
ここで図２１を参照すると、表は、図２０におけるスイッチング・デバイス３９０およ
び３９２に対する制御信号の組み合わせを含む。スイッチ３９８および４００は、それぞ
れの制御信号がハイに設定された時に開き、それぞれの制御信号がローに設定された時に
閉じられる。上方への信号フローを有した図２０のデュアルスイッチ３９２に対して、Ｍ
ＵＸ＿ＳＴがハイに設定された場合に、第１のスイッチ３９８が開く。表によると、第１
の副機能ユニット１Ｘからの信号は、ＭＵＸ＿ＳＴがハイに設定された場合には、同じ物
理ポートスライス３９７におけるそれぞれのパッド３９４へルートが定められる。ＭＵＸ
＿ＣＲがハイに設定された場合に、第２のスイッチ４００が開く。表によると、第１の副
機能ユニット１Ｘからの信号は、ＭＵＸ＿ＣＲがハイに設定された場合には、左側に隣接
する物理ポートスライス３９７におけるパッド３９４へ、第１の副機能ユニットからの信
号のルートが定められる。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がゼロの場合、データ
は、パッド３９４へ送信されない。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がハイの場合
は、非使用の組み合わせが起きたことになる。
【００７８】
ここで図２２を参照すると、半導体３９６において、第３の副機能ユニット３Ｘと、パ
ッド４１０との間に配置されたスイッチング・デバイス４０８が、より詳細に示される。
図２０では、上方の信号フローと共に示されていたが、下方の信号フローを有する図２２
のスイッチング・デバイス４０８は、デュアルスイッチである。第１および第２の制御信
号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに基づいて、第３の副機能ユニット３Ｘにより、パッ
ド４１０へと出力される信号のルートを定める為に、第１および第２のスイッチ４１２お
よび４１４は、それぞれ互いに協力する。また、図２２のデュアルスイッチに対して、図
２１の制御信号の組み合わせが、制御信号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに適用される
。図２０のＳＷは信号の方向が片方向であるようなデジタル信号のルートを定めるために
使用される、３状態バッファである。図２２のＳＷは、双方向のアナログ信号を通すＣＭ
ＯＳスイッチである。
【００７９】
ＭＵＸ＿ＳＴがハイに設定される場合、第１のスイッチ４１２が開き、第３の副機能ユ
ニット３Ｘからの信号は、同じ物理ポートスライス３９７におけるそれぞれのパッド４１
０へと、ルートが定められる。ＭＵＸ＿ＣＲがハイに設定される場合、第２のスイッチ４
１４が開き、第３の副機能ユニット３Ｘからの信号は、左に隣接する物理ポートスライス
３９７のパッド４１０へと、ルートが定められる。図２２には、下方の信号フローを有す
る１つのスイッチング・デバイス４０８が示されているだけであるが、上方の信号フロー
を有するスイッチング・デバイスを、同じような配置で備えてよい。また、デュアルスイ
ッチ４０８は、マルチプレクサ・スイッチと置き換えられてもよい。
【００８０】
ここで図２３（ａ）を参照すると、システムは、自動試験装置（ＡＴＥ）４２０、レー
ザ４２２、および、トリミング回路４２４とヒューズ回路４２６と副機能ユニットとスイ
ッチング・デバイス（これらをまとめて４２８と呼ぶ）とを有した自己修正可能な半導体
４２３を備える。ＡＴＥ４２０は、テストモードの最中に副機能ユニットを試験し、（も
しあるならば）動作不能な副機能ユニットを識別する。ＡＴＥ４２０は、欠陥がある副機
能ユニットの位置をレーザ４２２へ出力し、当該レーザは、ヒューズ回路４２６における
対応するヒューズを、作成または破壊する。通常モードでは、後述するように、スイッチ
ング・デバイスを構成するために、トリミング回路４２４は、ヒューズ回路４２６を利用
する。
【００８１】
ここで図２３（ｂ）を参照すると、トリミング回路４２４が図示される。試験処理の後
に、レーザ４２２は、半導体４２３のヒューズ回路４２６における１以上のヒューズをゼ
ロに不活性化してよく、これによりヒューズ回路はＴＲＩＭ＿＊信号の値を設定する。「
＊」は、副機能ユニットに対する記入子である。ＴＲＩＭ＿Ｐ１、ＴＲＩＭ＿Ｐ２、ＴＲ
ＩＭ＿Ｐ３の信号がある。デコードモジュール４３６の入力は、ＴＲＩＭ＿＊信号を受信
する。ＴＲＩＭ＿＊信号は、ヒューズ回路４２６からの、ｎビット幅の信号である。デコ
ードモジュール４３６は、ＴＲＩＭ＿＊信号を、ゼロから８の間の値のバイナリ値に変換
する。バイナリ値のそれぞれは、（８ポート半導体であると仮定した場合）、半導体８６
の物理ポートスライスに対応する。第１のマルチプレクサ・スイッチ４３８の、第１およ
び第２の入力は、このバイナリ値を受信する。
【００８２】
ＤＩＳ＿ＦＵＳＥ信号が確実にデフォルトでローに設定されるために、入力パッドは、
好ましくはプルダウン抵抗を有する。通常動作の最中に、トリムされたヒューズ容量が半
導体８６におけるアクティブなグループを決定するように、ＤＩＳ＿ＦＵＳＥ信号はロー
に設定される。しかしながら、試験処理の最中、動作不能な副機能ユニットおよび／又は
機能ユニット９２を検出するために、トリミング回路４２４は、半導体８６において、異
なるパターンでデータを転送する為の１以上のシフトレジスタを利用する事が出来る。
【００８３】
第１のマルチプレクサ・スイッチ４３８の第２の制御信号は、デフォルトでハイに設定
される。従って、ＤＩＳ＿ＦＵＳＥ信号がローに設定される場合、第１のマルチプレクサ
・スイッチ４３８は、デコードモジュール４３６からバイナリ値を出力する。ＴＲＩＭ＿
＊信号をデコードすることにより、ＴＲＩＭ＿＊信号の値のマッピングが単純化される。
半導体８６が望ましく動作するために、レーザが不活性にする必要があるヒューズの数を
統計的に最小化するというやり方で、マップモジュール４４０は、ＴＲＩＭ＿＊信号の値
をマップする。第１のマルチプレクサ・スイッチ４３８の出力は、管理インターフェイス
によって読み出し可能なレジスタへと送信される。
【００８４】
自動試験装置（ＡＴＥ）は、欠陥を有しない半導体８６における、副機能ユニットおよ
び／又は機能ユニット９２を識別する。半導体８６のアナログ部分を満足のいくように試
験する為に、半導体８６上の副機能ユニット９２は、異なる論理ポートスライスを形成す
るように配置される。レーザで不活性化されるヒューズは永久的であるので、半導体８６
の完全性を試験する為には、ヒューズ回路４２８内に不活性なヒューズを持たない様々な
論理ポートスライスを形成することが望ましい。
【００８５】
シフトレジスタ４４４は、シフターロジックの製造欠陥に出会う確率を最小化するため
に使用される。ＴＣＫ信号は、シフトレジスタ４４４にクロックを与える。シフトレジス
タ４４４は、ＴＣＫ信号の立ち上がりのエッジに合わせて、時間を測定する。データは、
ＴＤＩ信号から、シフトレジスタ４４４へとシフトされる。シフトレジスタ４４４は、ｐ
ビットおよびｎビットのデータの大きい方の値に１を加えたデータを有する。ＴＤＩ信号
は、第３のマルチプレクサ・スイッチ４４６へと入力されるので、第３のマルチプレクサ
・スイッチ４４６の為の制御信号として機能するＴＭＳ信号は、通常は、ローに設定され
る。
【００８６】
シフトレジスタ４４４は、２つの動作モードを有する。ダイレクトモードにおいて、シ
フトレジスタ４４４は、第１のマルチプレクサ・スイッチ４３８の入力へ、ｎビットの出
力をする。ダイレクトモードは、ＡＴＥプログラミングの最中に利用される。シフトレジ
スタ４４４からのｎビット信号が、第１のマルチプレクサ・スイッチ４３８によって出力
される場合に、ｎビット信号は、マップモジュール４４０によってマップされる。半導体
８６の全ての機能ユニット９２におけるシフトレジスタ４４４は、ＴＤＩ信号からのデー
タによって一斉にロードされる。
【００８７】
バイパスモードにおいて、第１のマルチプレクサ・スイッチ４３８はバイパスされ、シ
フトレジスタ４４４によって出力されるｐビットは、第２のマルチプレクサ・スイッチ４
４２へ入力される。従って、マップモジュール４４０もまた、バイパスされる。ＡＮＤゲ
ート４４８の出力は、ＤＩＳ＿ＦＵＳＥ信号およびハイ信号で定められる。ＡＮＤゲート
４４８の出力は、第２のマルチプレクサ・スイッチ４４２に対する制御信号である。バイ
パスモードでは、ＴＭＳ信号はハイに設定される。従って、データは、Ｓ＿ＩＮ信号から
シフトレジスタ４４４へと入る。バイパスモードは、マップモジュール４４０に欠陥があ
る場合に利用される。隣接する物理ポートスライスのシフトレジスタ４４４は、Ｎ番目の
シフトレジスタ４４４の出力が、（Ｎ＋１）番目のシフトレジスタ４４４の入力によって
受信されるように、デイジーチェイン接続される。
【００８８】
試験の最中には、論理ポートスライスを構成する為に、管理インターフェイスを利用す
ることが役立ってもよい。この場合、管理インターフェイスは、書込可能レジスタ４５０
を利用する。書込可能レジスタ４５０は、リセット信号としてＴＲＳＴ信号を受信する。
第１のマルチプレクサ・スイッチ４３８の入力は、書込可能レジスタ４５０から、ｎビッ
トの幅の出力を受け取る。この場合、書込可能レジスタ４５０から出力を受け取る第１の
マルチプレクサ・スイッチ４３８の入力が選択されるように、ＤＩＳ＿ＦＵＳＥ信号は、
ハイに設定される。ＤＩＳ＿ＦＵＳＥ信号がハイに設定された後、書込可能レジスタ４５
０は、コンフィギュレーションデータが書込可能レジスタ４５０によって生成されるのか
、ヒューズ回路４２８のヒューズによって生成されるのかどうかを制御する。
【００８９】
ここで図２４を参照すると、表は、デコードモジュール４３６によって実装されるマッ
ピングスキームを要約している。デコードモジュール４３６は、ＴＲＩＭ＿＊信号の値を
、物理ポートスライスを示す、対応するＳＫＩＰ＿＊値にマップする。望ましい動作の為
に不活性化されるヒューズの数が最小化されるように、ヒューズマッピングは実装される
。ＴＲＩＭ［３：０］の値は、ヒューズが不活性化されない場合０と仮定され、１つのヒ
ューズが不活性となる場合には１と仮定される。機能不全がある場合における多義性を避
けるために、非使用のＴＲＩＭ［３：０］の組み合わせが、バイナリ値へとマップされる
。図２４において、非使用の組み合わせのマッピングは、必要とされるマッピングのロジ
ックを最小化する。
【００９０】
ＡＴＥが使用される場合、ＳＫＩＰ［３：０］の値は、シフトレジスタ４４４からのデ
ータをシフトすることによって生成される。しかしながら、デコードされたＳＫＩＰ［３
：０］の値は、好ましくは、レーザがヒューズを不活性とする場合に使用される。動作不
能な副機能ユニット９２が検出されない場合には、ペア機能ユニットを使用禁止にするこ
とが最も効率的である。従って、ＴＲＩＭ［３：０］の値が００００である場合、使用禁
止ポートとして。ポート８が選択される。しかしながら、この場合、実際にヒューズを不
活性化する必要はない。
【００９１】
ここで図２５を参照すると、表は、半導体８６における第１、第２および第３の副機能
ユニットの為のトリミング信号を要約する。第１の副機能ユニットはブロックＰ１に対応
し、第２の副機能ユニットはブロックＰ２に対応し、第３の副機能ユニットはブロックＰ
３と対応する。図２４の表によると、与えられたＴＲＩＭ［３：０］の値は、対応するＳ
ＫＩＰ［３：０］の値を有する。
【００９２】
ここで図２６を参照すると、半導体８６上の全てのポートは、ハードワイヤードな入力
信号ＰＯＲＴ＿ＳＬＩＣＥ［３：０］を有する。ＰＯＲＴ＿ＳＬＩＣＥ［３：０］の値は
、０から８の間であって、特定の物理ポートスライス番号を識別する。ＳＫＩＰ＿＊信号
の値は、動作不能な副機能ユニット９２の物理ポートスライス番号を識別するので、ＰＯ
ＲＴ＿ＳＬＩＣＥ［３：０］とＳＫＩＰ＿＊とは、論理ポートスライスのレイアウトを決
めるために比較される。
【００９３】
図２６における式は、スイッチング・デバイスの為に制御信号を有している半導体８６
上での制御信号の値を決定する。ＮＥ＿ＳＷ、ＮＷ＿ＳＥ、ＳＷ＿ＮＥ、およびＳＥ＿Ｎ
Ｗの制御信号は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第１お
よび第３の副機能ユニット１Ｘおよび３Ｘの間のマルチプレクサ・スイッチ３７８および
３８８が、それぞれ、図１９においてどのように動作するのかを定める。ＭＵＸ＿Ｘ制御
信号は、第１の副機能ユニット１Ｘおよびパッド３９４の間、そして、第３の副機能ユニ
ット３Ｘおよびパッド４１０の間の、マルチプレクサ・スイッチ３９０およびデュアルス
イッチ３９２が、それぞれ、図２０および図２２においてどのように動作するのかを定め
る。
【００９４】
ここで図２７を参照すると、ＭＵＸ＿ＳＴとＭＵＸ＿ＣＲの制御信号は、ＳＫＩＰ＿＊
およびＰＯＲＴ＿ＳＬＩＣＥの値を比較することにより決定される。例えば、ＳＫＩＰ＿
＊か、ＰＯＲＴ＿ＳＬＩＣＥよりも小さい場合、第１の副機能ユニット１Ｘおよびパッド
３９４の間のスイッチング・デバイス３９０および３９２は、それぞれ、第１の副機能ユ
ニット１Ｘから左側に隣接する物理ポートスライス３９７へ、信号のルートを定める。同
様に、第３の副機能ユニット３Ｘおよびパッド４１０の間のスイッチング・デバイス４０
８は、それぞれ、第３の副機能ユニット３Ｘから左側に隣接する物理ポートスライス３９
７へ、信号のルートを定める。反対方向へ伝達する信号に対しては、シフトの方向は逆と
なる。また、ＳＫＩＰ＿＊が、ＰＯＲＴ＿ＳＬＩＣＥよりも大きい場合、信号の進路は変
更されない。
【００９５】
ここで図２８を参照すると、ＮＥ＿ＳＷおよびＮＷ＿ＳＥの制御信号の値は、ＳＫＩＰ
＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することに
より決定される。図２８の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、
そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された下方
の信号フローを有するマルチプレクサ・スイッチ３７８の為の制御信号を決定する。マル
チプレクサ・スイッチ３７８は、図１９に示すように、第１および第２の副機能ユニット
１Ｘおよび２Ｘの間、そして、第１および第３の副機能ユニット１Ｘおよび３Ｘの間の信
号のルートを、それぞれ定める。例えばＮＥ＿ＳＥがゼロに等しく、ＮＷ＿ＳＥが１に等
しい場合、左側に隣接した物理ポートスライス３８２における副機能ユニット１Ｘからの
信号は、現在の物理ポートスライス３８２における副機能ユニット２Ｘへと、ルートが定
められる。
【００９６】
ここで図２９を参照すると、ＳＥ＿ＮＷおよびＳＷ＿ＮＥの制御信号の値は、ＳＫＩＰ
＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することに
よって決定される。図２９の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間
、そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された上
方の信号フローを有するマルチプレクサ・スイッチ３８０の為の制御信号を決定する。マ
ルチプレクサ・スイッチ３８０は、図１９に示すように、第２および第１の副機能ユニッ
ト２Ｘおよび１Ｘの間、そして、第３および第１の副機能ユニット３Ｘおよび１Ｘの間の
信号のルートを、それぞれ定める。例えば、ＳＥ＿ＮＷが１に等しく、ＳＷ＿ＮＥがゼロ
に等しい場合、右側に隣接した物理ポートスライス３８２における副機能ユニット２Ｘか
らの信号は、現在の物理ポートスライス３８２における副機能ユニット１Ｘへと、ルート
が定められる。
【００９７】
ここで図３０を参照すると、典型的なシフトレジスタの実施例が示される。各物理ポー
トスライスは、シフトレジスタ４５８およびマルチプレクサ・スイッチ４６０を含む。全
てのマルチプレクサ・スイッチ４６０における第１の入力は、ＴＤＩ信号を受信する。全
てのマルチプレクサ・スイッチ４６０における第２の入力は、その前のシフトレジスタ４
５８からの出力を受け取る。ダイレクトモードにおいて、全てのシフトレジスタ４５８は
、ＴＤＩ信号によって一斉にロードされる。１２のトリミングビットと、１の制御ビット
とを有するシフトレジスタ４５８を構成するためには、１３ビットが必要とされる。しか
しながら、典型的な実施形態では、シフトレジスタ４５８は、１５ビットのレジスタであ
る。従って、各シフトレジスタ４５８における上位の２ビットは、ダイレクトモードの最
中には使用されない。
【００９８】
ここで、本発明が教示する基板は、様々な形態で実装される事が出来ることは、当業者
であれば、先の記載から明らかである。従って、本発明は特定の実施例に関連して述べら
れたが、図面、明細書、および特許請求の範囲を研究することにより、その他の改良が行
われることは、当業者にとっては明らかであるので、本発明の本当の範囲は、そのような
実施例に限定されるべきではない。
【図面の簡単な説明】
【００９９】
【図１】従来技術における、副機能ユニットを有する多数の機能ユニットを備えた半導体の機能ブロック図である。
【図２】従来技術における、ギガビットの物理レイヤ・デバイスの為の典型的な機能ユニットの機能ブロック図である。
【図３（ａ）】スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。
【図３（ｂ）】スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。
【図４】１つの動作不能の機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第１の典型的な自己修正可能な半導体の機能ブロック図である。
【図５】１以上の動作不能の副機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第２の典型的な自己修正可能な半導体の機能ブロック図である。
【図６】１端にスペア機能ユニットを備えた、本発明に係る第３の典型的な自己修正可能な半導体の機能ブロック図である。
【図７】部分的なスペア機能ユニットを備えた、本発明に係る第４の典型的な自己修正可能な半導体の機能ブロック図である。
【図８】２つの部分的なスペア機能ユニットが中央に配置された、本発明に係る第５の典型的な自己修正可能な半導体の機能ブロック図である。
【図９】２つの部分的なスペア機能ユニットが１端に配置された、本発明に係る第６の典型的な自己修正可能な半導体の機能ブロック図である。
【図１０】部分的なスペア機能ユニットと多重化されたスイッチング・デバイスとを備えた、本発明に係る第７の典型的な自己修正可能な半導体の機能ブロック図である。
【図１１】複数の副機能ユニットと、２つの部分的なスペア機能ユニットと、多重化されたスイッチング・デバイスとを備えた、本発明に係る第８の典型的な自己修正可能な半導体の機能ブロック図である。
【図１２】動作不能な副機能ユニットを、単一のスペア機能ユニットにおける副機能ユニットと置き換える為のステップを示すフローチャートである。
【図１３】加算ノードスイッチの一例を示す図である。
【図１４】従来技術において、通信を行う第１および第２の副機能ユニットと、通信を行う第１および第３の副機能ユニットとを備えた半導体の機能ブロック図である。
【図１５】１つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第１の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。
【図１６】１つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第２の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。
【図１７】第１、第２、および第３の副機能ユニットを有する機能ユニットと、スイッチング・デバイスと、入力パッドおよび出力パッドと、副機能ユニット間に設定された信号パスとを備えた、本発明に係る半導体を示す。
【図１８】スペア機能ユニットと、副機能ユニット間のスイッチング・デバイスと、入力パッドと、出力パッドとを備えた、本発明に係る典型的な、自己修正可能な３ポート半導体の機能ブロック図である。
【図１９】第１および第２の副機能ユニット間に多重化されたスイッチング・デバイスを備えた自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。
【図２０】マルチプレクサと、第１の副機能ユニットおよび入力パッドの間にデュアルスイッチを有する自己修正可能な半導体における、３つの機能ユニットの機能ブロック図である。
【図２１】それぞれの第１の副機能ユニットと入力パッドとの間のスイッチング・デバイス、および、それぞれの第３の副機能ユニットと出力パッドとの間のスイッチング・デバイスに対する制御信号の組み合わせを示す表である。
【図２２】それぞれの第３の副機能ユニットと出力パッドの間の素子を切り替えるデュアルスイッチを備えた、自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。
【図２３（ａ）】動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。
【図２３（ｂ）】動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。
【図２４】本発明に係る自己修正可能な半導体の為の、半導体の検査プロセスにおけるヒューズマッピングを示す表である。
【図２５】機能ユニットにおける動作不能な副機能ユニットを識別する為のトリミング信号を示す表である。
【図２６】自己修正可能な半導体におけるスイッチング・デバイスの為の制御信号を定める為の関数を示す表である。
【図２７】副機能ユニットと、入力パッドおよび／又は出力パッドとの間の信号フローと、ＳＫＩＰ＿＊信号とＰＯＲＴ＿ＳＬＩＣＥ信号とに基づくスイッチング・デバイス制御信号の値とを示す表である。
【図２８】第１および第２の副機能ユニット、および第１および第３の副機能ユニットの間の下方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。
【図２９】第３および第１の副機能ユニット、および第２および第１の副機能ユニットの間の上方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。
【図３０】副機能ユニット間、および、副機能ユニットと入力パッドおよび／または出力パッド間の信号パスを確認する為に使用される機能ユニットの為のシフトレジスタの機能ブロック図である。
【技術分野】
【０００１】
本出願は、２００３年２月５日に出願された米国特許出願番号１０／３５８、７０９号
の部分継続出願であり、この出願は、２００２年１２月２日に出願された米国特許仮出願
番号６０／４３０、１９９の便益を主張する。また本出願は、２００３年１２月１８日に
出願された米国特許仮出願番号６０／５３１，０２３号の便益を主張する。上記の出願で
開示された内容を参照することにより、その内容は、本出願に組み込まれる。
【０００２】
本発明は、半導体に関しており、特に、同じ機能を実行する多重の機能ユニットを備え
た、自己修正が可能な半導体に関する。
【背景技術】
【０００３】
半導体産業で増加しつつあるトレンドは、集積回路を多重回数、高度に集積化すること
である。例えば半導体は、通常は同じ機能を実行する独立した機能ユニットを多数有して
よい。機能ユニットのそれぞれは、複数の同じ副機能ユニットを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで図１を参照すると、半導体８は、高レベルの同じ機能を実行する、一般的に独立
したＭ個の機能ユニット１０−１、１０−２、・・・１０−Ｍ（まとめて機能ユニット１
０と称する）を備える。それぞれの機能ユニット１０は、Ｎ個の同じ副機能ユニットを有
する。例えば機能ユニット１０−１は、副機能ユニット１１、２１、３１、・・・、およ
びＮ１を含む。機能ユニット１０−２は、副機能ユニット１２、２２、３２、・・・、お
よびＮ２を含む。機能ユニット１０Ｍは、副機能ユニット１Ｍ、２Ｍ、３Ｍ、・・・、お
よびＮＭを含む。一つの行上にある副機能ユニットは、同じ低レベルの機能を実行する。
通常、機能ユニット同士の間には、グランドと電力以外の接続はない。しかしながら、機
能ユニット内の副機能ユニット同士の間には、接続が存在する。この接続は、一方向や双
方向であってよく、一以上の接続ワイヤを含んでよい。
【０００５】
ここで図２を参照すると、典型的な機能ユニットは、ギガビットの物理レイヤ・デバイ
ス７０であってよい。例えば、４ギガビットや８ギガビットの物理レイヤ・デバイスが、
半導体に製造されてよい。物理レイヤ・デバイス７０は物理コーディングサブレイヤ機能
（ＰＣＳ）、ＦＣＴ機能、および判定帰還系列推定（ＤＦＳＥ）を実行する第１の副機能
ユニット７４を有する。第２の副機能ユニット７６は、有限インパルス応答（ＦＩＲ）フ
ィルタ機能を実行する。第３の副機能ユニット７８は、エコーおよび近端漏話（ＮＥＸＴ
）機能を実行する。第４および第５の副機能ユニット８０および８４は、デジタルおよび
アナログフロントエンド機能（ＡＦＥ）を実装する。
【０００６】
個々の機能ユニットの歩留が９０％である場合、ｘ個の同じ機能ユニットを有する半導
体の歩留まりは、（０．９）ｘとなる。例えば、９０％の歩留りの機能ユニットを、半導
体が８個有する場合、半導体の歩留りは４３％であり、これは許容される歩留りでない。
【課題を解決するための手段】
【０００７】
本発明の幾つかの実施形態によれば、請求項１で特定されるような、自己修正可能な半
導体が提供される。
【０００８】
本発明の幾つかの実施形態によれば、請求項１６で特定されるような、システムが提供
される。
【０００９】
本発明の幾つかの実施形態によれば、請求項２０で特定されるような、自己修正可能な
半導体が提供される。
【００１０】
本発明の適応可能な範囲は、以下に提供された詳細な説明から明らかとなる。詳細な説
明と具体例は本発明における好ましい実施形態を示してはいるが、単なる事例の提示を目
的としており、本発明の範囲を限定することを意図するものではないと理解されるべきで
ある。
【発明を実施するための最良の形態】
【００１１】
１つ以上の好ましい実施形態についての以下の記述は、事実上、単なる事例にすぎず、
本発明、その適用、またはその使用を制限するものではない。明確さを期する為に、図面
においては、同じ構成要素を識別するのに同じ参照番号が使用される。
【００１２】
本発明における自己修正可能な半導体は、１以上の完全または部分的なスペア機能ユニ
ットを備える。機能ユニットまたは副機能ユニットに欠陥が検出された場合、その機能ユ
ニットまたは副機能ユニットは切り替えられ、そして完全または部分的なスペア機能ユニ
ット内の機能ユニットや機能ユニットに置き換えられる。この再構成はスイッチング・デ
バイスにより実現されてよく、このスイッチング・デバイスは、機能ユニットや副機能ユ
ニットと共に集積化されてもよいし、或いは機能ユニットや副機能ユニットから分離され
てもよい。
【００１３】
欠陥のある機能ユニットや副機能ユニットは、組立後や電源を投入している間に検出す
る事が出来、或いは、動作中に定期的に検出するか、および／又は手動で検出することも
できる。本発明は、具体例に関連して記載されるが、当業者であれば、それぞれの半導体
が同じ機能を実行する高レベルの機能ユニットをいくつ有してもよいことは、明らかであ
る。また機能ユニットは、共通の副機能ユニットをいくつ含んでいてもよい。
【００１４】
更に、具体的なスイッチング・デバイスと配列とが図示されているが、実際に使用され
る具体的なスイッチング・デバイスや配列は、特定の実施例や、特定の機能ユニットおよ
び／又は副機能ユニットの詳細や、その他の通常の設計基準に依存する。同じ半導体にお
いて、動作不能の機能ユニット、および／又は副機能ユニットを置き換える為に、同じ種
類や異なる種類のスイッチング・デバイスが使用されてよい。副機能ユニット間の接続ワ
イヤがアナログ信号を伝達する場合、アナログ・スイッチングが実行され、これは、好ま
しくは、通常はアナログ出力信号の為の電流スイッチング素子と、アナログ入力信号の為
の加算ノード・スイッチングとを使用する。この種のスイッチング・デバイスは、例えば
、低い減衰、低いインピーダンス、低い歪み等、電圧に基づくスイッチング・デバイスに
対していくつかの利点を有する。図１３は、加算ノード・スイッチングの一例を示す。加
算ノード・スイッチングは入力アナログ信号を提供し、それはＶｄｄや負電圧（ｎｅｇａ
ｔｉｖｅ）より大きくてよい。電圧モードスイッチングとは対照的に、Ｖｄｄや負電圧よ
りも大きい電圧信号は、スイッチングトランジスタにフォワードバイアスをさせてよい。
アクティブな加算素子の更なる説明は、２０００年７月３１日に出願され、本発明の譲受
人に譲渡された、出願番号０９／６２９、０９２号「トランジスタハイブリッドの為のア
クティブな抵抗加算器」に見る事が出来、その内容は、参照することによって、本願に組
み込まれる。
【００１５】
デジタルスイッチング・デバイスは、デジタル信号を伝達する接続ワイヤの為に使用さ
れてよい。この種のスイッチは、例えば、標準的な論理回路、マルチプレクサ、ゲート、
トランジスタ等を含む。
【００１６】
ここで図３（ａ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチ
ップに配置され、スイッチング・デバイス９０および副機能ユニット９２と通信を行うコ
ントローラ８８を備える事が出来る。試験・欠陥確認回路９４は、動作不能の副機能ユニ
ット９２を識別し、コンフィギュレーションデータを生成する。コントローラ８８は、前
述したように、動作不能な副機能ユニット９２を置き換えるように、スイッチング・デバ
イス９０に命令する。コントローラ８８は、組立の後に組込み自己検査モードを実行して
よく、これは、電源を投入最中に実行してもよいし、動作中に定期的に実行してもよいし
、手動で行ってもよい。
【００１７】
ここで図３（ｂ）を参照すると、本実施形態のそれぞれにおける半導体８６は、オンチ
ップに配置され、例えば不揮発メモリ等のオンチップのメモリ９８に着脱時際に接続され
たコントローラ９６を備える事が出来る。メモリ９８は、スイッチング・デバイス９０の
スイッチング位置を定めるコンフィギュレーションデータを記憶する。コントローラ９６
は、副機能ユニット９２に接続され、故障を、検出および／又は試験する。コントローラ
９６は、コンフィギュレーションデータを定める為にテスト結果を使用し、定められたコ
ンフィギュレーションデータはメモリ９８に記憶される。電源投入時、コンフィギュレー
ションデータは、複数の副機能ユニット９２を構成するために用いられる。スイッチング
・デバイスを実装するその他の様々な方法があることは明らかである。例えばレーザヒュ
ーズ等のヒューズや、ヒューズ以外のものが、機能ユニットおよび／又は副機能ユニット
を置き換える為の接続を構築および／又は破壊するのに使用する事が出来る。また、外部
ピンやディップスイッチが、使用されてもよい。
【００１８】
ここで図４を参照すると、機能ユニット１０−１、１０−２、・・・、１０−６に加え
て、スペアの機能ユニット１０−Ｓが、半導体９０に製造されている。更に、複数のスイ
ッチング・デバイス９４は、副機能ユニットにおける、いくつかの入力および出力、或い
は全ての入力および出力に配置される。図３に示す典型的な実施形態では、スペア機能ユ
ニット１０−Ｓは、複数の機能ユニット１０の間に位置する。しかしながら、スペアの機
能ユニット１０−Ｓは、半導体１００において、どのような位置に配置されてもよい。例
えばスペアの機能ユニット１０−Ｓは、いずれかの機能ユニット１０の左または右に位置
してよい。
【００１９】
スイッチング・デバイス９４およびスペア機能ユニット１０−Ｓは、半導体９０に、動
作不能な機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又
は１０−６を置き換えさせる事が出来る。図４の実施例において、スペア機能ユニット１
０−Ｓによって、１つの機能ユニット中のいずれの副機能ユニットが機能しなくても、そ
のことが許容される。動作不能な機能ユニットの置換が許容されることにより、半導体９
０の歩留りは、大幅に改善される。（ハッチングしたシェーディングに示すように）機能
ユニット１０−１における副機能ユニット１１、２１、３１、および／または４１の、１
つ或いはいずれかの組み合わせが機能しない場合に、スペア機能ユニット１０−Ｓの副機
能ユニットと動作不能となった副機能ユニット１１、２１、３１、および４１とを置き換
える為に、複数のスイッチ９４が再構成される。
【００２０】
例えば、副機能ユニット１１が動作不能である場合、副機能ユニット１、１２、および
１３への入力９２−１、９２−２、および９２−３は、スイッチ９４−１、９４−２、９
４−３、および９４−４によって、１機能ユニットだけ右へとシフトされる。副機能ユニ
ット４２、４３および４Ｓにおける出力９２−４、９２−５、および９２−６は、スイッ
チ９４−５、９４−６、９４−７、および９４−８によって、１機能ユニットだけ左へと
シフトされる。
【００２１】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２２、３２および
４２を有する。第２の機能ユニット１０−２は、副機能ユニット１３、２３、３３および
４３を有する。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２Ｓ、３Ｓおよび
４Ｓを有する。第４の機能ユニットは、副機能ユニット１４、２４、３４、および４４を
有する。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３５および４５を
有する。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３６および４６を
有する。この典型的な実施形態は、機能ユニットを基本とする置換を可能にする。
【００２２】
ここで図５を参照すると、スペア機能ユニット１０−Ｓは、機能ユニット１０−１、１
０−２、・・・、および１０−６に加えて、半導体１００に製造される。更に、スイッチ
ング・デバイス１０４は、副機能ユニットの入力および出力に位置する。図５に示された
典型的な実施形態において、スペア機能ユニット１０−Ｓは、機能ユニット１０の間に位
置する。スイッチング・デバイス１０４およびスペア機能ユニット１０−Ｓは、半導体１
００に、機能ユニット１０−１、１０−２、１０−３、１０−４、１０−５、および／又
は１０−６における動作不能な副機能ユニットを置き換えさせる事が出来る。図５の実施
例において、スペア機能ユニット１０−Ｓのおかげで、各行における１つの副機能ユニッ
トが機能しないことが許容される。動作不能の副機能ユニットの置換を許容することによ
って、半導体２００の歩留りは、大幅に改善される。この典型的な実施形態では、１つの
機能ユニットまたは１つの副機能ユニットをベースとする置換、および／または、異なる
機能ユニットにおける多数の副機能ユニットの置換を許容する。（図にシェーディングで
示されている）副機能ユニット１１、３１、および２６が機能しない場合、スイッチ１０
４は、動作不能の副機能ユニット１１、３１、および２６を、スペア機能ユニット１０−
Ｓの副機能ユニット１５、３５、および２５と置き換える。
【００２３】
動作不能の副機能ユニット１１は、次のように置き換えられる。副機能ユニット１１、
１２、および１３への入力１０６−１、１０６−２および１０６−３は、スイッチ１０４
−１、１０４−２、１０４−３、および１０４−４によって、１機能ユニットだけ右にシ
フトされる。副機能ユニット１２、１３、および１Ｓの出力１０６−４、１０６−５、お
よび１０６−６は、スイッチ１０４−５、１０４−６、１０４−７、および１０４−８に
よって、１機能ユニットだけ左にシフトされる。動作不能な副機能ユニット１３も、同様
の方法で置き換えられる。
【００２４】
動作不能の副機能ユニット２６は、次のように置き換えられる。副機能ユニット１４、
１５、および１６の出力１０６−７、１０６−８、および１０６−９は、スイッチ１０４
−８、１０４−９、１０４−１０、および１０４−１１によって、１機能ユニットだけ左
にシフトされる。副機能ユニット２Ｓ、２４および２５の出力１０６−１０、１０６−１
１、および１０６−１２は、スイッチ１０４−１２、１０４−１３、１０４−１４、およ
び１０４−１５によって、１機能ユニットだけ右にシフトされる。
【００２５】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１２、２１、３２および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１３、２２、３３および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１Ｓ、２３、３Ｓおよび４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２４、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２５、３６、および４６を含
む。
【００２６】
ここで図６を参照すると、半導体１５０は、１端に配置されたスペアの副機能ユニット
１０−Ｓを備える。（シェーディングに示すように）副機能ユニット２１が機能しない場
合、副機能ユニット２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・
、１２０−６は、スイッチ１２４−１、１２４−２、・・・、１２４−７によって、１機
能ユニットだけ右にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１
２０−７、１２０−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・
・・、１２４−１４によって、１機能ユニットだけ左にシフトされる。
【００２７】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含
む。
【００２８】
ここで図７を参照すると、半導体１６０は、１端に配置された部分的なスペア副機能ユ
ニット１０−ＰＳを備える。部分的スペア副機能ユニット１０−ＰＳは、１つ以上の副機
能ユニットを有する。（この場合、複数の機能ユニットを有するが、全ての副機能ユニッ
トを有するわけではない）。例えば、部分的副機能ユニット１０−ＰＳは、副機能ユニッ
ト２Ｓと３Ｓとを有するが、１Ｓと４Ｓは有さない。準備される部分的な副機能ユニット
は、より低い歩留まりの可能性のある副機能ユニットと関連付けられてよい。その他の副
機能ユニットやスイッチを製造しないことにより、半導体１６０のコストが削減されてよ
い。
【００２９】
（シェーディングに示すように）副機能ユニット２１が機能しない場合、副機能ユニッ
ト２１、２２、・・・、２６への入力１２０−１、１２０−２、・・・、１２０−６は、
スイッチ１２４−１、１２４−２、・・・、１２４−６によって、１機能ユニットだけ右
にシフトされる。副機能ユニット２２、２３、・・・、２Ｓへの入力１２０−７、１２０
−８、・・・、１２０−１２は、スイッチ１２４−８、１２４−９、・・・、１２４−１
３によって、１機能ユニットだけ左にシフトされる。
【００３０】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２４、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２５、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２６、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ、３６、および４６を含
む。
【００３１】
ここで図８を参照すると、更に、完全な、および／または部分的なスペア機能ユニット
が備えられてよい。例えば、図８の半導体１７０は、２つの部分的なスペア副機能ユニッ
ト１０−ＰＳ１および１０−ＰＳ２を備える。完全な、および／または部分的なスペア副
機能ユニット１０−ＰＳ１および１０−ＰＳ２は、（図示されるように）互いに隣接して
配置される事が出来、或いは、隣接しない位置に配置されてもよい。完全または部分的な
副機能ユニットが互いに隣接して配置された場合、スイッチ１７２は、２つの隣接するス
イッチ間の入力および／又は出力を切り替える。例えばスイッチ１７４−１は、副機能ユ
ニット１１から副機能ユニット２２又は２３への、入力および／又は出力を切り替える事
が出来る。
【００３２】
（シェーディングに示すように）副機能ユニット２１および２２が機能しない場合、副
機能ユニット２１、２２、２３、および２４への入力１７２−１、１７２−２、１７２−
３、および１７２−４は、スイッチ１７４−１、１７４−２、・・・、１７４−６によっ
て、２機能ユニットだけ右にシフトされる。副機能ユニット２３、２４、２Ｓ１、および
２Ｓ２への出力１７２−５、１７２−６、・・・、１７２−８は、スイッチ１７４−７、
１７４−８、・・・、１７４−１２によって、２機能ユニットだけ左にシフトされる。
【００３３】
副機能ユニット３７が機能しない場合、副機能ユニット３５、３６および３７への入力
１７２−９、１７２−１０、および１７２−１１は、スイッチ１７４−１２、１７４−１
３、１７４−１４、および１７４−１５によって、１機能ユニットだけ左にシフトされる
。副機能ユニット３Ｓ２、３５、および３６への出力１７２−１２、１７２−１３、およ
び１７２−１４は、スイッチ１７４−１６、１７４−１７、１７４−１８、および１７４
−１９によって、１機能ユニットだけ右にシフトされる。
【００３４】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２３、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２４、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ１、３３および４
３を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２Ｓ２、３４および４
４を含む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３Ｓ２および４
５を含む。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４
６を含む。第７の機能ユニット１０−７は、副機能ユニット１７、２７、３６、および４
７を含む。
【００３５】
半導体は、また、一端やその他の位置に配置された、２つ以上の、完全な、および／又
は部分的な機能ユニットを備える事が出来る。図９において、２つの部分的なスペア機能
ユニット１０−ＰＳ１および１０−ＰＳ２は、半導体１８０の一端に配置される。（シェ
ーディングに示すように）副機能ユニット２１および２４が機能しない場合、スイッチン
グ・デバイス１８２は、それらを、スペア機能ユニット１０−ＰＳ１および１０ＰＳ２に
おける副機能ユニット２Ｓ１および２Ｓ２と置き換える。
【００３６】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２５、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２６、３４および４４を
含む。第５の機能ユニット１０−５は、副機能ユニット１５、２７、３５および４５を含
む。第６の機能ユニット１０−６は、副機能ユニット１６、２Ｓ１、３６、および４６を
含む。第７の機能ユニット１０−７は、副機能ユニット１７、２Ｓ２、３７、および４７
を含む。
【００３７】
ここで図１０を参照すると、スイッチング・デバイスの複雑さを低減する為に、半導体
１９０は、マルチプレクサ（Ｍ）１９２を有する多重化されたスイッチング・デバイスを
備えており、このマルチプレクサは、ｐ個の入力信号を受信し、１〜ｑ個の出力信号を出
力する。この場合、ｑはｐよりも小さい。例えば、ｐ個の入力信号は、１の出力信号へと
多重化されてよい。
【００３８】
あるいは、ｐ個入力信号は、２以上の出力信号へと多重化されてもよい。例えば、８つ
の入力信号は、３つの出力信号へと多重化されてよい。この場合、１つの入力信号は、多
重化されないが、これは例えば、ギガビットの物理レイヤ・デバイスのデータ信号のよう
な高速な信号である。２つの中程度の速度の信号は、１つの出力信号へと多重化されてよ
い。残りの５つの入力信号（それらは、ギガビットＰＨＹにおける制御信号のような、好
ましくは、「遅い」信号である）は、１つの出力信号に多重化されてよい。
【００３９】
デマルチプレクサ（Ｄ）１９４は、１からｑ個の入力信号を受信し、ｐ個の出力信号を
生成する。多重化または逆多重化される入力信号および出力信号の数は、マルチプレクサ
１９２およびデマルチプレクサ１９４と通信を行う特定の副機能ユニットに依存する。切
り替えされるべき接続ワイヤの数を減少させることで、スイッチング・デバイスは単純化
されてよい。図１０および図１１に示された典型的な実施形態では、単一の信号出力へと
多重化される、多数の入力を示している。しかしながら、先の議論に基づき、マルチプレ
クサの出力が、多重化または逆多重化されてよい１以上の出力を有してもよいことは、当
業者には明らかである。
【００４０】
例えば、副機能ユニット２１が機能しない場合、スイッチング・デバイス１９６−１お
よび１９６−２は、マルチプレクサ１９２−１をデマルチプレクサ１９２−３と接続する
。これより、副機能ユニット１１から副機能ユニット２２へと送信される信号の為のフォ
ワードパスを設定する。（これにより、動作不能の副機能ユニット２１を置き換える）。
デマルチプレクサ１９２−３は、副機能ユニット２２と通信する。同様に、リバースパス
が、必要に応じて設定されてよい。スイッチング・デバイス１９６−１および１９６−２
は、マルチプレクサ１９２−４をデマルチプレクサ１９４−１と接続し、これにより副機
能ユニット１１と通信する。フォワードパスとリバースパスとが示されたが、必要に応じ
て副機能ユニット間でフォワードパスおよび／又はリバースパスを利用してもよいことは
、明らかである。副機能ユニット間でフォワードパスとリバースパスの両方が使用される
のではない場合には、マルチプレクサおよびデマルチプレクサのうちの幾つかは省略する
事が出来る。
【００４１】
再構成の後、第１の機能ユニット１０−１は、副機能ユニット１１、２２、３１および
４１を含む。第２の機能ユニット１０−２は、副機能ユニット１２、２３、３２および４
２を含む。第３の機能ユニット１０−３は、副機能ユニット１３、２Ｓ、３３および４３
を含む。第４の機能ユニット１０−４は、副機能ユニット１４、２４、３Ｓよび４４を含
む。第５の機能ユニット１０−５は、副機能ユニット１５、２５、３４および４５を含む
。第６の機能ユニット１０−６は、副機能ユニット１６、２６、３５、および４６を含む
。
【００４２】
多重化されたスイッチング・デバイスを備える半導体は、完全あるいは部分的なスペア
副機能ユニットを備えてよい。ここで図１１を参照すると、半導体２００は２つの部分的
なスペア副機能ユニット１０−ＰＳ１および１０−ＰＳ２を備える。多重化された、完全
あるいは部分的なスペア副機能ユニットは、互いに隣接して配置される必要はない。スイ
ッチング・デバイス２０４は、少なくとも２つの隣接するスイッチと接続する。例えば、
スイッチング・デバイス２０４−１は、スイッチング・デバイス２０４−２および２０４
−３と通信する。同様に、スイッチング・デバイス２０４−２は、スイッチング・デバイ
ス２０４−３および２０４−４と通信する。半導体２００は、同じ行における２つの故障
を置き換える事が出来る。
【００４３】
例えば、（シェーディングに示すように）副機能ユニット３１および３３が機能しない
場合、複数のスイッチ２０４が再構成される。第１の機能ユニット１０−１は、副機能ユ
ニット１１、２１、３２および４１を含む。第２の機能ユニット１０−２は、副機能ユニ
ット１２、２２、３４および４２を含む。第３の機能ユニット１０−３は、副機能ユニッ
ト１３、２３、３５および４３を含む。第４の機能ユニット１０−４は、副機能ユニット
１４、２４、３Ｓ１よび４４を含む。第５の機能ユニット１０−５は、副機能ユニット１
５、２５、３Ｓ２および４５を含む。
【００４４】
欠陥が、半導体において一様かつ独立に分布すると仮定すると（それは正しいかもしれ
ないし、そうではないかもしれないが）、単一の機能ユニットの歩留りがＰＳである場合
に、第１の副機能ユニットＰｓｕｂ１＝ＰＳ（（副機能ユニットの領域）／機能ユニット
の領域））となる。機能ユニットの歩留りＰＳは、各副機能ユニットの生産量に等しい。
【００４５】
機能ユニットの歩留りをｐ、動作する機能ユニットの最小の個数をｍとし、ｎは、ｍと
スペア機能ユニットの数を加えた数に等しい場合、歩留りは以下のように定められる。
【数１】
例えば、９０％の均一な歩留りを有する８つの機能ユニット（およびスペアの機能ユニッ
ト）を備えた半導体は、４３％の歩留りとなる。ここで機能ユニットが、４つの副機能ユ
ニットＡ、Ｂ、Ｃ、Ｄを含むと仮定する。Ａ、Ｂ、Ｃおよび／またはＤが欠陥を有する場
合、副機能ユニットの全てが１つのグループとして交換される。１つのスペア機能ユニッ
トを有するならば、歩留りは７７．５％に増加する。
【００４６】
２つのグループ（ＡとＢ）および／又は（ＣとＤ）において、機能ブロックが交換され
る場合、歩留りは、以下に等しい。
【数２】
この実施例において、Ａ＋Ｂの欠陥密度がＣ＋Ｄの欠陥密度に等しい場合、歩留りは８５
．６％に増加する。
【００４７】
３つのグループ（ＡとＢ）、Ｃ、および／又はＤにおいて、機能ブロックが交換される
場合、歩留りは、以下に等しい。
【数３】
この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは８８．６％に増加
する。
【００４８】
４つのグループＡ、Ｂ、Ｃ、および／又はＤにおいて、機能ブロックが交換される場合
、歩留りは、以下に等しい。
【数４】
この実施例において、欠陥密度がＡ＝Ｂ＝Ｃ＝Ｄである場合、歩留りは９１．７％に増加
する。
【００４９】
１つのスペア機能ユニットを備えると、明らかに、歩留りは劇的に増加する。機能ユニ
ットを、個別に交換可能な２つ以上の副機能ユニットへ分割することにより、更に歩留り
は増加する。設計の複雑さが増加することにより、歩留りが改良することによる見返りは
、若干の点で相殺される。
【００５０】
ここで図１２を参照すると、完全あるいは部分的な単一の機能ユニットを用いて、動作
不能な副機能ユニットを置き換える為のステップが示される。ステップ２４０で制御が開
始される。ステップ２４２において、本制御は、動作不能な副機能ユニットにおける列と
行を識別する。ステップ２４４において、本制御は、Ｎを機能ユニットの行の数と等しく
設定し、そして、Ｒを１に設定する。ステップ２４６において、本制御は、ＲがＮ＋１に
等しいかを判断する。これが真であれば、本制御は、ステップ２４８で終了する。等しく
ない場合、制御はステップ２５０へと続き、ここで本制御は、Ｒ行が、１以上の動作不能
な（Ｎ．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。これが偽である場合、本
制御は、ステップ２５２においてＲに１を加え、ステップ２４６へ戻る。判定が真である
場合、本制御は、ステップ２５４へと続き、ここで、行Ｒが、２つ以上の動作不能な（Ｎ
．Ｏ）副機能ユニット（ＳＦＵ）を有するかを判断する。完全または部分的なスペアの副
機能ユニットは１つだけ備えられているので、同じ行に２以上の動作不能な副機能ユニッ
トが存在する場合には、ステップ２５６でエラー信号が送信される。
【００５１】
ステップ２５８において、本制御は、ｍを、完全または部分的なスペアの機能ユニット
の行の数と等しく設定し、ｚを、動作不能な副機能ユニットの列の数に設定する。ステッ
プ２６２において、制御はｉ＝ｚに設定する。ステップ２７０において、本制御は、ｚ＞
ｍであるかを判断する。これが偽である場合には、本制御は、ステップ２７４へと続き、
スイッチング・デバイスを用いてｉ番目の副機能ユニットを、（ｉ＋１）列へとシフトす
る。ステップ２７６において、本制御は、（ｉ＋１）＝ｍであるかを判断する。等しくな
い場合、本制御は、ステップ２７８において、ｉに１を加え、ステップ２７４を続行する
。等しい場合には、ステップ２８０において、本制御はＲに１を加え、ステップ２５４を
続行する。
【００５２】
ステップ２７０において、ｚがｍよりも大きい場合、本制御は、ステップ２８４へと続
き、スイッチング・デバイスを用いることで、ｉ番目の副機能ユニットを（ｉ−１）列へ
とシフトする。ステップ２８６において、本制御は、（ｉ−１）がｍに等しいかどうかを
判断する。等しくない場合、本制御は、ステップ２８８において、ｉから１を減じて、ス
テップ２８４を続行する。等しい場合には、本制御はステップ２８０へと続く。
【００５３】
２つ以上の完全または部分的なスペア機能ユニット、および／又は副機能ユニットを備
えた半導体に対して、動作不能な機能ユニット、および／又は副機能ユニットを置き換え
る為に、同様のアルゴリズムが実行されてよいことは、当業者には明らかである。更には
、具体的なスイッチングの配列が示されているが、実際に使用される具体的なスイッチン
グ・デバイスは、特定の実施例や、特定の機能ユニットおよび／又は副機能ユニットの詳
細や、その他の通常の設計基準に依存する。また、同じ半導体内で、様々な異なる種類の
スイッチング・デバイスが使用されてよい。
【００５４】
ここで図１４を参照すると、半導体３００は、Ｍ個の機能ユニット３０２−１、３０２
−２、・・・、および３０２−Ｍを備える（まとめて３０２とする）。Ｍ個の機能ユニッ
ト３０２のそれぞれは、第１、第２、および第３の副機能ユニット１Ｘ、２Ｘ、および３
Ｘをそれぞれ有し、ここでのＸは、１からＭの間の数である。第１の副機能ユニット１１
、１２、１３、・・・、および１Ｍは、第２の副機能ユニット２１、２２、２３、・・・
、および２Ｍとそれぞれ通信する。第１の副機能ユニット１Ｘは、また、第３の副機能ユ
ニット３１、３２、３３、・・・、および３Ｍとそれぞれ通信する。例えば、第１の副機
能ユニット１Ｘは、外部のアナログおよび／又はデジタルの入力および／又は出力（Ｉ／
Ｏ）を有してよく、そして第３の副機能ユニット３Ｘは、外部のアナログおよび／又はデ
ジタルのＩ／Ｏを有してよい。本実施例において、第２の副機能ユニット２Ｘは、第３の
副機能ユニット３Ｘとは通信を行わない。しかしながら、当業者であれば、第２の副機能
ユニット２Ｘが、第３の副機能ユニット３Ｘと通信を行ってもよいことは明らかである。
更に、副機能ユニットが、必要に応じて追加され、接続されてよい。
【００５５】
第１の副機能ユニット１Ｘは、半導体３００のパッド３０４と通信し、第３の副機能ユ
ニット３Ｘは、半導体３００のパッド３０６と通信する。図１４に示される典型的な実施
形態は、Ｍ個の機能ユニット３０２のそれぞれにおいて、第１、第２、および第３の副機
能ユニット１Ｘ、２Ｘ，および３Ｘをそれぞれ有しているが、半導体３００における機能
ユニット３０２が、異なる組み合わせで通信を行う副機能ユニットをいくつ有してもよい
ことは、当業者には明らかである。
【００５６】
副機能ユニットのうちの１つが動作不能なときに、問題が発生する。例えば、所定の機
能ユニット３０２において、第３の副機能ユニット３Ｘが動作不能である場合、第１の副
機能ユニット１Ｘと、第２の副機能ユニット２Ｘの間の信号パスは損なわれない。しかし
ながら、第１と第３の副機能ユニット１Ｘおよび３Ｘの間の信号パスは、それぞれ使用不
能になる。これにより、機能ユニット３０２全体が動作不能となる。例えば、多重ポート
スイッチにおける１つのポートが欠陥となる。半導体３００の歩留りを増加させるために
、１つ以上の副機能ユニットが動作不能となった場合には、副機能ユニットおよび／又は
機能ユニット３０２全体の切り替えを行い、そして、スペアの副機能ユニットおよび／又
は機能ユニット３０２と置き換えることが望ましい。
【００５７】
ここで図１５を参照すると、８ポート半導体３１４は、９つの機能ユニット３１６およ
び３１８を備える。９つの機能ユニット３１６および３１８は、半導体３１４におけるそ
れぞれの入力およびパッド３１８および３２２とそれぞれ通信を行う８つの機能ユニット
３１６と、スペア機能ユニット３１８とを有する。典型的な本実施例では、スペア機能ユ
ニット３１８が半導体１３４の右端に示されているが、スペア機能ユニット３１８は半導
体３１４の左端に位置してもよいし、いずれの２つの機能ユニット３１６の間に位置して
もよい。
【００５８】
物理ポートスライス３１６は、１つのポートとして物理的に位置した特定の機能ユニッ
ト３１６における副機能ユニット１Ｘ、２Ｘ、および３Ｘがグループ化されたものを指す
。（必須ではないが）通常は、物理的スライスの副機能ユニットは、垂直にスタックされ
る。例えば、図１５の第１の物理ポートスライス３１６−１は、副機能ユニット１１、２
１および３１を含む。
【００５９】
半導体３１４は、スペアの副機能ユニット１Ｓ、２Ｓ、および３Ｓを有したスペア機能
ユニット３１８を備える。１つ以上の副機能ユニット１Ｘ、２Ｘおよび／または３Ｘが動
作不能である場合に（図１５にはクロスハッチングで図示）、半導体３１４のスイッチン
グ・デバイス（説明を簡単にするため、図１５には不図示）は、物理ポートスライス３１
６のパッド３２０から、異なる物理ポートスライス３１６の副機能ユニットを通って、信
号のルートを定めてよい。図１５で図示される半導体３１４において、半導体３１４の各
行は、８つの機能する論理ポートスライスを持ちつつ、１つの動作不能な副機能ユニット
を含んでよい。
【００６０】
論理ポートスライスとは、物理ポートスライス３１６の入力パッド３２０から、同じ物
理ポートスライス３１６におけるそれぞれの出力パッド３２２まで、信号のルートを定め
るために使用される、副機能ユニットの１グループを指す。例えば図１５では、副機能ユ
ニット１３、２６、および３８が動作不能である。従って、図１５の第２の論理ポートス
ライスは、副機能ユニット１２、２２および３２を有する。しかしながら、副機能ユニッ
ト１３が動作不能であるので、スイッチング・デバイスは、第３の物理ポートスライス３
１６−３の入力パッド３２０−３から、第４の物理ポートスライス３１６−４における第
１の副機能ユニット１４まで、信号のルートを定める。これにより第３の論理ポートスラ
イスは、副機能ユニット１４、２３および３３を含む。
【００６１】
物理ポートスライス３１６−１および３１６−２におけるパッド３２０−１および３２
０−２からの信号は、同じ物理ポートスライス３１６−１および３１６−２における、第
１の副機能ユニット１１および１２へ、それぞれルートが定められる。物理ポートスライ
ス３１６−３から始まる場合には（それは、動作不能な副機能ユニット１３を含んでいる
）、パッド３２０−３から３２０−８のそれぞれの信号は、１機能ユニット右側に隣接す
る物理ポートスライス３１６−４から３１６−８と３１８へと、ルートが定められる。副
機能ユニット１３は動作不能であるが、副機能ユニット２３は動作可能なままである。従
ってスイッチング・デバイスは、副機能ユニット１４から副機能ユニット２３まで出力信
号のルートを定める。ある具体例においては、第１の副機能ユニット１Ｘと、それぞれの
第３の副機能ユニット３Ｘとの間の信号は、動作可能な第１の副機能ユニット１Ｘの下に
位置する第２の副機能ユニット２Ｘを通るルートが定められる。例えば、副機能ユニット
１４から副機能ユニット３３への信号は、副機能ユニット２４を通るルートが定められる
。
【００６２】
副機能ユニット２６を通るルーティングは、副機能ユニット１６と副機能ユニット３５
とを接続する、副機能ユニット２６における、能動回路を有していないワイヤリングであ
ってよい。副機能ユニット２６が動作不能であっても、副機能ユニット１６から副機能ユ
ニット３５への信号は、副機能ユニット２６を通って、ルートが定められる。これは、製
作中に、第１の副機能ユニット１Ｘからの信号を、第３の副機能ユニット３Ｘの為に、同
じ物理ポートスライスの第２の副機能ユニット２Ｘを通るように、自動的に通過させるこ
とにより達成される。同一線上にあり、或いは第３の物理ポートスライス３１６−３の右
に位置するパッド３２０−３〜３２０−８からの信号は、１機能ユニットだけ右にシフト
される。第４、第５、および第６の物理ポートスライス３１６−４、３１６−５、３１６
−６における、第１および第２の副機能ユニット１４および２３、１５および２４、１６
および２５の間の信号は、それぞれ、動作不能な副機能ユニット２６を避けるために、１
機能ユニットだけ左へシフトされる。第４から第８の物理ポートスライス３１６−４から
３１６−８における、第１および第３の副機能ユニット１４および３３、１５および３４
、１６および３５の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。スペ
アの副機能ユニット３Ｓから第８の出力パッド３２２−８への信号は、１機能ユニットだ
け左へシフトされる。
【００６３】
図１５の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および
３１を含み、また１２、２２、および３２を含み、また１４、２３および３３を含み、ま
た１５、２４および３４を含み、また１６、２５および３５を含み、また１７、２７およ
び３６を含み、また１８、２８および３７を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む
。
【００６４】
ここで図１６を参照すると、副機能ユニット１５、２８および３２が動作不能である。
第５から第８の物理ポートスライス３１６−５から３１６−８において、それぞれのパッ
ドおよび第１の副機能ユニット、３２０−５および１６、３２０−６および１７、３２０
−７および１８、そして、３１６−８および１Ｓの間の信号は、それぞれ、１機能ユニッ
トだけ右へシフトされる。第６から第８の物理ポートスライス３１６−６から３１６−８
における、第１および第２の副機能ユニット、１６および２５、１７および２６、１８お
よび２７の間の信号は、それぞれ、１機能ユニットだけ左へシフトされる。第２から第４
の物理ポートスライス３１６−２から３１６−４における、第１および第３の副機能ユニ
ット、１２および３３、１３および３４、１４および３５の間の信号は、それぞれ、１機
能ユニットだけ右へシフトされる。第３から第８の物理ポートスライス３１６−３から３
１６−８における、第３の副機能ユニット３３から３Ｓ、およびパッド３２２−２から３
２２−８への信号は、スペア機能ユニット３１８と同様に、１機能ユニットだけ左へシフ
トされる。
【００６５】
図１６の結果として生じる論理ポートスライスは、副機能ユニット１１、２１、および
３１を含み、また１２、２２、および３３を含み、また１３、２３および３４を含み、ま
た１４、２４および３５を含み、また１６、２５および３６を含み、また１７、２６およ
び３７を含み、また１８、２７および３８を含み、そして、１Ｓ、２Ｓおよび３Ｓを含む
。
【００６６】
ここで図１７を参照すると、９つの機能ポート３３２−１〜３３２−９を備えた典型的
な８ポート半導体３３０が製造される。第９ポート３３２−９におけるパッド３３４−９
および３３６−９は、それぞれ使用されなくてよい。更には、切り替えるべき隣接するポ
ートがないので、第１の物理ポートスライス３３２−１、又は第９の物理ポートスライス
３３２−９における、１以上のスイッチング・デバイスＸ−１およびＸ−９は、それぞれ
、使用されなくてもよい。ポート３２２のそれぞれは、第１、第２、および第３の副機能
ユニット１Ｘ、２Ｘ、および３Ｘを、それぞれ含む。半導体３３０における、パッド３３
４と第１の副機能ユニット１Ｘとの間の第１のスイッチング・デバイス３３８は、パッド
３３４から、隣接する物理ポートスライス３３２における第１の副機能ユニット１Ｘへの
信号、或いは、第１の副機能ユニット１Ｘからパッド３３４への信号のルートを、それぞ
れ定める。
【００６７】
第１および第２の副機能ユニット１Ｘおよび２Ｘとの間に配置された第２のスイッチン
グ・デバイス３４０は、第２の副機能ユニット２Ｘから、第１の副機能ユニット１Ｘへの
信号、或いは、第１の副機能ユニット１Ｘから、第２の副機能ユニット２Ｘへの信号のル
ートを、それぞれ定める。第２および第３の副機能ユニット２Ｘおよび３Ｘとの間に配置
された第３のスイッチング・デバイス３４２は、第１の副機能ユニット１Ｘから、第３の
副機能ユニット３Ｘへの信号、或いは、第３の副機能ユニット３Ｘから、第１の副機能ユ
ニット１Ｘへの信号のルートを、それぞれ定める。上記したように、第１の副機能ユニッ
ト１Ｘから第３の副機能ユニット３Ｘへの信号３４４は、動作可能な第１の副機能ユニッ
ト１Ｘを備えた物理ポートスライスにおける第２の副機能ユニット２Ｘを通って、ルート
が定められる。
【００６８】
第３の副機能ユニット３Ｘおよびパッド３３６の間に配置された第４のスイッチング・
デバイス３４６は、第３の副機能ユニット３Ｘからパッド３３６への信号、或いは、パッ
ド３３６から第３の副機能ユニット３Ｘへの信号のルートをそれぞれ定める。典型的な実
施形態においては、それぞれの物理ポートスライス３３２には、副機能ユニット１Ｘと２
Ｘとの間、副機能ユニット２Ｘと３Ｘとの間、入力ポートおよび／又は出力ポートと３３
４と１Ｘとの間、そして、副機能ユニット３Ｘと３３６との間に、それぞれ２つのスイッ
チング・デバイスが置かれる。これは、双方向信号伝送を提供する。典型的な実施形態に
おいて、スイッチング・デバイス３３８、３４０、３４２、および３４６のそれぞれは、
２つ以上の異なる入力信号から出力を選択するマルチプレクサ・スイッチである。例えば
、第３の物理ポートスライス３３２−３において、それぞれ、第２の副機能２２および第
３の副機能３３の間に、下方への信号フローを備えたスイッチング・デバイス３４２−３
は、副機能ユニット１２、１３、および１４のうちの１つから、副機能ユニット３３への
出力信号のルートを選択的に定める。
【００６９】
ここで図１８を参照すると、典型的な３ポート半導体３５４が、更に詳細に示されてい
る。半導体３５４は、３つの機能ユニット３５６−１から３５６−３と、スペア機能ユニ
ット２５８とを備える。第１の副機能ユニット１Ｘとパッド３６２との間に配置された、
下方への信号パスを有する、スイッチング・デバイス３６０−２および３６０−３は、パ
ッド３６２から同じ物理ポートスライス３５６における第１の副機能ユニット１Ｘへの信
号のルートを定める。例えば、第２の物理ポートスライス３５６−２における下方への信
号パスを有するスイッチング・デバイス３６０−２は、第１の物理ポートスライス３５６
−１の入力パッド３６２−１か、または第２の物理ポートスライス３５６−２の入力パッ
ド３６２−２から、第２の物理ポートスライス３５６−２の第１の副機能ユニット１２へ
の信号を出力してよい。同様に、反対方向においても、信号のルートが定められる。
【００７０】
第１の副機能ユニット１Ｘと第２の副機能ユニット２Ｘとの間に配置された、下方への
信号パスを有する、スイッチング・デバイス３６４−１〜３６４−３と、３６４−Ｓとは
、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第
２の副機能ユニット２Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス
３５６−２における下方への信号パスを有するスイッチング・デバイス３６４−２は、副
機能ユニット１１、１２、および１３のいずれかから副機能ユニット２２への信号を出力
してよい。同様に、反対方向においても、信号のルートが定められる。
【００７１】
第２の副機能ユニット２Ｘと第３の副機能ユニット３Ｘとの間に配置された、下方への
信号パスを有する、スイッチング・デバイス３６６−１から３６６−３と３６６−Ｓとは
、第１の副機能ユニット１Ｘの中の１つから、同じ物理ポートスライス３５６における第
３の副機能ユニット３Ｘへの信号のルートを定める。例えば、第２の物理ポートスライス
３５６−２における下方への信号パスを有するスイッチング・デバイス３６６−２は、副
機能ユニット１１、１２、および１３のいずれかから副機能ユニット３２への信号を出力
してよい。同様に、反対方向においても、信号のルートが定められる。
【００７２】
第３の副機能ユニット３Ｘとパッド３７０との間に配置された、下方への信号パスを有
する、スイッチング・デバイス３６８−１から３６８−３は、第３の副機能ユニット３Ｘ
の中の１つから、同じ物理ポートスライス３５６におけるパッド３７０への信号のルート
を定める。例えば第２の物理ポートスライス３５６−２における下方への信号パスを有す
るスイッチング・デバイス３６８−２は、副機能ユニット３２または３３から、同じ物理
ポートスライスの出力パッド３７０−２への信号を出力してよい。同様に、反対方向にお
いても、信号のルートが定められる。
【００７３】
ここで図１９を参照すると、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そ
して、第２および第３の副機能ユニット２Ｘおよび３Ｘの間に配置された、典型的なスイ
ッチング・デバイス３７８および３８０が、それぞれ、より詳細に示されている。図１９
に示されたマルチプレクサ３７８および３８０は、４対１マルチプレクサであって、第１
および第２の信号、ＮＥ＿ＳＷおよびＮＷ＿ＳＥ、そして、ＳＷ＿ＮＥおよびＳＥ＿ＮＷ
によって制御されるが、これらについては後に詳細を述べる。４対１マルチプレクサが示
されているが、入力信号の数に応じて、３対１マルチプレクサ、２対１マルチプレクサ、
および／又は、Ｍ対１マルチプレクサ（Ｍは整数である）が使用されてよい。
【００７４】
下方の信号フローを有するマルチプレクサ・スイッチ３７８のそれぞれにおいて、「１
」入力は、左側に隣接する物理ポートスライス３８２における副機能ユニット１Ｘから、
出力信号を受信する。「０」入力は、現在の物理ポートスライス３８２における副機能ユ
ニット１Ｘから、出力信号を受信する。「２」入力は、右側に隣接する物理ポートスライ
ス３８２における副機能ユニット１Ｘから、出力信号を受信する。各マルチプレクサ・ス
イッチ３７８および３８０は、副機能ユニット１Ｘまたは２Ｘから３つの信号を選択する
ので、「３」入力は、グランドへ固定され、使用されない。同様に、反対方向においても
、信号のルートが定められる。更には、第１および第２の副機能ユニット１Ｘおよび２Ｘ
の間に配置されたマルチプレクサ・スイッチ３７８および３８０がそれぞれ示されている
が、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にマルチプレクサ・スイッチが
、同じように接続されてもよい。
【００７５】
ここで図２０を参照すると、半導体３９６において第１の副機能ユニット１Ｘとパッド
３９４の間に配置されたスイッチング・デバイス３９０と３９２とが、より詳細に示され
ている。下方の信号フローと共に図示されたスイッチング・デバイス３９０は、マルチプ
レクサ・スイッチであり、上方の信号フローと共に図示されたスイッチング・デバイス３
９２は、デュアルスイッチである。スイッチング・デバイス３９０または３９２のいずれ
かの型のスイッチは、排他的に使用されてもよいし、或いは、他方の型のスイッチング・
デバイス３９２または３９０の代替として使用されてもよい。マルチプレクサ・スイッチ
３９０は、制御信号ＭＵＸ＿ＣＲに基づき、２つの入力信号のうちの１つを出力する２対
１マルチプレクサである。「０」入力は、同じ物理ポートスライス３９７の入力パッド３
９４から、出力信号を受信する。「１」入力は、左側に隣接する物理ポートスライス３９
７の入力パッド３９４から、出力信号を受信する。
【００７６】
各デュアルスイッチ３９２は、第１および第２のスイッチ３９８および４００をそれぞ
れ含んでおり、これらのスイッチは、第１および第２の制御信号ＭＵＸ＿ＳＴおよびＭＵ
Ｘ＿ＣＲに基づき、１つの第１の副機能ユニット１Ｘから、複数のパッド３９４の１つへ
の信号を出力するために、互いに協力する。例えば、第２物理ポートスライス３９７−２
におけるデュアルスイッチ３９２−２は、副機能ユニット１２からの信号を、第１のスイ
ッチ３９８−２を開くことにより、同じ物理ポートスライス３９７−２における入力パッ
ド３９４−２へと導くか、或いは、第２のスイッチ４００−２を開くことにより、左側に
隣接している物理ポートスライス３９７−１における出力パッド２９４−２へと導く。第
１および第２のスイッチ３９８および４００のどちらか１つだけが、常に開いた状態にあ
り、スイッチ３９８および４００は、通常は、同時には閉じられない。
【００７７】
ここで図２１を参照すると、表は、図２０におけるスイッチング・デバイス３９０およ
び３９２に対する制御信号の組み合わせを含む。スイッチ３９８および４００は、それぞ
れの制御信号がハイに設定された時に開き、それぞれの制御信号がローに設定された時に
閉じられる。上方への信号フローを有した図２０のデュアルスイッチ３９２に対して、Ｍ
ＵＸ＿ＳＴがハイに設定された場合に、第１のスイッチ３９８が開く。表によると、第１
の副機能ユニット１Ｘからの信号は、ＭＵＸ＿ＳＴがハイに設定された場合には、同じ物
理ポートスライス３９７におけるそれぞれのパッド３９４へルートが定められる。ＭＵＸ
＿ＣＲがハイに設定された場合に、第２のスイッチ４００が開く。表によると、第１の副
機能ユニット１Ｘからの信号は、ＭＵＸ＿ＣＲがハイに設定された場合には、左側に隣接
する物理ポートスライス３９７におけるパッド３９４へ、第１の副機能ユニットからの信
号のルートが定められる。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がゼロの場合、データ
は、パッド３９４へ送信されない。ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲの両方がハイの場合
は、非使用の組み合わせが起きたことになる。
【００７８】
ここで図２２を参照すると、半導体３９６において、第３の副機能ユニット３Ｘと、パ
ッド４１０との間に配置されたスイッチング・デバイス４０８が、より詳細に示される。
図２０では、上方の信号フローと共に示されていたが、下方の信号フローを有する図２２
のスイッチング・デバイス４０８は、デュアルスイッチである。第１および第２の制御信
号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに基づいて、第３の副機能ユニット３Ｘにより、パッ
ド４１０へと出力される信号のルートを定める為に、第１および第２のスイッチ４１２お
よび４１４は、それぞれ互いに協力する。また、図２２のデュアルスイッチに対して、図
２１の制御信号の組み合わせが、制御信号ＭＵＸ＿ＳＴおよびＭＵＸ＿ＣＲに適用される
。図２０のＳＷは信号の方向が片方向であるようなデジタル信号のルートを定めるために
使用される、３状態バッファである。図２２のＳＷは、双方向のアナログ信号を通すＣＭ
ＯＳスイッチである。
【００７９】
ＭＵＸ＿ＳＴがハイに設定される場合、第１のスイッチ４１２が開き、第３の副機能ユ
ニット３Ｘからの信号は、同じ物理ポートスライス３９７におけるそれぞれのパッド４１
０へと、ルートが定められる。ＭＵＸ＿ＣＲがハイに設定される場合、第２のスイッチ４
１４が開き、第３の副機能ユニット３Ｘからの信号は、左に隣接する物理ポートスライス
３９７のパッド４１０へと、ルートが定められる。図２２には、下方の信号フローを有す
る１つのスイッチング・デバイス４０８が示されているだけであるが、上方の信号フロー
を有するスイッチング・デバイスを、同じような配置で備えてよい。また、デュアルスイ
ッチ４０８は、マルチプレクサ・スイッチと置き換えられてもよい。
【００８０】
ここで図２３（ａ）を参照すると、システムは、自動試験装置（ＡＴＥ）４２０、レー
ザ４２２、および、トリミング回路４２４とヒューズ回路４２６と副機能ユニットとスイ
ッチング・デバイス（これらをまとめて４２８と呼ぶ）とを有した自己修正可能な半導体
４２３を備える。ＡＴＥ４２０は、テストモードの最中に副機能ユニットを試験し、（も
しあるならば）動作不能な副機能ユニットを識別する。ＡＴＥ４２０は、欠陥がある副機
能ユニットの位置をレーザ４２２へ出力し、当該レーザは、ヒューズ回路４２６における
対応するヒューズを、作成または破壊する。通常モードでは、後述するように、スイッチ
ング・デバイスを構成するために、トリミング回路４２４は、ヒューズ回路４２６を利用
する。
【００８１】
ここで図２３（ｂ）を参照すると、トリミング回路４２４が図示される。試験処理の後
に、レーザ４２２は、半導体４２３のヒューズ回路４２６における１以上のヒューズをゼ
ロに不活性化してよく、これによりヒューズ回路はＴＲＩＭ＿＊信号の値を設定する。「
＊」は、副機能ユニットに対する記入子である。ＴＲＩＭ＿Ｐ１、ＴＲＩＭ＿Ｐ２、ＴＲ
ＩＭ＿Ｐ３の信号がある。デコードモジュール４３６の入力は、ＴＲＩＭ＿＊信号を受信
する。ＴＲＩＭ＿＊信号は、ヒューズ回路４２６からの、ｎビット幅の信号である。デコ
ードモジュール４３６は、ＴＲＩＭ＿＊信号を、ゼロから８の間の値のバイナリ値に変換
する。バイナリ値のそれぞれは、（８ポート半導体であると仮定した場合）、半導体８６
の物理ポートスライスに対応する。第１のマルチプレクサ・スイッチ４３８の、第１およ
び第２の入力は、このバイナリ値を受信する。
【００８２】
ＤＩＳ＿ＦＵＳＥ信号が確実にデフォルトでローに設定されるために、入力パッドは、
好ましくはプルダウン抵抗を有する。通常動作の最中に、トリムされたヒューズ容量が半
導体８６におけるアクティブなグループを決定するように、ＤＩＳ＿ＦＵＳＥ信号はロー
に設定される。しかしながら、試験処理の最中、動作不能な副機能ユニットおよび／又は
機能ユニット９２を検出するために、トリミング回路４２４は、半導体８６において、異
なるパターンでデータを転送する為の１以上のシフトレジスタを利用する事が出来る。
【００８３】
第１のマルチプレクサ・スイッチ４３８の第２の制御信号は、デフォルトでハイに設定
される。従って、ＤＩＳ＿ＦＵＳＥ信号がローに設定される場合、第１のマルチプレクサ
・スイッチ４３８は、デコードモジュール４３６からバイナリ値を出力する。ＴＲＩＭ＿
＊信号をデコードすることにより、ＴＲＩＭ＿＊信号の値のマッピングが単純化される。
半導体８６が望ましく動作するために、レーザが不活性にする必要があるヒューズの数を
統計的に最小化するというやり方で、マップモジュール４４０は、ＴＲＩＭ＿＊信号の値
をマップする。第１のマルチプレクサ・スイッチ４３８の出力は、管理インターフェイス
によって読み出し可能なレジスタへと送信される。
【００８４】
自動試験装置（ＡＴＥ）は、欠陥を有しない半導体８６における、副機能ユニットおよ
び／又は機能ユニット９２を識別する。半導体８６のアナログ部分を満足のいくように試
験する為に、半導体８６上の副機能ユニット９２は、異なる論理ポートスライスを形成す
るように配置される。レーザで不活性化されるヒューズは永久的であるので、半導体８６
の完全性を試験する為には、ヒューズ回路４２８内に不活性なヒューズを持たない様々な
論理ポートスライスを形成することが望ましい。
【００８５】
シフトレジスタ４４４は、シフターロジックの製造欠陥に出会う確率を最小化するため
に使用される。ＴＣＫ信号は、シフトレジスタ４４４にクロックを与える。シフトレジス
タ４４４は、ＴＣＫ信号の立ち上がりのエッジに合わせて、時間を測定する。データは、
ＴＤＩ信号から、シフトレジスタ４４４へとシフトされる。シフトレジスタ４４４は、ｐ
ビットおよびｎビットのデータの大きい方の値に１を加えたデータを有する。ＴＤＩ信号
は、第３のマルチプレクサ・スイッチ４４６へと入力されるので、第３のマルチプレクサ
・スイッチ４４６の為の制御信号として機能するＴＭＳ信号は、通常は、ローに設定され
る。
【００８６】
シフトレジスタ４４４は、２つの動作モードを有する。ダイレクトモードにおいて、シ
フトレジスタ４４４は、第１のマルチプレクサ・スイッチ４３８の入力へ、ｎビットの出
力をする。ダイレクトモードは、ＡＴＥプログラミングの最中に利用される。シフトレジ
スタ４４４からのｎビット信号が、第１のマルチプレクサ・スイッチ４３８によって出力
される場合に、ｎビット信号は、マップモジュール４４０によってマップされる。半導体
８６の全ての機能ユニット９２におけるシフトレジスタ４４４は、ＴＤＩ信号からのデー
タによって一斉にロードされる。
【００８７】
バイパスモードにおいて、第１のマルチプレクサ・スイッチ４３８はバイパスされ、シ
フトレジスタ４４４によって出力されるｐビットは、第２のマルチプレクサ・スイッチ４
４２へ入力される。従って、マップモジュール４４０もまた、バイパスされる。ＡＮＤゲ
ート４４８の出力は、ＤＩＳ＿ＦＵＳＥ信号およびハイ信号で定められる。ＡＮＤゲート
４４８の出力は、第２のマルチプレクサ・スイッチ４４２に対する制御信号である。バイ
パスモードでは、ＴＭＳ信号はハイに設定される。従って、データは、Ｓ＿ＩＮ信号から
シフトレジスタ４４４へと入る。バイパスモードは、マップモジュール４４０に欠陥があ
る場合に利用される。隣接する物理ポートスライスのシフトレジスタ４４４は、Ｎ番目の
シフトレジスタ４４４の出力が、（Ｎ＋１）番目のシフトレジスタ４４４の入力によって
受信されるように、デイジーチェイン接続される。
【００８８】
試験の最中には、論理ポートスライスを構成する為に、管理インターフェイスを利用す
ることが役立ってもよい。この場合、管理インターフェイスは、書込可能レジスタ４５０
を利用する。書込可能レジスタ４５０は、リセット信号としてＴＲＳＴ信号を受信する。
第１のマルチプレクサ・スイッチ４３８の入力は、書込可能レジスタ４５０から、ｎビッ
トの幅の出力を受け取る。この場合、書込可能レジスタ４５０から出力を受け取る第１の
マルチプレクサ・スイッチ４３８の入力が選択されるように、ＤＩＳ＿ＦＵＳＥ信号は、
ハイに設定される。ＤＩＳ＿ＦＵＳＥ信号がハイに設定された後、書込可能レジスタ４５
０は、コンフィギュレーションデータが書込可能レジスタ４５０によって生成されるのか
、ヒューズ回路４２８のヒューズによって生成されるのかどうかを制御する。
【００８９】
ここで図２４を参照すると、表は、デコードモジュール４３６によって実装されるマッ
ピングスキームを要約している。デコードモジュール４３６は、ＴＲＩＭ＿＊信号の値を
、物理ポートスライスを示す、対応するＳＫＩＰ＿＊値にマップする。望ましい動作の為
に不活性化されるヒューズの数が最小化されるように、ヒューズマッピングは実装される
。ＴＲＩＭ［３：０］の値は、ヒューズが不活性化されない場合０と仮定され、１つのヒ
ューズが不活性となる場合には１と仮定される。機能不全がある場合における多義性を避
けるために、非使用のＴＲＩＭ［３：０］の組み合わせが、バイナリ値へとマップされる
。図２４において、非使用の組み合わせのマッピングは、必要とされるマッピングのロジ
ックを最小化する。
【００９０】
ＡＴＥが使用される場合、ＳＫＩＰ［３：０］の値は、シフトレジスタ４４４からのデ
ータをシフトすることによって生成される。しかしながら、デコードされたＳＫＩＰ［３
：０］の値は、好ましくは、レーザがヒューズを不活性とする場合に使用される。動作不
能な副機能ユニット９２が検出されない場合には、ペア機能ユニットを使用禁止にするこ
とが最も効率的である。従って、ＴＲＩＭ［３：０］の値が００００である場合、使用禁
止ポートとして。ポート８が選択される。しかしながら、この場合、実際にヒューズを不
活性化する必要はない。
【００９１】
ここで図２５を参照すると、表は、半導体８６における第１、第２および第３の副機能
ユニットの為のトリミング信号を要約する。第１の副機能ユニットはブロックＰ１に対応
し、第２の副機能ユニットはブロックＰ２に対応し、第３の副機能ユニットはブロックＰ
３と対応する。図２４の表によると、与えられたＴＲＩＭ［３：０］の値は、対応するＳ
ＫＩＰ［３：０］の値を有する。
【００９２】
ここで図２６を参照すると、半導体８６上の全てのポートは、ハードワイヤードな入力
信号ＰＯＲＴ＿ＳＬＩＣＥ［３：０］を有する。ＰＯＲＴ＿ＳＬＩＣＥ［３：０］の値は
、０から８の間であって、特定の物理ポートスライス番号を識別する。ＳＫＩＰ＿＊信号
の値は、動作不能な副機能ユニット９２の物理ポートスライス番号を識別するので、ＰＯ
ＲＴ＿ＳＬＩＣＥ［３：０］とＳＫＩＰ＿＊とは、論理ポートスライスのレイアウトを決
めるために比較される。
【００９３】
図２６における式は、スイッチング・デバイスの為に制御信号を有している半導体８６
上での制御信号の値を決定する。ＮＥ＿ＳＷ、ＮＷ＿ＳＥ、ＳＷ＿ＮＥ、およびＳＥ＿Ｎ
Ｗの制御信号は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、そして、第１お
よび第３の副機能ユニット１Ｘおよび３Ｘの間のマルチプレクサ・スイッチ３７８および
３８８が、それぞれ、図１９においてどのように動作するのかを定める。ＭＵＸ＿Ｘ制御
信号は、第１の副機能ユニット１Ｘおよびパッド３９４の間、そして、第３の副機能ユニ
ット３Ｘおよびパッド４１０の間の、マルチプレクサ・スイッチ３９０およびデュアルス
イッチ３９２が、それぞれ、図２０および図２２においてどのように動作するのかを定め
る。
【００９４】
ここで図２７を参照すると、ＭＵＸ＿ＳＴとＭＵＸ＿ＣＲの制御信号は、ＳＫＩＰ＿＊
およびＰＯＲＴ＿ＳＬＩＣＥの値を比較することにより決定される。例えば、ＳＫＩＰ＿
＊か、ＰＯＲＴ＿ＳＬＩＣＥよりも小さい場合、第１の副機能ユニット１Ｘおよびパッド
３９４の間のスイッチング・デバイス３９０および３９２は、それぞれ、第１の副機能ユ
ニット１Ｘから左側に隣接する物理ポートスライス３９７へ、信号のルートを定める。同
様に、第３の副機能ユニット３Ｘおよびパッド４１０の間のスイッチング・デバイス４０
８は、それぞれ、第３の副機能ユニット３Ｘから左側に隣接する物理ポートスライス３９
７へ、信号のルートを定める。反対方向へ伝達する信号に対しては、シフトの方向は逆と
なる。また、ＳＫＩＰ＿＊が、ＰＯＲＴ＿ＳＬＩＣＥよりも大きい場合、信号の進路は変
更されない。
【００９５】
ここで図２８を参照すると、ＮＥ＿ＳＷおよびＮＷ＿ＳＥの制御信号の値は、ＳＫＩＰ
＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することに
より決定される。図２８の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間、
そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された下方
の信号フローを有するマルチプレクサ・スイッチ３７８の為の制御信号を決定する。マル
チプレクサ・スイッチ３７８は、図１９に示すように、第１および第２の副機能ユニット
１Ｘおよび２Ｘの間、そして、第１および第３の副機能ユニット１Ｘおよび３Ｘの間の信
号のルートを、それぞれ定める。例えばＮＥ＿ＳＥがゼロに等しく、ＮＷ＿ＳＥが１に等
しい場合、左側に隣接した物理ポートスライス３８２における副機能ユニット１Ｘからの
信号は、現在の物理ポートスライス３８２における副機能ユニット２Ｘへと、ルートが定
められる。
【００９６】
ここで図２９を参照すると、ＳＥ＿ＮＷおよびＳＷ＿ＮＥの制御信号の値は、ＳＫＩＰ
＿ＴＯＰの値とＳＫＩＰ＿ＢＯＴの値とを、ＰＯＲＴ＿ＳＬＩＣＥの値と比較することに
よって決定される。図２９の表は、第１および第２の副機能ユニット１Ｘおよび２Ｘの間
、そして、第２および第３の副機能ユニット２Ｘおよび３Ｘの間にそれぞれ配置された上
方の信号フローを有するマルチプレクサ・スイッチ３８０の為の制御信号を決定する。マ
ルチプレクサ・スイッチ３８０は、図１９に示すように、第２および第１の副機能ユニッ
ト２Ｘおよび１Ｘの間、そして、第３および第１の副機能ユニット３Ｘおよび１Ｘの間の
信号のルートを、それぞれ定める。例えば、ＳＥ＿ＮＷが１に等しく、ＳＷ＿ＮＥがゼロ
に等しい場合、右側に隣接した物理ポートスライス３８２における副機能ユニット２Ｘか
らの信号は、現在の物理ポートスライス３８２における副機能ユニット１Ｘへと、ルート
が定められる。
【００９７】
ここで図３０を参照すると、典型的なシフトレジスタの実施例が示される。各物理ポー
トスライスは、シフトレジスタ４５８およびマルチプレクサ・スイッチ４６０を含む。全
てのマルチプレクサ・スイッチ４６０における第１の入力は、ＴＤＩ信号を受信する。全
てのマルチプレクサ・スイッチ４６０における第２の入力は、その前のシフトレジスタ４
５８からの出力を受け取る。ダイレクトモードにおいて、全てのシフトレジスタ４５８は
、ＴＤＩ信号によって一斉にロードされる。１２のトリミングビットと、１の制御ビット
とを有するシフトレジスタ４５８を構成するためには、１３ビットが必要とされる。しか
しながら、典型的な実施形態では、シフトレジスタ４５８は、１５ビットのレジスタであ
る。従って、各シフトレジスタ４５８における上位の２ビットは、ダイレクトモードの最
中には使用されない。
【００９８】
ここで、本発明が教示する基板は、様々な形態で実装される事が出来ることは、当業者
であれば、先の記載から明らかである。従って、本発明は特定の実施例に関連して述べら
れたが、図面、明細書、および特許請求の範囲を研究することにより、その他の改良が行
われることは、当業者にとっては明らかであるので、本発明の本当の範囲は、そのような
実施例に限定されるべきではない。
【図面の簡単な説明】
【００９９】
【図１】従来技術における、副機能ユニットを有する多数の機能ユニットを備えた半導体の機能ブロック図である。
【図２】従来技術における、ギガビットの物理レイヤ・デバイスの為の典型的な機能ユニットの機能ブロック図である。
【図３（ａ）】スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。
【図３（ｂ）】スイッチング・デバイスへ命令を行い、試験・欠陥確認回路を追加的に有する、オンチップのコントローラの機能ブロック図を示す。
【図４】１つの動作不能の機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第１の典型的な自己修正可能な半導体の機能ブロック図である。
【図５】１以上の動作不能の副機能ユニットを置換するスペア機能ユニットを備えた、本発明に係る第２の典型的な自己修正可能な半導体の機能ブロック図である。
【図６】１端にスペア機能ユニットを備えた、本発明に係る第３の典型的な自己修正可能な半導体の機能ブロック図である。
【図７】部分的なスペア機能ユニットを備えた、本発明に係る第４の典型的な自己修正可能な半導体の機能ブロック図である。
【図８】２つの部分的なスペア機能ユニットが中央に配置された、本発明に係る第５の典型的な自己修正可能な半導体の機能ブロック図である。
【図９】２つの部分的なスペア機能ユニットが１端に配置された、本発明に係る第６の典型的な自己修正可能な半導体の機能ブロック図である。
【図１０】部分的なスペア機能ユニットと多重化されたスイッチング・デバイスとを備えた、本発明に係る第７の典型的な自己修正可能な半導体の機能ブロック図である。
【図１１】複数の副機能ユニットと、２つの部分的なスペア機能ユニットと、多重化されたスイッチング・デバイスとを備えた、本発明に係る第８の典型的な自己修正可能な半導体の機能ブロック図である。
【図１２】動作不能な副機能ユニットを、単一のスペア機能ユニットにおける副機能ユニットと置き換える為のステップを示すフローチャートである。
【図１３】加算ノードスイッチの一例を示す図である。
【図１４】従来技術において、通信を行う第１および第２の副機能ユニットと、通信を行う第１および第３の副機能ユニットとを備えた半導体の機能ブロック図である。
【図１５】１つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第１の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。
【図１６】１つ以上の動作不能な副機能ユニットを置換するためのスペア機能ユニットを備えた、本発明に係る第２の典型的な８ポートの自己修正可能な半導体の機能ブロック図である。
【図１７】第１、第２、および第３の副機能ユニットを有する機能ユニットと、スイッチング・デバイスと、入力パッドおよび出力パッドと、副機能ユニット間に設定された信号パスとを備えた、本発明に係る半導体を示す。
【図１８】スペア機能ユニットと、副機能ユニット間のスイッチング・デバイスと、入力パッドと、出力パッドとを備えた、本発明に係る典型的な、自己修正可能な３ポート半導体の機能ブロック図である。
【図１９】第１および第２の副機能ユニット間に多重化されたスイッチング・デバイスを備えた自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。
【図２０】マルチプレクサと、第１の副機能ユニットおよび入力パッドの間にデュアルスイッチを有する自己修正可能な半導体における、３つの機能ユニットの機能ブロック図である。
【図２１】それぞれの第１の副機能ユニットと入力パッドとの間のスイッチング・デバイス、および、それぞれの第３の副機能ユニットと出力パッドとの間のスイッチング・デバイスに対する制御信号の組み合わせを示す表である。
【図２２】それぞれの第３の副機能ユニットと出力パッドの間の素子を切り替えるデュアルスイッチを備えた、自己修正可能な半導体における３つの機能ユニットの機能ブロック図である。
【図２３（ａ）】動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。
【図２３（ｂ）】動作不能な副機能ユニットと、トリミング回路とをそれぞれ配置した、システムの機能ブロック図である。
【図２４】本発明に係る自己修正可能な半導体の為の、半導体の検査プロセスにおけるヒューズマッピングを示す表である。
【図２５】機能ユニットにおける動作不能な副機能ユニットを識別する為のトリミング信号を示す表である。
【図２６】自己修正可能な半導体におけるスイッチング・デバイスの為の制御信号を定める為の関数を示す表である。
【図２７】副機能ユニットと、入力パッドおよび／又は出力パッドとの間の信号フローと、ＳＫＩＰ＿＊信号とＰＯＲＴ＿ＳＬＩＣＥ信号とに基づくスイッチング・デバイス制御信号の値とを示す表である。
【図２８】第１および第２の副機能ユニット、および第１および第３の副機能ユニットの間の下方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。
【図２９】第３および第１の副機能ユニット、および第２および第１の副機能ユニットの間の上方への信号フローと、ＳＫＩＰ＿ＴＯＰ信号、ＳＫＩＰ＿ＢＯＴ信号、およびＰＯＲＴ＿ＳＬＩＣＥ信号に基づくスイッチング・デバイス制御信号の値を示す表である。
【図３０】副機能ユニット間、および、副機能ユニットと入力パッドおよび／または出力パッド間の信号パスを確認する為に使用される機能ユニットの為のシフトレジスタの機能ブロック図である。
【特許請求の範囲】
【請求項１】
自己修正可能な半導体であって、
第１の機能を実行する為に、互いに協力する第１、第２、および第３の副機能ユニット
を有する第１の機能ユニットであって、前記第１の副機能ユニットは、前記第２の副機能
ユニット、および／又は前記第３の副機能ユニットの少なくとも１つと通信し、前記第２
の副機能ユニットは、前記第１の副機能ユニット、および／又は前記第３の副機能ユニッ
トの少なくとも１つと通信する、第１の機能ユニットと、
第１、第２、および第３の副機能ユニットを有する第１のスペア機能ユニットであって
、前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットは、それぞれ機能的に交換可能である、第１
のスペア機能ユニットと、
前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットとそれぞれ通信し、そして、前記第１の機能
ユニットにおける前記第１、第２、および第３の副機能ユニットの少なくとも１つが動作
不能である場合に、前記第１の機能ユニットにおける前記第１、第２、および第３の副機
能ユニットの少なくとも１つを、前記第１のスペア機能ユニットにおける前記第１、第２
、および第３の副機能ユニットの少なくとも１つに置き換える複数のスイッチング・デバ
イスと
を備える自己修正可能な半導体。
【請求項２】
前記自己修正可能な半導体における少なくとも１つの動作不能な副機能ユニットを識別
し、そして、前記少なくとも１つの動作不能な副機能ユニットを置き換える為に前記スイ
ッチング・デバイスの構成の為のコンフィグレーションデータを生成するコントローラを
更に備えた請求項１に記載の自己修正可能な半導体。
【請求項３】
前記コントローラは、前記自己修正可能な半導体の上に配置される請求項２に記載の自
己修正可能な半導体。
【請求項４】
前記コントローラは、前記自己修正可能な半導体から離れて配置されており、
前記スイッチング・デバイスの為の前記コンフィグレーションデータを記憶する為に、
前記自己修正可能な半導体の上に配置されたメモリを更に備える請求項２に記載の自己修
正可能な半導体。
【請求項５】
前記第１の機能ユニットおよび前記第１のスペア機能ユニットは、前記自己修正可能な
半導体の上の列および行のいずれかに置かれ、
前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットは、列および行のその他の場所に置かれる請
求項１に記載の自己修正可能な半導体。
【請求項６】
第１、第２、および第３の副機能ユニットを有する第２の機能ユニットを更に備え、
前記第１の機能ユニットにおける前記第１、第２、および第３の副機能ユニットと、前
記第２の機能ユニットにおける前記第１、第２、および第３の副機能ユニットとは、それ
ぞれ、機能的に交換可能であり、前記第１のスペア機能ユニットは、前記第１および第２
の機能ユニットの間に配置されるか、或いは、前記第１および第２の機能ユニットのいず
れかに隣接して配置される請求項１に記載の自己修正可能な半導体。
【請求項７】
前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニ
ットは、前記自己修正可能な半導体の上の列および行のいずれかに置かれ、
前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニ
ットのそれぞれにおける、前記第１、第２、および第３の副機能ユニットは、列および行
のその他の場所に置かれる請求項６に記載の自己修正可能な半導体。
【請求項８】
前記スイッチング・デバイスの少なくとも１つは、ｙ個の入力を受信して、そして、前
記ｙ個の入力のうちの１つを選択的に出力するマルチプレクサを有する請求項１に記載の
自己修正可能な半導体。
【請求項９】
前記マルチプレクサは、機能的に交換可能な前記第１、第２、および第３の副機能ユニ
ットからの出力信号を受信する請求項８に記載の自己修正可能な半導体。
【請求項１０】
前記スイッチング・デバイスの少なくとも１つは、入力を受信し、そして、第１および
第２の制御信号に基づいて選択的に前記入力を出力する第１および第２のスイッチを有す
る請求項１に記載の自己修正可能な半導体。
【請求項１１】
前記入力は、前記自己修正可能な半導体における副機能ユニットおよびパッドのいずれ
かの出力信号である、請求項１０に記載の自己修正可能な半導体。
【請求項１２】
前記スイッチング・デバイスは、アナログスイッチング・デバイスおよびデジタルスイ
ッチング・デバイスの少なくとも１つを有する請求項１に記載の自己修正可能な半導体。
【請求項１３】
前記アナログスイッチング・デバイスは、電流ベースである請求項１２に記載の自己修
正可能な半導体。
【請求項１４】
前記第１の機能ユニット、および前記第１のスペア機能ユニットの少なくとも１つにお
ける、前記第１および第３の副機能ユニット間で通信される信号は、前記第１の機能ユニ
ット、および／又は前記第１のスペア機能ユニットの少なくとも１つにおける、前記第２
の副機能ユニットを通って、ルートが決定される、請求項１に記載の自己修正可能な半導
体。
【請求項１５】
１以上の追加のスペア機能ユニットを更に備える請求項１に記載の自己修正可能な半導
体。
【請求項１６】
機能を実行する１以上のＭ個の機能ユニットと、前記機能を実行して、そして前記Ｍ個
の機能ユニットと交換可能な１以上のＮ個のスペア機能ユニットと、前記Ｍ個の機能ユニ
ット、および前記Ｎ個のスペア機能ユニットと通信し、そして前記Ｍ個の機能ユニットの
１つが動作不能である場合に、前記Ｍ個の機能ユニットの前記１つを、前記Ｎ個のスペア
機能ユニットの１つに選択的に置き換えるスイッチング・デバイスとを有する自己修正可
能な半導体と、
自動試験装置（ＡＴＥ）と、
少なくとも１つの動作不能な機能ユニットの配置を選択的に記憶する複数のヒューズを
有した、前記自己修正可能な半導体に関連するヒューズ回路と、
前記ＡＴＥと前記ヒューズ回路との間でインターフェイスとして働く、前記自己修正可
能な半導体に関連するトリミング回路と
を備えたシステム。
【請求項１７】
前記トリミング回路は、通常モードと試験モードとを有する請求項１６に記載のシステ
ム。
【請求項１８】
前記試験モードの最中に、前記機能ユニットを選択し、そして試験を行う為に、前記ト
リミング回路は、前記ＡＴＥを前記ヒューズ回路よりも優先させる請求項１７に記載のシ
ステム。
【請求項１９】
前記スイッチング・デバイスは、前記通常モードの最中に、前記少なくとも１つの動作
不能な機能ユニットの前記配置に基づいて、選択的に構成される請求項１８に記載のシス
テム。
【請求項２０】
自己修正可能な半導体であって、
第１、第２、および第３の副機能ユニットを有し、それぞれが同じ機能を実行する１以
上のＭ個の機能ユニットであって、それぞれに対応した前記第１、第２、および第３の副
機能ユニットにおいて対応するそれぞれは、同じ機能を実行し、前記第１の副機能ユニッ
トにおいて対応するいずれかは、前記第２および／又は前記第３の副機能ユニットにおけ
る対応するいずれかの少なくとも１つと通信し、前記第２の副機能ユニットにおいて対応
するいずれかは、前記第１および／又は前記第３の副機能ユニットにおける対応するいず
れかの少なくとも１つと通信するＭ個以上の機能ユニットと、
前記Ｍ個の機能ユニットにおいて対応する副機能ユニットと、機能的に交換可能な、
１以上のＸ個の副機能ユニットを有する第１のスペア機能ユニットと、
前記Ｍ個の機能ユニットにおける前記第１、第２、および第３の副機能ユニットの少な
くとも１つが動作不能である場合に、前記Ｍ個の機能ユニットにおける前記第１、第２、
および第３の副機能ユニットの少なくとも１つを、前記Ｘ個の副機能ユニットの少なくと
も１つと置き換える、複数のスイッチング・デバイスと
を備える自己修正可能な半導体。
【請求項１】
自己修正可能な半導体であって、
第１の機能を実行する為に、互いに協力する第１、第２、および第３の副機能ユニット
を有する第１の機能ユニットであって、前記第１の副機能ユニットは、前記第２の副機能
ユニット、および／又は前記第３の副機能ユニットの少なくとも１つと通信し、前記第２
の副機能ユニットは、前記第１の副機能ユニット、および／又は前記第３の副機能ユニッ
トの少なくとも１つと通信する、第１の機能ユニットと、
第１、第２、および第３の副機能ユニットを有する第１のスペア機能ユニットであって
、前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットは、それぞれ機能的に交換可能である、第１
のスペア機能ユニットと、
前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットとそれぞれ通信し、そして、前記第１の機能
ユニットにおける前記第１、第２、および第３の副機能ユニットの少なくとも１つが動作
不能である場合に、前記第１の機能ユニットにおける前記第１、第２、および第３の副機
能ユニットの少なくとも１つを、前記第１のスペア機能ユニットにおける前記第１、第２
、および第３の副機能ユニットの少なくとも１つに置き換える複数のスイッチング・デバ
イスと
を備える自己修正可能な半導体。
【請求項２】
前記自己修正可能な半導体における少なくとも１つの動作不能な副機能ユニットを識別
し、そして、前記少なくとも１つの動作不能な副機能ユニットを置き換える為に前記スイ
ッチング・デバイスの構成の為のコンフィグレーションデータを生成するコントローラを
更に備えた請求項１に記載の自己修正可能な半導体。
【請求項３】
前記コントローラは、前記自己修正可能な半導体の上に配置される請求項２に記載の自
己修正可能な半導体。
【請求項４】
前記コントローラは、前記自己修正可能な半導体から離れて配置されており、
前記スイッチング・デバイスの為の前記コンフィグレーションデータを記憶する為に、
前記自己修正可能な半導体の上に配置されたメモリを更に備える請求項２に記載の自己修
正可能な半導体。
【請求項５】
前記第１の機能ユニットおよび前記第１のスペア機能ユニットは、前記自己修正可能な
半導体の上の列および行のいずれかに置かれ、
前記第１の機能ユニット、および前記第１のスペア機能ユニットのそれぞれにおける前
記第１、第２、および第３の副機能ユニットは、列および行のその他の場所に置かれる請
求項１に記載の自己修正可能な半導体。
【請求項６】
第１、第２、および第３の副機能ユニットを有する第２の機能ユニットを更に備え、
前記第１の機能ユニットにおける前記第１、第２、および第３の副機能ユニットと、前
記第２の機能ユニットにおける前記第１、第２、および第３の副機能ユニットとは、それ
ぞれ、機能的に交換可能であり、前記第１のスペア機能ユニットは、前記第１および第２
の機能ユニットの間に配置されるか、或いは、前記第１および第２の機能ユニットのいず
れかに隣接して配置される請求項１に記載の自己修正可能な半導体。
【請求項７】
前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニ
ットは、前記自己修正可能な半導体の上の列および行のいずれかに置かれ、
前記第１の機能ユニット、前記第２の機能ユニット、および前記第１のスペア機能ユニ
ットのそれぞれにおける、前記第１、第２、および第３の副機能ユニットは、列および行
のその他の場所に置かれる請求項６に記載の自己修正可能な半導体。
【請求項８】
前記スイッチング・デバイスの少なくとも１つは、ｙ個の入力を受信して、そして、前
記ｙ個の入力のうちの１つを選択的に出力するマルチプレクサを有する請求項１に記載の
自己修正可能な半導体。
【請求項９】
前記マルチプレクサは、機能的に交換可能な前記第１、第２、および第３の副機能ユニ
ットからの出力信号を受信する請求項８に記載の自己修正可能な半導体。
【請求項１０】
前記スイッチング・デバイスの少なくとも１つは、入力を受信し、そして、第１および
第２の制御信号に基づいて選択的に前記入力を出力する第１および第２のスイッチを有す
る請求項１に記載の自己修正可能な半導体。
【請求項１１】
前記入力は、前記自己修正可能な半導体における副機能ユニットおよびパッドのいずれ
かの出力信号である、請求項１０に記載の自己修正可能な半導体。
【請求項１２】
前記スイッチング・デバイスは、アナログスイッチング・デバイスおよびデジタルスイ
ッチング・デバイスの少なくとも１つを有する請求項１に記載の自己修正可能な半導体。
【請求項１３】
前記アナログスイッチング・デバイスは、電流ベースである請求項１２に記載の自己修
正可能な半導体。
【請求項１４】
前記第１の機能ユニット、および前記第１のスペア機能ユニットの少なくとも１つにお
ける、前記第１および第３の副機能ユニット間で通信される信号は、前記第１の機能ユニ
ット、および／又は前記第１のスペア機能ユニットの少なくとも１つにおける、前記第２
の副機能ユニットを通って、ルートが決定される、請求項１に記載の自己修正可能な半導
体。
【請求項１５】
１以上の追加のスペア機能ユニットを更に備える請求項１に記載の自己修正可能な半導
体。
【請求項１６】
機能を実行する１以上のＭ個の機能ユニットと、前記機能を実行して、そして前記Ｍ個
の機能ユニットと交換可能な１以上のＮ個のスペア機能ユニットと、前記Ｍ個の機能ユニ
ット、および前記Ｎ個のスペア機能ユニットと通信し、そして前記Ｍ個の機能ユニットの
１つが動作不能である場合に、前記Ｍ個の機能ユニットの前記１つを、前記Ｎ個のスペア
機能ユニットの１つに選択的に置き換えるスイッチング・デバイスとを有する自己修正可
能な半導体と、
自動試験装置（ＡＴＥ）と、
少なくとも１つの動作不能な機能ユニットの配置を選択的に記憶する複数のヒューズを
有した、前記自己修正可能な半導体に関連するヒューズ回路と、
前記ＡＴＥと前記ヒューズ回路との間でインターフェイスとして働く、前記自己修正可
能な半導体に関連するトリミング回路と
を備えたシステム。
【請求項１７】
前記トリミング回路は、通常モードと試験モードとを有する請求項１６に記載のシステ
ム。
【請求項１８】
前記試験モードの最中に、前記機能ユニットを選択し、そして試験を行う為に、前記ト
リミング回路は、前記ＡＴＥを前記ヒューズ回路よりも優先させる請求項１７に記載のシ
ステム。
【請求項１９】
前記スイッチング・デバイスは、前記通常モードの最中に、前記少なくとも１つの動作
不能な機能ユニットの前記配置に基づいて、選択的に構成される請求項１８に記載のシス
テム。
【請求項２０】
自己修正可能な半導体であって、
第１、第２、および第３の副機能ユニットを有し、それぞれが同じ機能を実行する１以
上のＭ個の機能ユニットであって、それぞれに対応した前記第１、第２、および第３の副
機能ユニットにおいて対応するそれぞれは、同じ機能を実行し、前記第１の副機能ユニッ
トにおいて対応するいずれかは、前記第２および／又は前記第３の副機能ユニットにおけ
る対応するいずれかの少なくとも１つと通信し、前記第２の副機能ユニットにおいて対応
するいずれかは、前記第１および／又は前記第３の副機能ユニットにおける対応するいず
れかの少なくとも１つと通信するＭ個以上の機能ユニットと、
前記Ｍ個の機能ユニットにおいて対応する副機能ユニットと、機能的に交換可能な、
１以上のＸ個の副機能ユニットを有する第１のスペア機能ユニットと、
前記Ｍ個の機能ユニットにおける前記第１、第２、および第３の副機能ユニットの少な
くとも１つが動作不能である場合に、前記Ｍ個の機能ユニットにおける前記第１、第２、
および第３の副機能ユニットの少なくとも１つを、前記Ｘ個の副機能ユニットの少なくと
も１つと置き換える、複数のスイッチング・デバイスと
を備える自己修正可能な半導体。
【図１】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３（ａ）】
【図２３（ｂ）】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３（ａ）】
【図３（ｂ）】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３（ａ）】
【図２３（ｂ）】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１２−１１９７１３（Ｐ２０１２−１１９７１３Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１９１３３（Ｐ２０１２−１９１３３）
【出願日】平成２４年１月３１日（２０１２．１．３１）
【分割の表示】特願２００４−２６４７５６（Ｐ２００４−２６４７５６）の分割
【原出願日】平成１６年９月１０日（２００４．９．１０）
【出願人】（５０２１８８６４２）マーベル ワールド トレード リミテッド (302)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１２−１９１３３（Ｐ２０１２−１９１３３）
【出願日】平成２４年１月３１日（２０１２．１．３１）
【分割の表示】特願２００４−２６４７５６（Ｐ２００４−２６４７５６）の分割
【原出願日】平成１６年９月１０日（２００４．９．１０）
【出願人】（５０２１８８６４２）マーベル ワールド トレード リミテッド (302)
【Ｆターム（参考）】
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