【課題】命令コードを格納したフラッシュメモリ等の制御信号をＦＰＧＡ等により生成する論理を実現する場合、ＦＰＧＡのコンフィギュレーションに失敗すると情報処理装置が起動できないという課題があった。
【解決手段】ＦＰＧＡがコンフィギュレーションに失敗した場合は、その成否を通知する信号を入力とする選択信号制御回路がパラレルＥＥＰＲＯＭの選択信号を生成する。これに応じて、プロセッサは、例えば、パラレルＥＥＰＲＯＭに格納されたコンフィギュレーションの失敗をユーザに通知するための命令コードを実行する。 （もっと読む）

【課題】入力信号の状態が適正であるかを確認することができる、ラッチ回路、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供する。
【解決手段】トリミング回路１４の読出回路２０から出力されるトリミング素子であるヒューズ素子Ｈ１の状態に応じた入力信号Ｉ１が入力されるラッチ回路２２を、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、一致確認回路２６と、で構成している。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミングＴ１で保持して、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力する。ラッチ回路Ｌ２は、タイミングＴ１よりも遅いタイミングＴ２で保持して、保持した論理値に応じた出力信号Ｏ２を出力する。一致確認回路２６は、排他的論理和回路３０により構成されており、出力信号Ｏ１と出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１を外部の判定回路１８に出力する。 （もっと読む）

【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。 （もっと読む）

【課題】ユーザによってプログラミング可能な集積回路を複数用いるシステムの設計・検証期間を短縮する。
【解決手段】集積回路であるフィールド・プログラマブル・ゲートアレイ１は、外部からユーザによってプログラミング可能な論理回路である処理ブロック２と、外部からの入力データＩ１ａ，Ｉ１ｂを内部クロックＣＫでリタイミングするＦＩＦＯレジスタ３−１，３−２と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して外部に出力するセレクタ４−１と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して入力データとして処理ブロック２に入力するセレクタ４−２とを有する。 （もっと読む）

【課題】内蔵の記憶装置の試験回路を自動的に作成し、その試験回路を用いて記憶装置の試験を自動的に行うことで、記憶装置の試験にかかる時間を短縮することが可能なプログラム可能論理デバイスを提供する。
【解決手段】データを記憶する記憶部１を備える。論理回路記憶部２は、記憶部１への書き込み及び読み出しを伴うデータ処理を行う論理回路である内部回路を格納する。部品回路記憶部５は、記憶部１の試験のための部品回路を予め記憶しておく。ピン情報記憶部３は、記憶部１のピン情報を取得する。試験部４は、ピン情報及び部品回路を基にメモリ試験回路を生成し論理回路記憶部２に格納させ、メモリ試験回路を用いて記憶部１の試験を行う。 （もっと読む）

【課題】情報処理を停止することなく、故障前と同じ情報処理を継続して実行する情報処理装置を得ること。
【解決手段】ＦＰＧＡで構成されるとともに外部入力された入力情報に対して同じ情報処理を行う多重化された第１〜第３の処理系統１１Ａ〜１１Ｃと、各処理系統から出力される処理結果の多数決を行なう多数決判定論理部１５と、故障の発生した処理系統を検出する故障系統検出回路２０と、故障が検出された際に、故障の発生した処理系統と同じ機能を有した処理系統をＦＰＧＡに再構成して新規な処理系統を形成する再構成部２８と、を備え、各処理系統は、自身の回路状態を記憶する記憶部をそれぞれ有し、再構成部２８は、故障が発生した際に、正常動作中の処理系統の記憶部に記憶させる回路状態と同じ情報を新規な処理系統の記憶部に入力し、その後、新規な処理系統に正常動作中の処理系統と同じ情報処理を行なわせる。 （もっと読む）

【課題】半導体装置に搭載される複数のデータ保持回路の故障を検出するためのテスト時間を短縮すること。
【解決手段】本発明の第１の態様にかかる半導体装置は、同一の入力値を入力するＮ個（Ｎは、３以上の奇数）のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数を占める多数値信号Ｍａを出力する多数決論理回路ＭＪＲと、Ｎ個のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数未満である少数値信号Ｍｉを出力する少数値判定回路ＭＩＲと、を備える。 （もっと読む）

【課題】コンフィグレーション方法及びコンフィグレーション制御回路において、ＦＰＧＡ回路のクロック周波数やスルーレート等のコンフィグレーションデータを自動調整可能にすることを目的とする。
【解決手段】ＦＰＧＡ回路のコンフィグレーションを行うコンフィグレーション方法において、コンフィグレーション回路からＦＰＧＡ回路にコンフィグレーションデータを設定するコンフィグレーションが失敗した回数をＦＰＧＡ回路内でカウントし、前記回数が上限値以下であると前記コンフィグレーションが失敗した時の前記コンフィグレーションデータを予め設定されているルールに従ってＦＰＧＡ回路内で調整してコンフィグレーションを再実行し、前記コンフィグレーションが成功すると、成功した時点のコンフィグレーションデータをＦＰＧＡ回路からコンフィグレーション回路に設定するように構成する。 （もっと読む）

【課題】被監視回路の動作を監視し故障している可能性がある場合にアラーム信号を出力する構成とする場合に、監視機能の喪失を招来する共通原因故障が発生しにくい監視回路を備えた半導体集積回路を提供すること。
【解決手段】処理経路に少なくとも１つ以上のフリップフロップ回路が存在する被監視回路と、処理経路に前記被監視回路のフリップフロップ回路に対応するフリップフロップ回路を有し、前記被監視回路の動作を模擬する模擬回路、および前記被監視回路の出力と前記模擬回路の出力とを比較し、比較結果に基づきアラーム信号を出力する比較回路を有する監視回路とを備え、前記被監視回路および前記模擬回路において互いに対応する前記各フリップフロップ回路は、同一のタイミングで動作するとともに、互いに論理を反転した信号をそれぞれ対応する後続回路へ出力するように制御されることを特徴とする。 （もっと読む）

【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。
【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。
【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。 （もっと読む）

【課題】 集積回路内の故障耐性を定めるシステム及び方法を提供する。
【解決手段】 集積回路内の故障耐性を定めるシステムは、集積回路によって保持されるプログラム可能論理デバイスを含むことができる。本システムはまた、プログラム可能論理デバイスによって保持される設定可能メモリを含んで、プログラム可能論理デバイスの一部分の機能及び／又は接続を制御することができる。本システムは、プログラム可能論理デバイスにより保持され、ユーザ及び／又は設定可能メモリと通信するユーザ論理をさらに含むことができる。ユーザ論理は、ユーザ要求の変化に基づいて設定可能メモリ内の破損データを識別することができる。 （もっと読む）

【課題】大規模集積回路から機能分割されたプログラマブル・デバイスに正確なピン配置を行い再構成集積回路を再構成し、電気信号の同時発信に起因する同時動作信号を低減する信号発生タイミング制御プログラムを提供する。
【解決手段】大規模集積回路から機能分割されたプログラマブル・デバイスごとの入出力ピン情報を受付ける入出力ピン情報受付手段Ｓ１００により受付けられた入出力ピン情報に基づいて、大規模集積回路のクロック周波数の範囲内において、この出力ピン側の出力タイミングをシフトさせるシフト幅を演算するタイミングシフト演算手段Ｓ２００、タイミングシフト演算手段Ｓ２００により演算されたシフト幅に基づいて、このプログラマブル・デバイスの出力ピン側の信号発信のタイミングをシフトさせるブロックとしてのクロックシフトブロックを再構成集積回路に挿入するブロック挿入手段Ｓ３００としてコンピュータを機能させる。 （もっと読む）

【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。 （もっと読む）

【課題】外部から故障原因を特定可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路１００は、電源投入を検出する検出信号Ｓ_ｄに基づいて、リセット信号Ｓ_ｒを出力するパワーオンリセット回路１１と、リセット信号Ｓ_ｒに基づいて、初期設定が行われる初期化対象回路１２と、パワーオンリセット回路１２から出力されたリセット信号Ｓ_ｒ及び初期値が設定された初期化対象回路１１の出力信号Ｓ_ｏに基づいて、リセット信号Ｓ_ｒをモニタするパワーオンリセットモニタ信号Ｓ_ｍを生成して出力するパワーオンリセットモニタ回路１３と、を備えている。 （もっと読む）

【課題】フォルト検出回路において、回路規模を低減し、故障や誤動作がどの部分で起こっているのかを明らかにできるようにする。
【解決手段】論理回路２０を自己双対関数によって設計し、外部から同じ内容のデータを２回入力する。論理回路２０では、転送１回目のデータが反転されずに演算され、この結果が第４フリップフロップ３２に保持され、転送２回目のデータが反転されて演算され、この結果が第３フリップフロップ３１に保持される。これにより、出力側エラー検出回路３４によって、第４フリップフロップ３２に保持されたデータと、第３フリップフロップ３１に保持されたデータとが比較され、各データが異なるときにはエラーが出力される。 （もっと読む）

【課題】フリップフロップのソフトエラー耐性を向上することが可能な半導体集積回路を提供する。
【解決手段】制御回路が、クロック信号生成回路に第１のクロック信号および第２のクロック信号を制御させて、第１のデータ保持端子に保持されたデータの論理と第２のデータ保持端子に保持されたデータの論理とを同じにし、その状態で、スイッチ回路をオンする。その後、スイッチ回路をオンさせた状態のまま、エラー検出回路が、第１のデータ保持端子の論理と第２のデータ保持端子の論理とを検知する。 （もっと読む）

【課題】本発明は、容易な回路設計で高速データ伝送に対応することが可能なＣＲＣ演算回路を提供することを目的とする。
【解決手段】本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 （もっと読む）

【課題】チップサイズをほとんど変えずに仮トリミングを可能とする半導体回路を実現する。
【解決手段】ｎ個のトリミング回路１Ａ〜１Ｃと、ｎ個のトリミング回路１Ａ〜１Ｃが接続される被調整回路４とを有する半導体回路において、セレクタ回路２と、ｎ個のフリップフロップ回路３Ａ〜３Ｃとを備え、セレクタ回路２を第１のモードに設定することで、ｎ個のトリミング回路１Ａ〜１Ｃがそれぞれｎ個のフリップフロップ回路３Ａ〜３Ｃを経由して被調整回路４に接続され、セレクタ回路２を第２のモードに設定することで、ｎ個のフリップフロップ回路３Ａ〜３Ｃｎビットのカウンタ回路３を構成し、カウンタ回路の３出力が被調整回路４に接続されるようにする。 （もっと読む）