【課題】チップ面積が小さく低コストで誤動作が発生し難い半導体チップを提供する。
【解決手段】半導体チップ１をパッケージ３に搭載する場合は８０個のパッドＰＡをパッケージ３の８０個の端子ＴＡに接続し、半導体チップ１をパッケージ５に搭載する場合は１００個のパッドＰＡ，ＰＢ，ＰＣをパッケージ５の１００個の端子ＴＡに接続する。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が絶縁されている場合は８０端子のマイクロコンピュータ４として動作し、電極Ｅ１，Ｅ２がボンディングワイヤＷの端部によって短絡されている場合は１００端子のマイクロコンピュータ４として動作する。したがって、パッケージの端子数を設定する専用パッドが不要となる。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第１の構成に使用される第１のセットの回路要素と、装置の第２の構成に使用される第２のセットの回路要素とを含み、装置の第１の構成は、装置の信頼性を向上させるために、装置の第２の構成に切り替えられる。上記方法は、第１の構成に割り当てられた第１のセットの回路要素を使用することによって、第１の構成で集積回路（ＩＣ）を動作させることと、第２の構成に割り当てられた第２のセットの回路要素を使用することによって、第２の構成でＩＣを動作させることとを含み、第１の構成でＩＣを動作させた後に第２の構成でＩＣを動作させるのは、ＩＣの信頼性を向上させる。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】ＳｉＰのチップ間を接続するための端子数が増加する。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。 （もっと読む）

【課題】消費電力を抑えることができる、プログラムユニットを用いた半導体装置を提供する。また、信頼性の高い、プログラムユニットを用いた半導体装置を提供する。さらに集積度の高い、プログラムユニットを用いた半導体装置を提供する。
【解決手段】ＰＬＤ等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】容易にカスタマイズ対応可能な半導体集積回路装置を提供する。
【解決手段】アレイ型プロセッサ部（３００）は、プロセッサエレメント（３３０）とプログラマブルスイッチ（３２０）とを備えるプロセッサユニット（３１０）をマトリクス状に配置する。プロセッサエレメント（３３０）は、複数ビット幅の第１演算器（３３２）と複数ビット幅より狭い所定のビット幅の第２演算器（３３３）とを有する。第１演算器（３３２）および第２演算器（３３３）の接続構成は構成情報メモリ（３４０）に設定される構成情報に基づいて変更可能である。プログラマブルスイッチ（３２０）は、配線からプロセッサエレメントに複数ビット幅のデータおよび所定のビット幅のデータを構成情報に基づいて入出力する。制御回路（２００）は、内部バス（１８０）に接続され、アレイ型プロセッサ部（３００）の動作を制御し、内部バス（１８０）を介してデータを授受する。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。 （もっと読む）

【課題】ドライバの故障による出力異常を救済することが可能な故障検出救済回路を含んだ半導体装置を提供すること。
【解決手段】故障検知部１は、ドライバ１０の出力の期待電位の逆電位となるようにドライバ１０の出力にプルアップ抵抗１５またはプルダウン抵抗１８を接続し、ドライバ１０の入力電位と出力電位とを比較することによりドライバ１０の故障を検出する。故障救済部２は、故障検知部１によってドライバ１０の故障が検出された場合に、期待電位と同電位となるようにドライバ１０の出力にプルアップ抵抗２６またはプルダウン抵抗２９を接続してドライバ１０の故障を救済する。したがって、ドライバ１０の故障による出力異常を救済することが可能となる。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置の電源電圧状態を検証する半導体設計検証装置を提供する。
【解決手段】半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報（７３）と、下流設計工程において参照設計データ情報に基づいて設計された第１の設計データ情報（７８）とを含む。電源仕様情報は、参照設計データ情報（７３）に対応する第１の電源仕様情報（７４）と、第１の設計データ情報（７８）に対応する第２の電源仕様情報（８２）とを含む。 （もっと読む）

【課題】本発明は、少ない工程で多層配線化を実現し、小面積で高機能な機能回路を有する配線基板及び半導体装置を提供する。またこのような高機能な機能回路を表示装置と同一基板上に一体形成した半導体装置を提供することを課題とする。
【解決手段】本発明は、絶縁表面を有する基板上に、第１の配線と、第２の配線と、第３の配線と、第１の層間絶縁膜と第２の層間絶縁膜と、第１のコンタクトホールと第２のコンタクトホールを有し、前記第２の配線の幅を前記第１の配線の幅より広いか、あるいは前記第３の配線の幅を前記第１の配線の幅もしくは前記第２の配線の幅より広く、且つ前記第２のコンタクトホールの直径を前記第１のコンタクトホールの直径より大きく形成することを特徴とする。 （もっと読む）

【課題】簡易かつ容易に、非同期データパスを含む半導体装置を設計することができる半導体設計装置、および、非同期データパスを含む半導体装置を提供する。
【解決手段】ＦＦ挿入部９は、非同期データパスにフリップフロップ（ＦＦ１）を挿入する。遅延設定部８は、非同期データパスの受信側のＦＦ（ＦＦ２）においてメタステーブル収束時間Ｔｒがクロックツリー（ＣＴ）のレイテンシＴｃｌよりも短いときには、ＣＴのあるノードから出力される第１のクロックをＦＦ１の入力クロックに設定し、ＣＴの別のノードから出力され、かつ第１のクロックよりもＴｒだけ遅延した第２のクロックをＦＦ２の入力クロックに設定する。遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 （もっと読む）

【課題】短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。
【解決手段】半導体集積回路１は、基板上の領域１１（第１の領域）に設けられた第１の配線と、基板上の領域１２（第２の領域）に設けられた第２の配線と、を備えている。領域１２は、領域１１を取り囲む領域である。第１の配線の配線幅の最小設計寸法は、第２の配線の配線幅の最小設計寸法よりも小さい。これにより、短波長リソグラフィにおいて充分な光強度を得ることが可能となる。 （もっと読む）

【課題】貫通電極を有する積層構造の半導体装置、半導体メモリ装置、半導体メモリ・システム及びその動作方法を提供する。
【解決手段】複数の半導体レイヤ間で伝送される情報の衝突を防止する構造を有する半導体装置であり、該半導体装置は、第１温度情報を出力する第１温度センサ回路を含む少なくとも１つの第１半導体チップと、貫通電極に電気的に連結されずに、第１温度センサ回路に電気的に連結される第１バンプと、第１半導体チップの貫通電極に電気的に連結される第２バンプと、を具備する半導体装置であることを特徴とする。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）