半導体集積回路の製造方法
【課題】短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。
【解決手段】半導体集積回路1は、基板上の領域11(第1の領域)に設けられた第1の配線と、基板上の領域12(第2の領域)に設けられた第2の配線と、を備えている。領域12は、領域11を取り囲む領域である。第1の配線の配線幅の最小設計寸法は、第2の配線の配線幅の最小設計寸法よりも小さい。これにより、短波長リソグラフィにおいて充分な光強度を得ることが可能となる。
【解決手段】半導体集積回路1は、基板上の領域11(第1の領域)に設けられた第1の配線と、基板上の領域12(第2の領域)に設けられた第2の配線と、を備えている。領域12は、領域11を取り囲む領域である。第1の配線の配線幅の最小設計寸法は、第2の配線の配線幅の最小設計寸法よりも小さい。これにより、短波長リソグラフィにおいて充分な光強度を得ることが可能となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路およびその製造方法、ならびにその製造に用いられるマスクに関する。
【背景技術】
【0002】
一般的な半導体集積回路のプロセス評価用テストパターンについて述べる。図7に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅d1、縦幅d2の最大値は、リソグラフィ装置の最大フィールドサイズd3で定義されていることが一般的である。この例では25mmを最大フィールドサイズとする。評価パターンは、サブチップ404と呼ばれる評価ブロックの集合体で構成されている。このサブチップのサイズは、テストブロック内部では、一律となっている。理由は、測定用プログラムにおいて、測定針の配置および移動量を一定にすることにより、プログラムの共有や測定針の共用ができるからである。
【0003】
配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション(EM:Electro Migration)評価パターン、リーク測定パターン等が搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。
【0004】
続いて、一般的な多層配線を形成するプロセスについて2層配線を例にとって形成プロセスを説明する。ここで、図8〜図10は、同プロセスを示す断面図である。また、図11〜図13は、同プロセスを示す平面図である。まず、CVD法等により基板501上にシリコン酸化膜等からなる層間絶縁膜502を形成する(図8(a)、図11(a))。基板501にはトランジスタ等の素子(図示せず)が形成されている。なお、図8(a)中の微細領域R1およびラフ領域R2がそれぞれ、図11(a)の左側および右側に対応している。図8〜図13における他の図についても同様である。
【0005】
次に、層間絶縁膜502上にF2リソグラフィ用のレジスト503を形成する。その後、F2波長のフォトリソグラフィ法により、0.1μm以下のパターンを有するマスクを用いて、レジスト503をパターニングする(図8(b)、図11(b))。さらにドライエッチング技術によりレジストパターンを層間絶縁膜502に転写することにより、所望の位置に0.1μm以下の配線用溝504を形成する。その後、残ったレジスト503を除去する(図9(a)、図12(a))。
【0006】
続いて、層間絶縁膜502上にArFリソグラフィ用のレジスト505を形成する。その後、ArF波長のフォトリソグラフィ法により、0.1μmより大きなパターンを有するマスクを用いて、レジスト505をパターニングする(図9(b)、図12(b))。さらにドライエッチング技術によりレジストパターンを層間絶縁膜502に転写することにより、所望の位置に0.1μmより大きな配線用溝506を形成する。その後、残ったレジスト505を除去する(図10(a)、図13(a))。
【0007】
次に、CVD法等により配線用溝504,506が形成された層間絶縁膜502の全面に、Cu膜またはAl膜等の導体膜507を成膜する(図10(b)、図13(b))。その後、CMPにより、層間絶縁膜502が露出するまで導体膜507を研磨する。この結果、層間絶縁膜502の所望の位置に、ダマシン構造の配線508が形成される(図10(c)、図13(c))。
【0008】
図14は、一般的なロジック製品の概要を示す平面図である。この図を参照しつつ、一般的なCPUロジック回路における従来の形態について述べる。この製品は、I/Oブロック701、RAMブロック702、ロジックブロック703およびPLLブロック704という4つのマクロ機能を有している。
【0009】
I/Oブロック701は、1μm以上の配線幅の配線のみで構成されるエリアである。このエリアにおいては、基本的に、細い配線のニーズはない。また、このエリアは大電流許容量制限を決めるエリアであり、配線幅とビアの最大値はこのエリアで決まる。I/Oブロックの回路ブロック間を接続する配線は、パッド電極につながる配線(入力配線)および内部回路につながる配線(出力配線)の2つの配線で構成されている。従来の構造では、この領域に動作チェック用トランジスタなどが搭載され、RAMブロック702と同様な最小寸法をもつデバイスが搭載できるようになっていた。
【0010】
RAMブロック702は、一般的に1メガバイト程度のメモリを実装している。このエリアの配線は、スピードよりも微細化が優先されている。そのため、このエリアは、細い配線のニーズが最も高いエリアである。このエリアにおいては、広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とGND配線とが配置されている。
【0011】
ロジックブロック703は、ドライブ能力が要求されるセルであり、電源配線が強化されているブロックである。このエリアの構成は、基本的に、ゲートアレイのスタンダードセルの構成に近い。配線の構成はRAMと類似しているものの、RAMよりは電源配線が強化されているのが一般的である。PLLとは異なり、マクロ回路同士の接続は、複数存在しているのが一般的である。
【0012】
PLLブロック704においては、電源、GNDおよび容量素子の安定動作が優先されるため、配線密度は緩いものの、配線幅はI/O領域に次いで広いことが一般的である。PLLは、外部発信機からの信号入力を増幅(例えば4倍または5倍に増幅)して、各マクロにクロックツリーを構成している。PLLには、基本的に2つの入出力配線しか存在しない。
【0013】
なお、本発明に関連する先行技術文献としては、特許文献1が挙げられる。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開平6−89839号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
半導体集積回路の高性能化や低価格化を目的として、急激に微細化が進んでいる。より微細な集積回路を製造するために、リソグラフィ装置に用いられる光の短波長化が進んでいる。しかしながら、半導体集積回路の製造プロセス中のリソグラフィ工程において、短波長化が進んだ結果、短波長リソグラフィ装置の光強度が不足するという問題が生じてきた。また、光リソグラフィ装置の波長が短くなることにより、レンズへのダメージが短波長ほど深刻になっていた。一方で、回路素子の集積化が進んでいるにも関わらず、半導体集積回路のダイサイズそのものは、回路規模の増大により、小さくはならずに、むしろ大きくなった。したがって、広いフィールドサイズを設定しなければならないために、長波長リソグラフィ装置に比して充分な光強度が得にくい短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。また、光を通す大きなパターンが近くにあるとフレアが発生し、微細パターンの解像力が劣化するという問題があった。微細配線を形成するための露光量に差がある。さらに、近接効果補正が大きくなることから、面積差が大きいと補正量が大きくなり、補正量の最適化工数が増加する問題を有していた。
【課題を解決するための手段】
【0016】
本発明による半導体集積回路は、基板上の第1の領域に設けられた第1の配線と、上記基板上の上記第1の領域を取り囲む第2の領域に設けられた第2の配線と、を備え、上記第1の配線の配線幅の最小設計寸法は、上記第2の配線の配線幅の最小設計寸法よりも小さいことを特徴とする。
【0017】
この半導体集積回路においては、第1の配線の配線幅の最小設計寸法が比較的小さく、第2の配線の配線幅の最小設計寸法が比較的大きい。したがって、この半導体集積回路の製造においては、第1の配線の配線パターンの形成に第1の波長の光によるリソグラフィ(以下、短波長リソグラフィという)を用いるとともに、第2の配線の配線パターンの形成に、第1の波長よりも長い第2の波長の光によるリソグラフィ(以下、長波長リソグラフィという)を用いることができる。ここで、第2の配線が設けられる第2の領域は、第1の配線が設けられる第1の領域を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第1の配線の微細化に資する。
【0018】
また、本発明によるマスクは、上記半導体集積回路の製造に用いられるマスクであって、当該マスクの第1の部分に形成され、上記第1の配線の配線パターンに対応し、第1の波長の光によるリソグラフィによって上記基板上の上記第1の領域に転写される第1のマスクパターンと、当該マスクの上記第1の部分を取り囲む第2の部分に形成され、上記第2の配線の配線パターンに対応し、上記第1の波長よりも長い第2の波長の光によるリソグラフィによって上記基板上の上記第2の領域に転写される第2のマスクパターンと、を備えることを特徴とする。
【0019】
このマスクによれば、第1の部分に形成された第1のマスクパターンが短波長リソグラフィによって基板上の第1の領域に転写されるとともに、第2の部分に形成された第2のマスクパターンが長波長リソグラフィによって基板上の第2の領域に転写される。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【0020】
また、本発明による半導体集積回路の製造方法は、上記マスクを用いて半導体集積回路を製造する方法であって、上記第1の波長の光によるリソグラフィによって、上記基板上の上記第1の領域に上記第1のマスクパターンを転写する工程と、上記第2の波長の光によるリソグラフィによって、上記基板上の上記第2の領域に上記第2のマスクパターンを転写する工程と、を含むことを特徴とする。
【0021】
この製造方法においては、第1および第2のマスクパターンの転写に、それぞれ短波長リソグラフィおよび長波長リソグラフィを用いている。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【発明の効果】
【0022】
本発明によれば、短波長リソグラフィにおいて充分な光強度を得ることが可能な半導体集積回路およびその製造方法、ならびにマスクが実現される。
【図面の簡単な説明】
【0023】
【図1】本発明による半導体集積回路の一実施形態を示す平面図である。
【図2】プロセス評価用TEGの配置例を示す平面図である。
【図3】本発明によるマスクの一実施形態を示す平面図である。
【図4】スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。
【図5】光強度効率のフィールドサイズに対する依存性を示すグラフである。
【図6】本発明の適用が可能なCPUロジック回路を示す平面図である。
【図7】一般的なプロセス評価用テストチップのレイアウトを示す平面図である。
【図8】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図9】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図10】(a)〜(c)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図11】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図12】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図13】(a)〜(c)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図14】一般的なロジック製品の概要を示す平面図である。
【発明を実施するための形態】
【0024】
以下、図面を参照しつつ、本発明による半導体集積回路およびその製造方法ならびにマスクの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【0025】
図1は、本発明による半導体集積回路の一実施形態を示す平面図である。半導体集積回路1は、基板と、基板上の領域11(第1の領域)に設けられた第1の配線と、基板上の領域12(第2の領域)に設けられた第2の配線と、を備えている。同図において、基板、ならびに第1および第2の配線は図示されていない。基板は、半導体基板であってもよいし、半導体基板以外の基板であってもよい。
【0026】
領域12は、領域11を取り囲む領域である。したがって、領域11のフィールドサイズは、領域12のそれよりも小さくなっている。また、領域11は、半導体集積回路の中央部を中心として、上下および左右がそれぞれ対称である。これらの領域11および領域12は、それぞれ短波長リソグラフィおよび長波長リソグラフィ用の領域である。
【0027】
短波長リソグラフィおよび長波長リソグラフィにおいては、例えば、エキシマレーザ光を用いることができる。具体的には、例えば、短波長リソグラフィにおいてF2エキシマレーザ光を、長波長リソグラフィにおいてArFエキシマレーザ光を用いることができる。この例の場合、第1および第2の波長は、それぞれ157nmおよび193nmということになる。
【0028】
第1の配線の配線幅の最小設計寸法は、第2の配線の配線幅の最小設計寸法よりも小さい。第1の配線の配線幅の最小設計寸法は、例えば0.1μm以下である。また、領域11および領域12は、互いに離間している。領域11と領域12との間の領域13(パターン禁止領域)には、配線パターンが存在しない。この領域13の幅は、例えば10μm程度である。領域12は、例えば、半導体集積回路1の入出力回路領域である。
【0029】
図2は、プロセス評価用TEGの配置例を示す平面図である。微細化プロセス領域は、フィールド中央部を中心として、左右および上下それぞれについて対称に配置されている。中央領域21には、0.1μm以下の配線評価を主体としたプロセス評価パターンが配置される。中央領域21の高さおよび幅、すなわち短波長リソグラフィのフィールドの高さh1および幅h2は、それぞれ10mmおよび5mmである。
【0030】
外周領域22には、微細配線パターン評価以外のラフなパターンが配置されている。具体的には、0.1μmより大きい配線である。バックエンドプロセス評価TEGの事例では、配線幅が広い配線を外周領域22に配置している。配線面積が大きいとフレアが発生し、それにより微細配線形成に大きな支障がきたされるためである。それを防ぐために、中央領域に微細パターンをまとめている。外周部には、配線面積の大きいパターンを配置している。配線面積が大きいTEGが使用されるパターンとしては、ビアと配線の面積比率で不良を発生するSIV(Stress Induced Void)パターン、配線幅依存性を評価するパターン、および容量測定パターン等が挙げられる。これらのパターンは、外周領域22のみに配置される。配線面積が大きいブロックにおいてはフレアが発生し易い。したがって、面積が大きい配線領域を外側に配置することにより、中央部の微細配線のパターニングへの影響を排除するという効果がある。外周領域22の高さおよび幅、すなわち長波長リソグラフィのフィールドの高さh3および幅h4は、それぞれ25mmおよび20mmである。
【0031】
中央領域21と外周領域22との間には、TEGが配置されていない禁止領域23が存在する。禁止領域23は、サブチップ26で構成されている。サブチップ26のサイズは、X方向(図中左右方向)が2380μmであり、Y方向(図中上下方向)が1580μmである。これらの中央領域21、外周領域22および禁止領域23は、それぞれ図1の領域11、領域12および領域13に対応している。
【0032】
図3は、本発明によるマスクの一実施形態を示す平面図である。マスク3は、半導体集積回路1の製造に用いられるフォトマスクであって、当該マスク3の部分31(第1の部分)に形成された第1のマスクパターンと、当該マスク3の部分32(第2の部分)に形成された第2のマスクパターンとを備えている。同図において、第1および第2のマスクパターンは図示されていない。
【0033】
第1のマスクパターンは、上記第1の配線の配線パターンに対応し、短波長リソグラフィによって、上記基板上の領域11に転写される。一方、第2のマスクパターンは、上記第2の配線の配線パターンに対応し、長波長リソグラフィによって、上記基板上の領域12に転写される。したがって、マスク3においても、領域12に対応する部分32が、領域11に対応する部分31を取り囲んでいる。また、部分31および部分32は互いに離間しており、それらの間の部分33(パターン禁止部分)にはマスクパターンが存在しない。
【0034】
本発明による半導体集積回路の製造方法の一実施形態は、マスク3を用いて半導体集積回路1を製造する方法であって、短波長リソグラフィによって、上記基板上の領域11に上記第1のマスクパターンを転写する工程と、長波長リソグラフィによって、上記基板上の領域12に上記第2のマスクパターンを転写する工程と、を含むものである。
【0035】
本実施形態の効果を説明する。半導体集積回路1においては、第1の配線の配線幅の最小設計寸法が比較的小さく、第2の配線の配線幅の最小設計寸法が比較的大きい。したがって、半導体集積回路1の製造においては、第1の配線の配線パターンの形成に比較的短波長のリソグラフィを用いるとともに、第2の配線の配線パターンの形成に比較的長波長のリソグラフィを用いることができる。実際、上述した製造方法においては、第1および第2の配線パターンの形成に、それぞれ比較的短波長のリソグラフィおよび比較的長波長のリソグラフィが用いられている。
【0036】
ここで、第2の配線が設けられる領域12は、第1の配線が設けられる領域11を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第1の配線の微細化に資する。
【0037】
また、マスク3によれば、第1の部分に形成された第1のマスクパターンが短波長リソグラフィによって基板上の領域11に転写されるとともに、第2の部分に形成された第2のマスクパターンが長波長リソグラフィによって基板上の領域12に転写される。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【0038】
領域11と領域12との間に、配線パターンが存在しない領域13が設けられている。この領域13は、マスク周辺におけるデータボケのために、所望のパターン形成が保障されない領域である。したがって、この領域13に配線パターンを設けないようにすることで、意図しないパターンが形成されるのを防ぐことができる。
【0039】
第1の配線の配線幅の最小設計寸法が0.1μm以下である場合、短波長リソグラフィにおいて特に波長の短い光を用いる必要がある。すると、従来技術について上述した課題、すなわち充分な光強度を得にくいという課題が顕著となる。したがって、この場合、短波長リソグラフィにおいても充分な光強度を得ることが可能な本発明が特に有用となる。
【0040】
第1および第2の波長の光が共にエキシマレーザ光である場合、短波長リソグラフィおよび長波長リソグラフィの何れについても、簡易な装置で実行することができる。これに対して、例えば第1および第2の波長の光のうち少なくとも一方がX線である場合には、X線リソグラフィ装置という大掛かりな装置を用いなければならない。
【0041】
なお、上述のように、特許文献1には、X線および紫外線によって半導体ウエハ上のレジストを二重に露光することが記載されている。このような二重露光を行うのは、X線露光における露光不足を紫外線露光によって補うためであると記載されている。しかし、このような方法では紫外線露光の露光量不足を補うことはできない。
【0042】
図4は、スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。また、図5は、光強度効率のフィールドサイズに対する依存性を示すグラフである。図5の縦軸は、フィールドサイズが25mmのときの光強度効率を100%としたときの光強度効率(%)を表している。この例では、実効スキャンエリア以外に15mmのオフセットスキャンエリアが存在する。この状態で、デバイス露光領域としてのスキャンエリアを25mmから単純に減らした場合のスキャンエリアは線形に減少する。光強度効率は、スキャンエリアサイズの減少に伴って線形的に増大する。例えば、図5からわかるように、フィールドサイズが10〜15mm程度になると、25mmのときに比べて、光強度の効率が30%程度増加する。
【0043】
この点に関し、デバイス的な改善効果を得るという観点からは、光強度効率に20%以上の増加が見られることが好ましい。したがって、図5からわかるように、フィールドサイズを20mm以下に設定することにより、微細化について顕著な効果が期待できる。すなわち、第1の領域は、1辺が20mmの正方形の領域内に納まる領域であることが好ましい。例えば、第1の領域が、1辺が20mm以下の正方形、長辺が20mm以下の長方形、または直径が20mm以下の円形である場合、当該第1の領域は1辺が20mmの正方形の領域内に納まる。一方、第1の領域が、1辺が20mmを上回る正方形、長辺が20mmを上回る長方形、または直径が20mmを上回る円形である場合、当該第1の領域は1辺が20mmの正方形の領域内に納まらない。
【0044】
本発明は、例えば、図6に示すCPUロジック回路に適用することができる。同図のCPUロジック回路は、I/Oブロック(インターフェースブロック)61、RAMブロック62、高性能ロジックブロック63、およびPLLブロック64を有している。I/Oブロック61は、ペリフェラルI・Oと呼ばれ、領域12(図1参照)に対応する。また、RAMブロック62、高性能ロジックブロック63およびPLLブロック64は、0.1μm以下の配線を含む微細化領域であり、領域11に対応する。
【0045】
I/Oブロック61の配線は、0.1μmより大きい配線に限定されている。また、I/Oブロック61は、長波長リソグラフィによりパターニングされている。このようにI/Oブロック61の配線の最小設計寸法を制限することにより、短波長リソグラフィのフィールド面積を、I/Oブロック61の面積分だけ減少させることができる。
【0046】
I/Oブロック61の微細配線データ削除により、データエリアが削減され、光強度を向上させることができる。これにより、短波長リソグラフィのフィールドサイズが小さくなるため、解像力が向上するというメリットがある。また、リソグラフィのアパーチャ構造とリンクした配置を作ることにより、フィールドを制限した露光を適用して、微細なパターンを有する半導体集積回路を得ることができる。
【0047】
本発明による半導体集積回路およびその製造方法ならびにマスクは、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては配線パターンが形成される領域として第1の領域および第2の領域の2つの領域が設けられた例を示したが、配線パターンが形成される領域として3つ以上の領域が設けられていてもよい。例えば、第2の領域を取り囲む第3の領域が設けられていてもよい。このように3つ以上の領域が設けられた場合であっても、一番内側に位置する第1の領域に形成される第1の配線は、他の何れの領域の配線と比べても、配線幅の最小設計寸法が小さい。
【符号の説明】
【0048】
1 半導体集積回路
3 マスク
11 領域(第1の領域)
12 領域(第2の領域)
13 領域(パターン禁止領域)
21 中央領域
22 外周領域
23 禁止領域
26 サブチップ
31 部分(第1の部分)
32 部分(第2の部分)
33 部分(パターン禁止部分)
61 I/Oブロック
62 RAMブロック
63 高性能ロジックブロック
64 PLLブロック
【技術分野】
【0001】
本発明は、半導体集積回路およびその製造方法、ならびにその製造に用いられるマスクに関する。
【背景技術】
【0002】
一般的な半導体集積回路のプロセス評価用テストパターンについて述べる。図7に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅d1、縦幅d2の最大値は、リソグラフィ装置の最大フィールドサイズd3で定義されていることが一般的である。この例では25mmを最大フィールドサイズとする。評価パターンは、サブチップ404と呼ばれる評価ブロックの集合体で構成されている。このサブチップのサイズは、テストブロック内部では、一律となっている。理由は、測定用プログラムにおいて、測定針の配置および移動量を一定にすることにより、プログラムの共有や測定針の共用ができるからである。
【0003】
配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション(EM:Electro Migration)評価パターン、リーク測定パターン等が搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。
【0004】
続いて、一般的な多層配線を形成するプロセスについて2層配線を例にとって形成プロセスを説明する。ここで、図8〜図10は、同プロセスを示す断面図である。また、図11〜図13は、同プロセスを示す平面図である。まず、CVD法等により基板501上にシリコン酸化膜等からなる層間絶縁膜502を形成する(図8(a)、図11(a))。基板501にはトランジスタ等の素子(図示せず)が形成されている。なお、図8(a)中の微細領域R1およびラフ領域R2がそれぞれ、図11(a)の左側および右側に対応している。図8〜図13における他の図についても同様である。
【0005】
次に、層間絶縁膜502上にF2リソグラフィ用のレジスト503を形成する。その後、F2波長のフォトリソグラフィ法により、0.1μm以下のパターンを有するマスクを用いて、レジスト503をパターニングする(図8(b)、図11(b))。さらにドライエッチング技術によりレジストパターンを層間絶縁膜502に転写することにより、所望の位置に0.1μm以下の配線用溝504を形成する。その後、残ったレジスト503を除去する(図9(a)、図12(a))。
【0006】
続いて、層間絶縁膜502上にArFリソグラフィ用のレジスト505を形成する。その後、ArF波長のフォトリソグラフィ法により、0.1μmより大きなパターンを有するマスクを用いて、レジスト505をパターニングする(図9(b)、図12(b))。さらにドライエッチング技術によりレジストパターンを層間絶縁膜502に転写することにより、所望の位置に0.1μmより大きな配線用溝506を形成する。その後、残ったレジスト505を除去する(図10(a)、図13(a))。
【0007】
次に、CVD法等により配線用溝504,506が形成された層間絶縁膜502の全面に、Cu膜またはAl膜等の導体膜507を成膜する(図10(b)、図13(b))。その後、CMPにより、層間絶縁膜502が露出するまで導体膜507を研磨する。この結果、層間絶縁膜502の所望の位置に、ダマシン構造の配線508が形成される(図10(c)、図13(c))。
【0008】
図14は、一般的なロジック製品の概要を示す平面図である。この図を参照しつつ、一般的なCPUロジック回路における従来の形態について述べる。この製品は、I/Oブロック701、RAMブロック702、ロジックブロック703およびPLLブロック704という4つのマクロ機能を有している。
【0009】
I/Oブロック701は、1μm以上の配線幅の配線のみで構成されるエリアである。このエリアにおいては、基本的に、細い配線のニーズはない。また、このエリアは大電流許容量制限を決めるエリアであり、配線幅とビアの最大値はこのエリアで決まる。I/Oブロックの回路ブロック間を接続する配線は、パッド電極につながる配線(入力配線)および内部回路につながる配線(出力配線)の2つの配線で構成されている。従来の構造では、この領域に動作チェック用トランジスタなどが搭載され、RAMブロック702と同様な最小寸法をもつデバイスが搭載できるようになっていた。
【0010】
RAMブロック702は、一般的に1メガバイト程度のメモリを実装している。このエリアの配線は、スピードよりも微細化が優先されている。そのため、このエリアは、細い配線のニーズが最も高いエリアである。このエリアにおいては、広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とGND配線とが配置されている。
【0011】
ロジックブロック703は、ドライブ能力が要求されるセルであり、電源配線が強化されているブロックである。このエリアの構成は、基本的に、ゲートアレイのスタンダードセルの構成に近い。配線の構成はRAMと類似しているものの、RAMよりは電源配線が強化されているのが一般的である。PLLとは異なり、マクロ回路同士の接続は、複数存在しているのが一般的である。
【0012】
PLLブロック704においては、電源、GNDおよび容量素子の安定動作が優先されるため、配線密度は緩いものの、配線幅はI/O領域に次いで広いことが一般的である。PLLは、外部発信機からの信号入力を増幅(例えば4倍または5倍に増幅)して、各マクロにクロックツリーを構成している。PLLには、基本的に2つの入出力配線しか存在しない。
【0013】
なお、本発明に関連する先行技術文献としては、特許文献1が挙げられる。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開平6−89839号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
半導体集積回路の高性能化や低価格化を目的として、急激に微細化が進んでいる。より微細な集積回路を製造するために、リソグラフィ装置に用いられる光の短波長化が進んでいる。しかしながら、半導体集積回路の製造プロセス中のリソグラフィ工程において、短波長化が進んだ結果、短波長リソグラフィ装置の光強度が不足するという問題が生じてきた。また、光リソグラフィ装置の波長が短くなることにより、レンズへのダメージが短波長ほど深刻になっていた。一方で、回路素子の集積化が進んでいるにも関わらず、半導体集積回路のダイサイズそのものは、回路規模の増大により、小さくはならずに、むしろ大きくなった。したがって、広いフィールドサイズを設定しなければならないために、長波長リソグラフィ装置に比して充分な光強度が得にくい短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。また、光を通す大きなパターンが近くにあるとフレアが発生し、微細パターンの解像力が劣化するという問題があった。微細配線を形成するための露光量に差がある。さらに、近接効果補正が大きくなることから、面積差が大きいと補正量が大きくなり、補正量の最適化工数が増加する問題を有していた。
【課題を解決するための手段】
【0016】
本発明による半導体集積回路は、基板上の第1の領域に設けられた第1の配線と、上記基板上の上記第1の領域を取り囲む第2の領域に設けられた第2の配線と、を備え、上記第1の配線の配線幅の最小設計寸法は、上記第2の配線の配線幅の最小設計寸法よりも小さいことを特徴とする。
【0017】
この半導体集積回路においては、第1の配線の配線幅の最小設計寸法が比較的小さく、第2の配線の配線幅の最小設計寸法が比較的大きい。したがって、この半導体集積回路の製造においては、第1の配線の配線パターンの形成に第1の波長の光によるリソグラフィ(以下、短波長リソグラフィという)を用いるとともに、第2の配線の配線パターンの形成に、第1の波長よりも長い第2の波長の光によるリソグラフィ(以下、長波長リソグラフィという)を用いることができる。ここで、第2の配線が設けられる第2の領域は、第1の配線が設けられる第1の領域を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第1の配線の微細化に資する。
【0018】
また、本発明によるマスクは、上記半導体集積回路の製造に用いられるマスクであって、当該マスクの第1の部分に形成され、上記第1の配線の配線パターンに対応し、第1の波長の光によるリソグラフィによって上記基板上の上記第1の領域に転写される第1のマスクパターンと、当該マスクの上記第1の部分を取り囲む第2の部分に形成され、上記第2の配線の配線パターンに対応し、上記第1の波長よりも長い第2の波長の光によるリソグラフィによって上記基板上の上記第2の領域に転写される第2のマスクパターンと、を備えることを特徴とする。
【0019】
このマスクによれば、第1の部分に形成された第1のマスクパターンが短波長リソグラフィによって基板上の第1の領域に転写されるとともに、第2の部分に形成された第2のマスクパターンが長波長リソグラフィによって基板上の第2の領域に転写される。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【0020】
また、本発明による半導体集積回路の製造方法は、上記マスクを用いて半導体集積回路を製造する方法であって、上記第1の波長の光によるリソグラフィによって、上記基板上の上記第1の領域に上記第1のマスクパターンを転写する工程と、上記第2の波長の光によるリソグラフィによって、上記基板上の上記第2の領域に上記第2のマスクパターンを転写する工程と、を含むことを特徴とする。
【0021】
この製造方法においては、第1および第2のマスクパターンの転写に、それぞれ短波長リソグラフィおよび長波長リソグラフィを用いている。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【発明の効果】
【0022】
本発明によれば、短波長リソグラフィにおいて充分な光強度を得ることが可能な半導体集積回路およびその製造方法、ならびにマスクが実現される。
【図面の簡単な説明】
【0023】
【図1】本発明による半導体集積回路の一実施形態を示す平面図である。
【図2】プロセス評価用TEGの配置例を示す平面図である。
【図3】本発明によるマスクの一実施形態を示す平面図である。
【図4】スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。
【図5】光強度効率のフィールドサイズに対する依存性を示すグラフである。
【図6】本発明の適用が可能なCPUロジック回路を示す平面図である。
【図7】一般的なプロセス評価用テストチップのレイアウトを示す平面図である。
【図8】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図9】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図10】(a)〜(c)は、一般的な2層配線を形成するためのプロセスを説明するための断面図である。
【図11】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図12】(a)および(b)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図13】(a)〜(c)は、一般的な2層配線を形成するためのプロセスを説明するための平面図である。
【図14】一般的なロジック製品の概要を示す平面図である。
【発明を実施するための形態】
【0024】
以下、図面を参照しつつ、本発明による半導体集積回路およびその製造方法ならびにマスクの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【0025】
図1は、本発明による半導体集積回路の一実施形態を示す平面図である。半導体集積回路1は、基板と、基板上の領域11(第1の領域)に設けられた第1の配線と、基板上の領域12(第2の領域)に設けられた第2の配線と、を備えている。同図において、基板、ならびに第1および第2の配線は図示されていない。基板は、半導体基板であってもよいし、半導体基板以外の基板であってもよい。
【0026】
領域12は、領域11を取り囲む領域である。したがって、領域11のフィールドサイズは、領域12のそれよりも小さくなっている。また、領域11は、半導体集積回路の中央部を中心として、上下および左右がそれぞれ対称である。これらの領域11および領域12は、それぞれ短波長リソグラフィおよび長波長リソグラフィ用の領域である。
【0027】
短波長リソグラフィおよび長波長リソグラフィにおいては、例えば、エキシマレーザ光を用いることができる。具体的には、例えば、短波長リソグラフィにおいてF2エキシマレーザ光を、長波長リソグラフィにおいてArFエキシマレーザ光を用いることができる。この例の場合、第1および第2の波長は、それぞれ157nmおよび193nmということになる。
【0028】
第1の配線の配線幅の最小設計寸法は、第2の配線の配線幅の最小設計寸法よりも小さい。第1の配線の配線幅の最小設計寸法は、例えば0.1μm以下である。また、領域11および領域12は、互いに離間している。領域11と領域12との間の領域13(パターン禁止領域)には、配線パターンが存在しない。この領域13の幅は、例えば10μm程度である。領域12は、例えば、半導体集積回路1の入出力回路領域である。
【0029】
図2は、プロセス評価用TEGの配置例を示す平面図である。微細化プロセス領域は、フィールド中央部を中心として、左右および上下それぞれについて対称に配置されている。中央領域21には、0.1μm以下の配線評価を主体としたプロセス評価パターンが配置される。中央領域21の高さおよび幅、すなわち短波長リソグラフィのフィールドの高さh1および幅h2は、それぞれ10mmおよび5mmである。
【0030】
外周領域22には、微細配線パターン評価以外のラフなパターンが配置されている。具体的には、0.1μmより大きい配線である。バックエンドプロセス評価TEGの事例では、配線幅が広い配線を外周領域22に配置している。配線面積が大きいとフレアが発生し、それにより微細配線形成に大きな支障がきたされるためである。それを防ぐために、中央領域に微細パターンをまとめている。外周部には、配線面積の大きいパターンを配置している。配線面積が大きいTEGが使用されるパターンとしては、ビアと配線の面積比率で不良を発生するSIV(Stress Induced Void)パターン、配線幅依存性を評価するパターン、および容量測定パターン等が挙げられる。これらのパターンは、外周領域22のみに配置される。配線面積が大きいブロックにおいてはフレアが発生し易い。したがって、面積が大きい配線領域を外側に配置することにより、中央部の微細配線のパターニングへの影響を排除するという効果がある。外周領域22の高さおよび幅、すなわち長波長リソグラフィのフィールドの高さh3および幅h4は、それぞれ25mmおよび20mmである。
【0031】
中央領域21と外周領域22との間には、TEGが配置されていない禁止領域23が存在する。禁止領域23は、サブチップ26で構成されている。サブチップ26のサイズは、X方向(図中左右方向)が2380μmであり、Y方向(図中上下方向)が1580μmである。これらの中央領域21、外周領域22および禁止領域23は、それぞれ図1の領域11、領域12および領域13に対応している。
【0032】
図3は、本発明によるマスクの一実施形態を示す平面図である。マスク3は、半導体集積回路1の製造に用いられるフォトマスクであって、当該マスク3の部分31(第1の部分)に形成された第1のマスクパターンと、当該マスク3の部分32(第2の部分)に形成された第2のマスクパターンとを備えている。同図において、第1および第2のマスクパターンは図示されていない。
【0033】
第1のマスクパターンは、上記第1の配線の配線パターンに対応し、短波長リソグラフィによって、上記基板上の領域11に転写される。一方、第2のマスクパターンは、上記第2の配線の配線パターンに対応し、長波長リソグラフィによって、上記基板上の領域12に転写される。したがって、マスク3においても、領域12に対応する部分32が、領域11に対応する部分31を取り囲んでいる。また、部分31および部分32は互いに離間しており、それらの間の部分33(パターン禁止部分)にはマスクパターンが存在しない。
【0034】
本発明による半導体集積回路の製造方法の一実施形態は、マスク3を用いて半導体集積回路1を製造する方法であって、短波長リソグラフィによって、上記基板上の領域11に上記第1のマスクパターンを転写する工程と、長波長リソグラフィによって、上記基板上の領域12に上記第2のマスクパターンを転写する工程と、を含むものである。
【0035】
本実施形態の効果を説明する。半導体集積回路1においては、第1の配線の配線幅の最小設計寸法が比較的小さく、第2の配線の配線幅の最小設計寸法が比較的大きい。したがって、半導体集積回路1の製造においては、第1の配線の配線パターンの形成に比較的短波長のリソグラフィを用いるとともに、第2の配線の配線パターンの形成に比較的長波長のリソグラフィを用いることができる。実際、上述した製造方法においては、第1および第2の配線パターンの形成に、それぞれ比較的短波長のリソグラフィおよび比較的長波長のリソグラフィが用いられている。
【0036】
ここで、第2の配線が設けられる領域12は、第1の配線が設けられる領域11を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第1の配線の微細化に資する。
【0037】
また、マスク3によれば、第1の部分に形成された第1のマスクパターンが短波長リソグラフィによって基板上の領域11に転写されるとともに、第2の部分に形成された第2のマスクパターンが長波長リソグラフィによって基板上の領域12に転写される。ここで、第2の部分は、第1の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【0038】
領域11と領域12との間に、配線パターンが存在しない領域13が設けられている。この領域13は、マスク周辺におけるデータボケのために、所望のパターン形成が保障されない領域である。したがって、この領域13に配線パターンを設けないようにすることで、意図しないパターンが形成されるのを防ぐことができる。
【0039】
第1の配線の配線幅の最小設計寸法が0.1μm以下である場合、短波長リソグラフィにおいて特に波長の短い光を用いる必要がある。すると、従来技術について上述した課題、すなわち充分な光強度を得にくいという課題が顕著となる。したがって、この場合、短波長リソグラフィにおいても充分な光強度を得ることが可能な本発明が特に有用となる。
【0040】
第1および第2の波長の光が共にエキシマレーザ光である場合、短波長リソグラフィおよび長波長リソグラフィの何れについても、簡易な装置で実行することができる。これに対して、例えば第1および第2の波長の光のうち少なくとも一方がX線である場合には、X線リソグラフィ装置という大掛かりな装置を用いなければならない。
【0041】
なお、上述のように、特許文献1には、X線および紫外線によって半導体ウエハ上のレジストを二重に露光することが記載されている。このような二重露光を行うのは、X線露光における露光不足を紫外線露光によって補うためであると記載されている。しかし、このような方法では紫外線露光の露光量不足を補うことはできない。
【0042】
図4は、スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。また、図5は、光強度効率のフィールドサイズに対する依存性を示すグラフである。図5の縦軸は、フィールドサイズが25mmのときの光強度効率を100%としたときの光強度効率(%)を表している。この例では、実効スキャンエリア以外に15mmのオフセットスキャンエリアが存在する。この状態で、デバイス露光領域としてのスキャンエリアを25mmから単純に減らした場合のスキャンエリアは線形に減少する。光強度効率は、スキャンエリアサイズの減少に伴って線形的に増大する。例えば、図5からわかるように、フィールドサイズが10〜15mm程度になると、25mmのときに比べて、光強度の効率が30%程度増加する。
【0043】
この点に関し、デバイス的な改善効果を得るという観点からは、光強度効率に20%以上の増加が見られることが好ましい。したがって、図5からわかるように、フィールドサイズを20mm以下に設定することにより、微細化について顕著な効果が期待できる。すなわち、第1の領域は、1辺が20mmの正方形の領域内に納まる領域であることが好ましい。例えば、第1の領域が、1辺が20mm以下の正方形、長辺が20mm以下の長方形、または直径が20mm以下の円形である場合、当該第1の領域は1辺が20mmの正方形の領域内に納まる。一方、第1の領域が、1辺が20mmを上回る正方形、長辺が20mmを上回る長方形、または直径が20mmを上回る円形である場合、当該第1の領域は1辺が20mmの正方形の領域内に納まらない。
【0044】
本発明は、例えば、図6に示すCPUロジック回路に適用することができる。同図のCPUロジック回路は、I/Oブロック(インターフェースブロック)61、RAMブロック62、高性能ロジックブロック63、およびPLLブロック64を有している。I/Oブロック61は、ペリフェラルI・Oと呼ばれ、領域12(図1参照)に対応する。また、RAMブロック62、高性能ロジックブロック63およびPLLブロック64は、0.1μm以下の配線を含む微細化領域であり、領域11に対応する。
【0045】
I/Oブロック61の配線は、0.1μmより大きい配線に限定されている。また、I/Oブロック61は、長波長リソグラフィによりパターニングされている。このようにI/Oブロック61の配線の最小設計寸法を制限することにより、短波長リソグラフィのフィールド面積を、I/Oブロック61の面積分だけ減少させることができる。
【0046】
I/Oブロック61の微細配線データ削除により、データエリアが削減され、光強度を向上させることができる。これにより、短波長リソグラフィのフィールドサイズが小さくなるため、解像力が向上するというメリットがある。また、リソグラフィのアパーチャ構造とリンクした配置を作ることにより、フィールドを制限した露光を適用して、微細なパターンを有する半導体集積回路を得ることができる。
【0047】
本発明による半導体集積回路およびその製造方法ならびにマスクは、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては配線パターンが形成される領域として第1の領域および第2の領域の2つの領域が設けられた例を示したが、配線パターンが形成される領域として3つ以上の領域が設けられていてもよい。例えば、第2の領域を取り囲む第3の領域が設けられていてもよい。このように3つ以上の領域が設けられた場合であっても、一番内側に位置する第1の領域に形成される第1の配線は、他の何れの領域の配線と比べても、配線幅の最小設計寸法が小さい。
【符号の説明】
【0048】
1 半導体集積回路
3 マスク
11 領域(第1の領域)
12 領域(第2の領域)
13 領域(パターン禁止領域)
21 中央領域
22 外周領域
23 禁止領域
26 サブチップ
31 部分(第1の部分)
32 部分(第2の部分)
33 部分(パターン禁止部分)
61 I/Oブロック
62 RAMブロック
63 高性能ロジックブロック
64 PLLブロック
【特許請求の範囲】
【請求項1】
基板上の第1の領域に設けられた第1の配線と、
前記基板上の前記第1の領域を取り囲む第2の領域に設けられた第2の配線と、を備え、
前記第1の配線の配線幅の最小設計寸法は、前記第2の配線の配線幅の最小設計寸法よりも小さいことを特徴とする半導体集積回路。
【請求項2】
請求項1に記載の半導体集積回路において、
前記第1および第2の領域は、互いに離間しており、
前記第1の領域と前記第2の領域との間の領域には、配線パターンが存在しない半導体集積回路。
【請求項3】
請求項1または2に記載の半導体集積回路において、
前記第2の領域は、当該半導体集積回路の入出力回路領域である半導体集積回路。
【請求項4】
請求項1乃至3いずれかに記載の半導体集積回路において、
前記第1の配線の配線幅の最小設計寸法は、0.1μm以下である半導体集積回路。
【請求項5】
請求項1乃至4いずれかに記載の半導体集積回路において、
前記第1の領域は、1辺が20mmの正方形の領域内に納まる領域である半導体集積回路。
【請求項6】
請求項1乃至5いずれかに記載の半導体集積回路の製造に用いられるマスクであって、
当該マスクの第1の部分に形成され、前記第1の配線の配線パターンに対応し、第1の波長の光によるリソグラフィによって前記基板上の前記第1の領域に転写される第1のマスクパターンと、
当該マスクの前記第1の部分を取り囲む第2の部分に形成され、前記第2の配線の配線パターンに対応し、前記第1の波長よりも長い第2の波長の光によるリソグラフィによって前記基板上の前記第2の領域に転写される第2のマスクパターンと、
を備えることを特徴とするマスク。
【請求項7】
請求項6に記載のマスクにおいて、
前記第1および第2の波長の光は、共にエキシマレーザ光であるマスク。
【請求項8】
請求項6または7に記載のマスクを用いて半導体集積回路を製造する方法であって、
前記第1の波長の光によるリソグラフィによって、前記基板上の前記第1の領域に前記第1のマスクパターンを転写する工程と、
前記第2の波長の光によるリソグラフィによって、前記基板上の前記第2の領域に前記第2のマスクパターンを転写する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項1】
基板上の第1の領域に設けられた第1の配線と、
前記基板上の前記第1の領域を取り囲む第2の領域に設けられた第2の配線と、を備え、
前記第1の配線の配線幅の最小設計寸法は、前記第2の配線の配線幅の最小設計寸法よりも小さいことを特徴とする半導体集積回路。
【請求項2】
請求項1に記載の半導体集積回路において、
前記第1および第2の領域は、互いに離間しており、
前記第1の領域と前記第2の領域との間の領域には、配線パターンが存在しない半導体集積回路。
【請求項3】
請求項1または2に記載の半導体集積回路において、
前記第2の領域は、当該半導体集積回路の入出力回路領域である半導体集積回路。
【請求項4】
請求項1乃至3いずれかに記載の半導体集積回路において、
前記第1の配線の配線幅の最小設計寸法は、0.1μm以下である半導体集積回路。
【請求項5】
請求項1乃至4いずれかに記載の半導体集積回路において、
前記第1の領域は、1辺が20mmの正方形の領域内に納まる領域である半導体集積回路。
【請求項6】
請求項1乃至5いずれかに記載の半導体集積回路の製造に用いられるマスクであって、
当該マスクの第1の部分に形成され、前記第1の配線の配線パターンに対応し、第1の波長の光によるリソグラフィによって前記基板上の前記第1の領域に転写される第1のマスクパターンと、
当該マスクの前記第1の部分を取り囲む第2の部分に形成され、前記第2の配線の配線パターンに対応し、前記第1の波長よりも長い第2の波長の光によるリソグラフィによって前記基板上の前記第2の領域に転写される第2のマスクパターンと、
を備えることを特徴とするマスク。
【請求項7】
請求項6に記載のマスクにおいて、
前記第1および第2の波長の光は、共にエキシマレーザ光であるマスク。
【請求項8】
請求項6または7に記載のマスクを用いて半導体集積回路を製造する方法であって、
前記第1の波長の光によるリソグラフィによって、前記基板上の前記第1の領域に前記第1のマスクパターンを転写する工程と、
前記第2の波長の光によるリソグラフィによって、前記基板上の前記第2の領域に前記第2のマスクパターンを転写する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−147001(P2012−147001A)
【公開日】平成24年8月2日(2012.8.2)
【国際特許分類】
【出願番号】特願2012−55355(P2012−55355)
【出願日】平成24年3月13日(2012.3.13)
【分割の表示】特願2006−113609(P2006−113609)の分割
【原出願日】平成18年4月17日(2006.4.17)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年8月2日(2012.8.2)
【国際特許分類】
【出願日】平成24年3月13日(2012.3.13)
【分割の表示】特願2006−113609(P2006−113609)の分割
【原出願日】平成18年4月17日(2006.4.17)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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