半導体装置
【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板の周辺部に設けられた入出力バッファセルおよび入出力パッドを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置における半導体チップの微細化、多機能化、および高速化が進むにつれて、半導体チップの周辺部に配置する入出力（ＩＯ：Input and/or Output）セル、入出力パッド、および電源パッドの数は増加している。したがって、これらの入出力セルおよびパッドを従来よりも省スペースで配置することがまずます重要である。
【０００３】
たとえば、特開２００４−１７９１８４号公報（特許文献１）に記載の半導体チップでは、入出力セルのピッチを従来よりも実質的に縮小するために、基板中央の内部セル領域の周囲に複数の第１の入出力セルが一列に配置され、さらに第１の入出力セルよりも基板周縁側に複数の第２の入出力セルが一列に配置される。第１および第２の入出力セルの各長辺は基板の辺と平行になっている。第１および第２の入出力セルよりもさらに基板の周縁側には、複数の第１のパッドと複数の第２のパッドとが交互に一列に配置される。第１の入出力セルと第１の入出力パッドとの間の接続は、第２の入出力セルの上部に形成した絶縁膜のさらに上部に形成された第１の配線を介して行なわれる。第２の入出力セルと第２の入出力パッドとの間の接続は第２の配線を介して行なわれる。
【０００４】
特開２００５−３５３６８３号公報（特許文献２）も、半導体基板の少なくとも一辺に沿って長手方向が基板の辺に平行となるように配置された複数列の入出力セルを含む半導体装置を開示する。特に、この文献に記載の半導体装置では、第１列の入出力セルと第１列よりも基板の辺から遠い第２列の入出力セルとを比較した場合、電源配線が形成される配線層の数は第１列の入出力セル上よりも第２列の入出力セル上のほうが少ない。一方、信号線が形成される配線層の数は第１列の入出力セル上よりも第２列の入出力セル上のほうが多い。
【０００５】
特開２００８−７８３５４号公報（特許文献３）に記載の半導体チップでは、電源パッドの数を増加するために、内部回路形成部の周囲に設けられた内部回路用電源配線と一体的に内部回路用電源パッドが形成される。この内部回路用電源配線の外側に複数の入出力セルが形成され、この入出力セルのさらに外側に複数のパッドが形成される。この最外周のパッドの一部にも内部回路用電源パッドが形成される。
【０００６】
特開２０１０−１４７２８２号公報（特許文献４）は、ボンディングワイヤなどが接続されるパッドが、外部インターフェース部である入出力セルと重ねて配置される、いわゆるＰＡＤ ｏｎ ＩＯセル構造について開示する。特にこの文献の場合には、パッド引き出し部が入出力セルの略中央にレイアウトされる。
【０００７】
特開２００７−３０５８２２号公報（特許文献５）に記載の半導体装置は、上記の特開２００８−７８３５４号公報（特許文献３）に記載の構造とＰＡＤ ｏｎ ＩＯセル構造とを組合わせたものである。具体的には、コア領域の一辺に沿って１列に配列された入出力セル上に、第１パッドの列と第２パッドの列とが互いにずらして配置される。さらに、コア領域の一辺に沿うコア電源配線に複数の第３パッドが配置される。第１〜第３パッドのそれぞれのパッドピッチＰを入出力セルのセルピッチＳに対してＰ＝２Ｓとし、かつ第１〜第３パッド全体のパッドピッチをＰ／３（＝２Ｓ／３）とすることによって、２個の入出力セル当り３個のパッドが配置される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１７９１８４号公報
【特許文献２】特開２００５−３５３６８３号公報
【特許文献３】特開２００８−７８３５４号公報
【特許文献４】特開２０１０−１４７２８２号公報
【特許文献５】特開２００７−３０５８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、ＤＤＲ２（Double-Data-Rate2）、ＤＤＲ３（Double-Data-Rate3）など規格に従った従来よりも高速のデータ転送速度を有するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が電子機器に搭載されることが多い。この場合、半導体チップには、こられの高速のＳＤＲＡＭと通信するために、専用のインターフェース部が必要となる。
【００１０】
専用インターフェース部に設けられたＩ／Ｏセルは、高速通信を行なうために標準のＩ／Ｏセルに比べて回路が複雑になるともに面積が大きくなる。各Ｉ／Ｏセルと接続されるパッドのピッチは実装技術の制約上ほぼ固定されているので、パッドのピッチに合わせて専用Ｉ／Ｏセルを配置するために、専用Ｉ／Ｏセルの縦方向（セルの配列方向と垂直な方向）の長さは標準Ｉ／Ｏセルに比べて長くならざるを得ない。
【００１１】
しかしながら、このような細長い形状のＩ／Ｏセルは、配線遅延が生じやすく設計が困難である。しかも、専用Ｉ／Ｏセルと標準Ｉ／Ｏセルと縦方向の長さが異なるために、周回電源線の位置が異なってしまう。周回電源線の位置を合わせるために、標準Ｉ／Ｏセルについても設計し直す必要がしばしば生じ、開発工数の増加を招いている。
【００１２】
したがって、この発明の目的は、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することを可能にすることである。
【課題を解決するための手段】
【００１３】
この発明の実施の一形態による半導体装置は、基板と、複数の第１バッファセルと、複数の第２のバッファセルと、複数の第１パッドと、複数の第２のパッドとを備える。複数の第１バッファセルは、基板の一辺に沿って１列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第２バッファセルは、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第１パッドは、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられ、基板の外部との接続に用いられる。複数の第２パッドは、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられ、基板の外部との接続に用いられる。複数の第２パッドは、複数の第３パッドと複数の第４パッドとを含む。複数の第３パッドの各々は、複数の第１バッファセルのいずれか１つと個別に接続される。複数の第４パッドの各々は、複数の第２バッファセルのいずれか１つと個別に接続される。
【発明の効果】
【００１４】
上記の実施の形態によれば、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態１による半導体装置５００の構成を模式的に示す断面図である。
【図２】図１の半導体チップ１の構成を模式的に示す平面図である。
【図３】図２の制御論理回路８および専用インターフェース部１０の部分を拡大して示した平面図である。
【図４】電源電圧ＶＤＤ，ＶＣＣＱおよび接地電圧ＶＳＳ，ＶＳＳＱを供給するための配線９１〜９４のレイアウトを模式的に示す平面図である。
【図５】図４の接続回路９７，９８の構成を示す回路図である。
【図６】図３、図４のバッファセル２１〜２３，３１〜３４およびそれに関連する部分を拡大して模式的に示した平面図である。
【図７】図６のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた配線パターンやランドなどとの接続関係を示す平面図である。
【図８】図６のセル２１，２３の構成を模式的に示す回路図である。
【図９】図６の第１の比較例としての半導体チップのレイアウトを模式的に示す平面図である。
【図１０】この発明の実施の形態２による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１１】この発明の実施の形態３による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１２】この発明の実施の形態４による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１３】この発明の実施の形態５による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１４】この発明の実施の形態６による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１５】図１４のレイアウトにさらに標準の入出力バッファセルなどを追加した場合のレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【００１６】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１７】
＜実施の形態１＞
［半導体装置の全体構成］
図１は、この発明の実施の形態１による半導体装置５００の構成を模式的に示す断面図である。半導体装置５００は、半導体チップ１（たとえば、マイクロコンピュータチップ）がＢＧＡ（Ball Grid Array）方式のパッケージに収納されたものである。
【００１８】
図１を参照して、半導体装置５００は、基材５０１と、基材５０１（配線基板とも称する）の主面上に搭載された半導体チップ１と、基材５０１の主面側を被覆する封止部材（たとえばエポキシ樹脂）５１０とを含む。
【００１９】
基材５０１の内部には、パターン配線５０２、電源／接地配線５０３およびランド５０４などが形成される。これらの配線５０２，５０３およびランド５０４は、基材５０１の裏面に形成された多数のバンプ５０９と電気的に接続される。半導体装置５００は、これらのバンプ５０９（外部端子）を介して実装ボードと電気的に接続される。
【００２０】
半導体チップ１は、主面の周辺部に２重に設けられたボンディング用のパッド５０５，５０６を含む。パッド５０５，５０６は、ボンディングワイヤ５０７，５０８によって基材５０１に形成されたランド５０４および電源／接地配線５０３などと接続される。
【００２１】
図２は、図１の半導体チップ１の構成を模式的に示す平面図である。
図２を参照して、半導体チップ１は、基板ＳＵＢの主面上に形成され、内部回路１１と、内部回路１１の周辺に配置されたインターフェース部９，１０とを含む。内部回路１１は、ＣＰＵ（Central Processing Unit）２、ＲＡＭ（Random Access Memory）３、ＲＯＭ（Read Only Memory）４、Ａ／Ｄ（Analog-to-Digital）変換器５、Ｄ／Ａ（Digital-to-Analog）変換器６、ＰＬＬ（Phase-Locked Loop）回路７などの機能モジュールを含む。内部回路１１は、電源電圧ＶＤＤ（たとえば、１．１Ｖ）を半導体チップ１の外部から受けて動作する。
【００２２】
インターフェース部９，１０は、基板ＳＵＢの各辺に沿って設けられ、標準インターフェース部９と、半導体チップ１の外部のＳＤＲＡＭ装置と通信を行なうための専用インターフェース部１０とを含む。ＳＤＲＡＭ装置は、ＤＤＲ２、ＤＤＲ３などの規格に従ったメモリ装置であり、従来よりも高速のデータ転送速度を有する。内部回路１１に設けられた制御論理回路８は、専用インターフェース部１０を介してＳＤＲＡＭ装置と通信する。
【００２３】
専用インターフェース部１０は、電源電圧ＶＣＣＱ（たとえば、１．５Ｖ）を半導体チップの外部から受けて動作する。標準インターフェース部９は、電源電圧ＶＣＣＱａ（たとえば、３．３Ｖ）を半導体チップ１の外部から受けて動作する。
【００２４】
インターフェース部９，１０の上部には、基板ＳＵＢの各辺に沿って２列の千鳥状に配列されたパッド（図示省略、図１の５０５，５０６に対応する）が設けられる。ＢＧＡ（Ball Grid Array）などのパッケージに半導体チップ１が収納される場合には、これらのパッドはパッケージ内部のパターン配線やランドなどとボンディングワイヤによって接続される。パッドを千鳥状に配置することによっていずれの列のパッドに対してもボンディングがしやすくなる。なお、半導体装置（半導体チップ１を収納したパッケージ）は、プリント基板に実装されることによって、同一のプリント基板に実装されたＳＤＲＡＭ装置とプリント配線を介して接続される。
【００２５】
ＢＧＡ以外にも本実施の形態は、ＱＦＰ（Quad Flat Package）タイプのパッケージ、すなわち、封止樹脂内で各パッドが、外部端子と一体形成されたインナーリードとボンディングワイヤを介して接続されるもの、さらにはフリップチップＢＧＡタイプのパッケージ、すなわち、バンプ（半田、金、銅など）を介して半導体チップ１のパッドと樹脂基板とが接続されるものに適用されてもよい。
【００２６】
［バッファセルおよび信号用のパッドの配置］
図３は、図２の制御論理回路８および専用インターフェース部１０の部分を拡大して示した平面図である。図３には、標準インターフェース部９のうちで専用インターフェース部１０と隣接する部分も併せて示される。なお、基板ＳＵＢの主面１３を平面視したとき、辺１４に沿う方向をＸ方向とし、辺１４に垂直な方向をＹ方向とする。Ｘ方向を横方向とも称し、Ｙ方向を縦方向とも称する。
【００２７】
図３を参照して、専用インターフェース部１０は、基板ＳＵＢの辺１４に沿って１列に設けられた第１のバッファセル（Ｉ／Ｏセル）３１〜３６と、第１のバッファセル３１〜３６の配列方向（Ｘ方向）に沿って、第１のバッファセル３１〜３６よりも基板ＳＵＢの中央寄りの位置（基板内側）に１列に設けられた第２のバッファセル２１〜２５とを含む。基板外側の第１列目のバッファセル３１〜３６と、基板内側の第２列目のバッファセル２１〜２５とは千鳥状に、すなわち、基板ＳＵＢの辺１４側から見たときにずれた位置に配置される。専用インターフェース部１０は、さらに基板内側の第２列目に設けられたフィラーセル４１，４２と、第１列目から第２列目にわたって設けられたブリッジセル４３，４４とを含む。
【００２８】
バッファセル２１，２２，２４，２５，３１〜３６の各々には、制御論理回路８とＳＤＲＡＭ装置との間で通信を行なうときに、入出力信号を増幅整形する出力バッファおよび入力バッファが設けられている。フィラーセル４１，４２は、電源配線および接地配線間のデカップリング容量が設けられる。ブリッジセルには、第１列目のバッファセルに電源電圧および接地電圧を供給する複数の配線と、第２列目のバッファセルに電源電圧および接地電圧を供給する複数の配線とを相互に接続するための配線および回路が設けられる。
【００２９】
なお、専用インターフェース部１０に隣接する部分には、標準インターフェース部９の一部として、バッファセル４６〜４９が基板ＳＵＢの辺１４に沿って１列に設けられる。バッファセル４６〜４９は、制御論理回路８とは別の論理回路１５に対応して設けられる。論理回路１５は、バッファセル４６〜４９を介して、半導体チップの外部との間で信号の入出力を行なう。バッファセル４６〜４９には、標準の出力バッファおよび入力バッファが設けられている。
【００３０】
バッファセル３１〜３６，４６〜４９の上部には、ボンディング用のパッド７９〜８７，１２１〜１２３，５９〜７１が層間絶縁層を介在して形成される。図３では、図解を容易にするためにこれらのパッドは破線で示されている。具体的に、第１列目のパッド７９〜８７，１２１〜１２３（図１の参照符号５０５に対応する）が基板ＳＵＢの辺１４に沿って設けられ、第２列目のバッド５９〜７１（図１の参照符号５０６に対応する）は、第１のパッドの配列方向（Ｘ方向）に沿って、第１のパッドよりも基板ＳＵＢの中央寄りの位置（基板内側）に設けられる。これらの２列のパッドは千鳥状に配置される。なお、実施の形態１の場合には、第１列目パッド７９〜８７，１２１〜１２３および第２列目のバッド５９〜７１のいずれも、基板外側のバッファセル３１〜３６の上部に配置されるＰＡＤ ｏｎ ＩＯセル構造である。
【００３１】
上記のパッドは、信号の入出力に用いられるパッドと、電源電圧および接地電圧の供給を外部から受けるためのパッドとに大別することができる。専用インターフェース部１０の場合には、基板内側の第２列目のパッド６１〜７１は、主として信号の入出力（入力および出力の少なくとも一方）のために用いられる。基板外側の第１列目のパッド８１〜８７，１２１〜１２３は、主として電源電圧および接地電圧の供給を受けるために用いられるが、一部は信号の入出力のために用いられる。
【００３２】
たとえば、ＤＤＲ２またはＤＤＲ３規格のＳＤＲＡＭ装置の場合、半導体チップ１とＳＤＲＡＭ装置との間で通信される信号には、データに関係する信号（ＤＱｘ，ＤＱＳ，／ＤＱＳ，ＤＭ）、アドレスに関係する信号（Ａｘ，ＢＡ）、および制御信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫ，／ＣＫ、ＯＤＴ）がある。
【００３３】
具体的に、ＤＱｘ信号は入出力データを表わし、ＳＤＲＡＭ装置と半導体チップとの間で双方向に転送される。１６ビットのデータの場合、ｘ＝０〜１５となる。ＤＱＳ（データストローブ）信号および／ＤＱＳ信号（ＤＱＳを反転させた信号）は、ＤＱｘ信号をラッチするタイミングを指示するための信号である。ＳＤＲＡＭ装置はＤＱＳ信号および／ＤＱＳ信号の立上がりエッジでデータをラッチする。ＤＭ（データマスク）信号はＳＤＲＡＭ装置のデータ書込・データ読出をマスクするために用いられる。Ａｘ（アドレス）信号は、アクセスするメモリ領域を表わす信号であり、ＢＡ（バンクアドレス）信号は、アクセスするバンクを表わす信号である。／ＣＳ（チップセレクト）信号は半導体チップを選択するために用いられ、／ＣＳ信号がＨレベルのとき全ての信号がマスクされる。／ＲＡＳ（ロウ・アドレス・ストローブ）信号は、アドレス信号を行アドレスとして取込むタイミングを指示するための信号であり、／ＣＡＳ（カラム・アドレス・ストローブ）信号は、アドレス信号を列アドレスとして取込むタイミングを指示するための信号である。／ＷＥ（ライト・イネーブル）信号は、データ書込およびデータ読出のいずれであるかを指定するための信号である。ＯＤＴ（オン・ダイ・ターミネーション）信号は、終端抵抗が有効か否かを制御するための信号である。
【００３４】
上記の信号のうち、データに関係するＤＱｘ信号、ＤＱＳ信号、／ＤＱＳ信号、ＤＭ信号は、ＣＫ（クロック）信号および／ＣＫ（反転クロック）信号の両方を基準にすることによってダブルデータレートで転送される高速の信号である。その他の信号は、ＣＫ信号のみを基準にすることにより通常のデータレートで転送される。
【００３５】
高速転送されるＤＱｘ信号、ＤＱＳ信号、／ＤＱＳ信号、ＤＭ信号は、基板内側の第２列目のパッドを介して入出力される。図３の場合には、データ信号ＤＱ０〜ＤＱ６をそれぞれ入出力するためのパッド６１〜６７が示される。パッド６１〜６７は、バッファセル３１，２１，３２，２２，３３，３４，２４とそれぞれ接続される。制御論理回路８は、これらのバッファセル３１，２１，３２，２２，３３，３４，２４をそれぞれ介してデータ信号ＤＱ０〜ＤＱ６を入出力する。
【００３６】
基板内側の第２列目のパッド６１〜６７のみを信号伝送用に用いることによって、基板外側の第１列目のパッドを用いる場合よりも、パッドと基板内側のバッファセル２１，２２，２４との距離を短くすることができる。これにより、パッドと基板外側（第１列目）のバッファセルとの間の信号伝搬遅延と、パッドと基板外側（第２列目）のバッファセルとの間の信号伝搬遅延の差をより小さくすることができる。データ信号のように高速信号の場合には、経路の違いによる伝搬遅延をできるだけ小さくすることが必要である。同様の理由から、第１列目のパッドと第２列目のパッドの両方をデータ信号の伝送に用いることは、両者でボンディングワイヤの長さの違いが生じることになるので望ましくない。
【００３７】
その他の信号についても基板内側の第２列目のパッドを用いるほうが望ましいが、全ての信号を第２列目のパッドを用いて入力または出力するのは、パッドの数が不足するために困難である。したがって、一部の信号について基板外側の第１列目のパッドに割当てられる。図３の場合には、パッド７１，７０，６９にアドレス信号Ａ０，Ａ１，Ａ２が割当てられる。パッド７１，７０，６９は、バッファセル３６，２５，３５とそれぞれ接続される。制御論理回路８は、これらのバッファセル３６，２５，３５をそれぞれ介してアドレス信号Ａ０，Ａ１，Ａ２を出力する。
【００３８】
［電源用パッドと電源配線の配置］
次に、電源電圧および接地電圧の供給を受けるためのパッドの配置と、電源配線および接地配線の配置について説明する。
【００３９】
図４は、電源電圧ＶＤＤ，ＶＣＣＱおよび接地電圧ＶＳＳ，ＶＳＳＱを供給するための配線９１〜９４のレイアウトを模式的に示す平面図である。図４では図解を容易にするために、電源配線９３，９６および接地配線９４，９５にはハッチングを付し、電源配線９１は黒く着色し、各パッドを破線で示している。
【００４０】
図４を参照して、基板外側の第１列目には、電源電圧ＶＣＣＱ（たとえば、１．５Ｖ）を受けるパッド８２，８４，８８，１２２と、電源電圧ＶＤＤ（たとえば、１．１Ｖ）を受けるパッド８６と、接地電圧ＶＳＳＱを受けるパッド８３，８５，１２１，１２３と、接地電圧ＶＳＳを受けるパッド８７とが設けられる。高速で動作する専用インターフェース部１０で用いられる電源電圧ＶＣＣＱおよび接地電圧ＶＳＳＱについては、このように数多くのパッドから供給することによって、ＩＲドロップによる電圧変動を抑制する必要がある。
【００４１】
パッド８２，８４，８８，１２２は、電源配線９３と接続される。電源配線９３は、専用インターフェース部１０に設けられた各バッファセルに電源電圧ＶＣＣＱを供給するために、専用インターフェース部１０内を周回するように設けられる。
【００４２】
パッド８３，８５，１２１，１２３は、接地配線９４と接続される。接地配線９４は、専用インターフェース部１０に設けられた各バッファセルに接地電圧ＶＳＳＱを供給するために、専用インターフェース部１０内を周回するように設けられる。
【００４３】
パッド８６は、電源配線９１と接続される。電源配線９１は、インターフェース部９，１０、制御論理回路８、および論理回路１５を含めた半導体チップ全体に電源電圧ＶＤＤを供給するために設けられる。電源配線９１は、専用インターフェース部１０内および基板ＳＵＢの外周部を周回するとともに、制御論理回路８などの内部回路と接続される。
【００４４】
パッド８７は、接地配線９２と接続される。接地配線９２は、インターフェース部９，１０、制御論理回路８、および論理回路１５を含めた半導体チップ全体に接地電圧ＶＳＳを供給するために設けられる。接地配線９２は、専用インターフェース部１０内および基板ＳＵＢの外周部を周回するとともに、制御論理回路８などの内部回路と接続される。
【００４５】
上記のように、基板外側の第１列目のパッドに電源配線および接地配線を設けることによって、半導体チップ上に形成されたパッドと、図１の基材５０１上に形成された電源／グランド配線５０３とを接続するボンディングワイヤの長さを短くすることができる。これにより、ＩＲドロップによる電源電圧および接地電圧の変動を抑制することができる。ＤＤＲ２およびＤＤＲ３などに用いられる専用インターフェース部のように高速で動作する回路の場合には、電源電圧および接地電圧の変動によって回路特性が変化しやすいので、ＩＲドロップを抑制することは重要である。
【００４６】
なお、図４には、標準バッファセル４６〜４９に電源電圧ＶＣＣＱａ（たとえば、３．３Ｖ）を供給するための電源配線９６、および標準バッファセル４６〜４９に接地電圧ＶＳＳＱａを供給するための接地配線９５も示されている。ブリッジセル４３，４４には、この接地配線９５と、専用インターフェース部１０用の接地配線９４とを接続する接続回路９７，９８が設けられる。
【００４７】
図５は、図４の接続回路９７，９８の構成を示す回路図である。図５（Ａ）を参照して、接続回路９７は、接地配線９４と接地配線９５との間に逆並列に接続されたダイオードＤ１，Ｄ２を含む。図５（Ｂ）を参照して、接続回路９８は、接地配線９４と接地配線９５との間に逆並列に接続されたダイオードＤ３，Ｄ４を含む。
【００４８】
［バッファセルの形状、配置などの詳細］
図６は、図３、図４のバッファセル２１〜２３，３１〜３４およびそれに関連する部分を拡大して模式的に示した平面図である。
【００４９】
図６を参照して、基板外側の第１列目のパッド８１〜８８のピッチは、基板内側の第２列目のパッド６１〜６６のピッチと同じである。基板外側の第１列目のバッファセル３１〜３４のピッチは、基板内側の第２列目のバッファセル２１〜２３のピッチと同じであり、パッドのピッチの２倍である。各バッファセルのＸ方向の長さ（横幅）は、パッドのピッチの約２倍に等しい。２列のバッファセルを千鳥状に配置することによって、パッド６１〜６６と、バッファセル３１，２１，３２，２２，３３，３４とは、それぞれＹ方向に対向する位置に配置される。
【００５０】
バッファセル２１は、対応のパッド６２から引き出された配線Ｌ１０と、バッファセル２１の中央に設けられた接続部（層間絶縁層を貫通するビア導体）Ｃ１を介して接続される。バッファセル２２は、対応のパッド６４から引き出された配線Ｌ１１と、バッファセル２２の中央の設けられた接続部Ｃ２を介して接続される。同様に、バッファセル３１〜３４の中央にも接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３が設けられる。バッファセル３１〜３４は、それぞれ対応するパッド６１，６３，６５，６６から引き出された配線と接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３をそれぞれ介して接続される。
【００５１】
さらに、バッファセル２１，２２，３１〜３４は、制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４と反対側の端部でそれぞれ接続される。なお、図１０では、信号線Ｌ１〜Ｌ９は簡略化して示されているが、これらの信号線は、バッファセルが形成される基板面と、パッドが形成される最上層の金属配線層との間に設けられた金属配線層を利用して形成される。
【００５２】
上記のように、配線および信号線とバッファセルとの接続箇所をバッファセルごとに同一箇所にすることによって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。
【００５３】
さらに、図６には、図４の電源配線９３，９１および接地配線９４，９２とパッドとの接続位置が示される。具体的に、電源電圧ＶＣＣＱ用のパッド８２，８４，８８から引き出された配線は、接続部（層間絶縁層を貫通するビア導体）Ｃ５，Ｃ８，Ｃ１４をそれぞれ介して下層に設けられたＶＣＣＱ用の電源配線（図示省略）と接続される。接地電圧ＶＳＳＱ用のパッド８１，８３，８５から引き出された配線は、接続部Ｃ３，Ｃ６，Ｃ９を介して下層に設けられたＶＳＳＱ用の電源配線（図示省略）と接続される。電源電圧ＶＤＤ用のパッド８６は、接続部Ｃ１１を介して下層に設けられたＶＤＤ用の電源配線（図示省略）と接続される。接地電圧ＶＳＳ用のパッド８７は、接続部Ｃ１２を介して下層に設けられたＶＳＳ用の接地配線（図示省略）と接続される。
【００５４】
電源電圧ＶＤＤ用のパッド８６は、さらに、制御論理回路８などの内部回路に電源電圧ＶＤＤを供給するための電源配線Ｌ１２と接続される。同様に、接地電圧ＶＳＳ用のパッド８７は、さらに、制御論理回路８などの内部回路に接地電圧ＶＳＳを供給するための接地配線Ｌ１３と接続される。電源配線Ｌ１２および接地配線Ｌ１３は、パッドと同じ最上層の金属配線層を用いて、下層に設けられた電源配線よりも幅広に形成される。これによってＩＲドロップを抑制することができる。
【００５５】
セル２３は、通常のバッファセルとは異なり、バッファセル２１，２２，３１〜３４に供給する制御信号の電圧レベルをＶＤＤレベルからＶＳＳＱレベルに昇圧するレベルアップシフタが設けられる。セル２３は、信号線Ｌ３を介して制御論理回路８から制御信号を受け、電圧レベルを昇圧した制御信号をバス信号線Ｌ８，Ｌ９を介して各バッファセルに供給する。バス信号線Ｌ８，Ｌ９は、第１列目のバッファセル３１〜３４と第２列目のバッファセル２１〜２３との間の隙間を利用して配置される。
【００５６】
図７は、図６のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた配線パターンやランドなどとの接続関係を示す平面図である。図７を参照して、基材上には半導体チップ１が搭載された領域に近接する側から順に、グランド配線５０３Ａ、電源配線５０３Ｂ，５０３Ｃ、および複数のランド５０４が設けられる。グランド配線５０３Ａは、半導体チップ１が搭載された領域のまわりを周回するリング状の配線パターンである。半導体チップ１に近接する側に配置されたグランド配線５０３Ａおよび電源配線５０３Ｂ，５０３Ｃと接続するために、基板の辺１４に近接した第１列目に電源電圧および接地電圧用のパッド８１〜８８が設けられる。これにより、電源電圧および接地電圧供給用のボンディングワイヤの長さをより短くできるので、ＩＲドロップによる電源電圧および接地電圧の変化を抑制することができる。
【００５７】
具体的に、グランド配線５０３Ａは、半導体チップ１に形成された接地電圧ＶＳＳＱ用のパッド８１，８３，８５および接地電圧ＶＳＳ用のパッド８７と、ボンディングワイヤ５０７Ａを介して接続される。電源配線５０３Ｂは、半導体チップ１に形成された電源電圧ＶＤＤ用のパッド８６とボンディングワイヤ５０７Ｂを介して接続される。電源配線５０３Ｃは、半導体チップ１に形成された電源電圧ＶＣＣＱ用のパッド８２，８４，８８とボンディングワイヤ５０７Ｃを介して接続される。複数のランド５０４は、ＤＱｘ信号用のパッド６１〜６６とボンディングワイヤ５０８を介して接続される。
【００５８】
図８は、図６のセル２１，２３の構成を模式的に示す回路図である。
図８を参照して、バッファセル２１は、対応のパッド６２に入力されたデータ信号を増幅する入力ドライバ２１１，２１２と、出力信号ｄｏｕｔを増幅する出力ドライバ２１５，２１６と、ＶＣＣＱレベルの入力信号をＶＤＤレベルに降圧するレベルシフタ（Ｌ／Ｓ：Level Shifter）２１３と、ＶＤＤレベルの出力信号ｄｏｕｔをＶＣＣＱレベルに昇圧するレベルシフタ２１４とを含む。
【００５９】
初段の入力ドライバ２１１は、カレントミラータイプのセンスアンプであり、パッド６２から入力された信号の電圧と、バス信号線Ｌ１４を介して受けた参照電圧Ｖｒｅｆとを比較して、比較結果を出力する。図８に示すように、専用インターフェース部１０には、参照電圧Ｖｒｅｆを半導体チップの外部から受けるための入力バッファセル５０が設けられている。入力バッファセル５０は抵抗素子５１とＥＳＤ保護回路５２とを含む。パッド５８は、抵抗素子５１およびＥＳＤ保護回路５２を介してバス信号線Ｌ１４と接続される。
【００６０】
最終段の出力ドライバ２１６は、駆動能力を調整するためのＯＣＤ（Off-Chip Driver）機能と、信号反射を低減するためのＯＤＴ（On Die Termination）機能とを有する。ＯＣＤ／ＯＤＴ機能を制御するための制御信号ＰＣＤ１５，ＮＣＤ１５がバス信号線Ｌ８，Ｌ９を介して出力ドライバ２１６に供給される。図８に示すように、制御信号ＰＣＤ１５，ＮＣＤ１５は、制御論理回路８から出力された制御信号ＰＣＤ，ＮＣＤを、セル２３に設けられたレベルアップシフタ（ＬＵＳＦＴ：Level-Up Shifter）２３１，２３２によって、ＶＤＤレベルからＶＣＣＱレベルにそれぞれシフトアップすることによって生成される。
【００６１】
このように、専用インターフェース部のバッファセル２１には、高速のデータ転送を可能とするために通常のバッファセルよりも多くの回路が追加されている。このため、通常のバッファセルに比べてより多くの回路面積が必要となる。
【００６２】
［比較例１］
図９は、図６の第１の比較例としての半導体チップのレイアウトを模式的に示す平面図である。図９の例では、バッファセルが１列に配置される。図９のバッファセル２１Ａ〜２３Ａ，３１Ａ〜３３Ａが、図６のバッファセル２１〜２３，３１〜３３にそれぞれ対応する。
【００６３】
図９では、さらに、ＥＳＤ保護回路が設けられたセル９０１，９０２，９０７、標準の入出力バッファセル９０６、およびブリッジセル９０５が示される。セル９０１に設けられたＥＳＤ保護回路は電源電圧ＶＣＣＱ用のパッド８４と接続され、セル９０２に設けられたＥＳＤ保護回路は接地電圧ＶＳＳＱ用のパッド８５と接続される。セル９０７に設けられたＥＳＤ保護回路は、接地電圧ＶＳＳＱａ用のパッド１３７と接続部Ｃ２２を介して接続される。標準入出力バッファセル９０６は信号用のパッド１３６と接続部Ｃ２１を介して接続される。
【００６４】
図９のようにバッファセルを１列に配列した場合には、各バッファセルの横幅（Ｘ方向の長さ）は、各列のパッドのピッチに等しくなる。このため、図８で説明したような多機能の回路を配置しようとすると、各バッファセルの寸法がＹ方向（縦方向）に長くならざるを得ない。図８で説明したプリドライバ２１５と、ＯＣＤ／ＯＤＴ機能を有する出力ドライバ２１６との間には多数（通常３０本程度）の信号線が設けられているので、細長いレイアウトにすると隣接する信号線同士の間隔が十分にとれず線間容量が増大するという問題が生じる。さらに、各信号線の長さも長くなるので高速動作には不利である。
【００６５】
さらに、図９の場合には、従来の設計に従ったセル９０１，９０２，９０６，９０７と、ＳＤＲＡＭ専用のセル２１Ａ〜２３Ａ，３１Ａ〜３３Ａとでは、Ｙ方向の長さが異なる。このため、セルの高さを調整するための無駄な領域９０３，９０４が生じてしまう。
【００６６】
これに対して、図６に示したレイアウトの場合には、各バッファセルの横幅（Ｘ方向の長さ）がパッドピッチの２倍になるので、信号線間の容量を抑制するともに信号線の長さを短くすることができ、設計も容易である。さらに、各バッファセルの縦方向の長さを従来の設計によるセルに合わせることができる。これにより、従来の設計に従ったセルを、周回電源線の接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。パッドピッチは図９の比較例１の場合と同じであるので、図９の場合に比べてチップサイズが増大することもない。
【００６７】
［比較例２］
第２の比較例として、特開２００４−１７９１８４号公報（特許文献１）を挙げる。この文献の図２に示された半導体チップでは、２列の入出力セル３ａ，３ｂ（バッファセルとも称する）に対して１列の信号入出力用のパッド４ａ，４ｂが設けられている。したがって、パッド４ａから対応の入出力セル３ａまでの配線長と、パッド４ｂから対応の入出力セル３ｂまでの配線長とには差が生じる。この配線長の差は、概ね入出力セルの長さ寸法Ｌａに等しい。パッド４ａから対応の入出力セル３ａまでの配線長自体も、概ね入出力セルの長さ寸法Ｌａであり、本実施の形態による半導体装置の場合に比べて長くなる。
【００６８】
これに対して、本実施の形態による半導体装置の場合には、図３、図６で説明したように、２列の入出力セルに対して２列のパッドが設けられる（ただし、必ずしも２列には限定されず、３列以上であってもよい）。基板内側の列に位置するパッド群は、信号の入出力に用いられ、その一部が基板外側の第１列目の入出力セルと接続され、残りが基板内側の第２列目の入出力セルと接続される。基板外側の列に位置するパッド群は、基板外側の第１列目の入出力セル上に配置され、主として電源電圧および接地電圧を受けるために用いられる。
【００６９】
したがって、本実施の形態の場合には、基板内側に位置する信号用パッドから第１列目および第２列目の入出力セルの各々までの配線長の差は、概ね入出力セルの長さ寸法の半分になるので、上記の第２の比較例に比べてより短くできる。基板内側に位置するパッドから第２列目の入出力セルまでの配線長自体も第２の比較例に比べて短い。
【００７０】
なお、後述するように、基板内側に位置する信号用パッドから第１列目および第２列目の入出力セルの各々までの配線長の差は、図１０に示す実施の形態２の場合にはさらに小さくなり、図１１に示す実施の形態３の場合にはほとんどなくなる。
【００７１】
＜実施の形態２＞
図１０は、この発明の実施の形態２による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１０に示すレイアウトでは、パッドとバッファセルとの接続位置、ならびに制御論理回路８から引き出された信号線とバッファセルとの接続位置が、図６で説明した実施の形態１の場合と異なる。以下、具体的に説明する。
【００７２】
図１０を参照して、バッファセル２１は、対応のパッド６２から引き出された配線Ｌ１０と、基板ＳＵＢの辺１４寄りの端部に設けられた接続部（層間絶縁層を貫通するビア導体）Ｃ１を介して接続される。バッファセル２２は、対応のパッド６４から引き出された配線Ｌ１１と、基板ＳＵＢの辺１４寄りの端部に設けられた接続部Ｃ２を介して接続される。
【００７３】
一方、バッファセル３１〜３４の場合には、基板ＳＵＢの辺１４と反対側の端部に、接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３が設けられる。バッファセル３１〜３４は、各々に対応するパッド６１，６３，６５，６６と接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３をそれぞれ介して接続される。
【００７４】
バッファセル２１，２２，３１〜３４と制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ６との接続は次のとおりである。バッファセル２１，２２は、制御論理回路８から引き出された信号線Ｌ１，Ｌ２と、基板ＳＵＢの辺１４と反対側の端部でそれぞれ接続される。バッファセル３１〜３４は、制御論理回路８から引き出された信号線Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４寄りの端部でそれぞれ接続される。
【００７５】
上記のレイアウトによれば、図６の場合に比べて、パッドから基板外側の第１列目のバッファセルまでの距離と、パッドから基板内側の第２列目のバッファセルまでの距離の差を小さくすることができる。この結果、パッドごとの信号伝搬遅延の差をより小さくできる。
【００７６】
なお、第１列目のバッファセル３１〜３４を１８０°反転すれば、第２列目のバッファセル２１，２２と全く同じ構造になる。すなわち、パッドまたはパッドから引き出された配線とバッファセルとの接続位置、ならびに制御論理回路から引き出された信号線とバッファセルとの接続位置は、バッファセルごとに同一である。したがって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。
【００７７】
図１０のその他の点は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００７８】
なお、図１０のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００７９】
＜実施の形態３＞
図１１は、この発明の実施の形態３による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１１では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００８０】
実施の形態２のレイアウトでは、基板内側の第２列目のパッド６１〜６６が第１列目のバッファセル３１〜３４の上部に配置されていた。これに対して、図１１のレイアウトでは、基板内側の第２列目のパッド６１〜６６が、第１列目のバッファセル３１〜３４と第２列目のバッファセル２１，２２との中央に位置する対称線ＳＬ上に配置される。
【００８１】
バッファセル２１，２２は、対応のパッド６２，６４と、基板ＳＵＢの辺１４寄りの端部にそれぞれ設けられた接続部Ｃ１，Ｃ２を介して接続される。バッファセル３１〜３４は、対応のパッド６１，６３，６５，６６と、基板ＳＵＢの辺１４と反対側の端部にそれぞれ設けられた接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３を介して接続される。
【００８２】
上記のレイアウトによれば、信号用のパッドから第１列目のバッファセル３１〜３４までの信号経路と、信号用のパッドから第２列目のバッファセル２１，２２までの信号経路とを、等長にできる。この結果、実施の形態２の場合に比べて、バッファセルごとの信号伝搬遅延の差をさらに小さくすることができる。
【００８３】
なお、接続部Ｃ１，Ｃ２，Ｃ４，Ｃ７，Ｃ１０，Ｃ１３は必ずしもバッファセルの端部に設けなくてもよい。対称線ＳＬから第１列目のバッファセル用の接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３までの距離と、対称線ＳＬから第２列目のバッファセル用の接続部Ｃ１，Ｃ２までの距離とを等長にするように接続部を配置すれば上記と同じ効果が得られる。
【００８４】
図１１のその他の点は図１０の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８５】
なお、図１１のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００８６】
＜実施の形態４＞
図１２は、この発明の実施の形態４による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１２では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００８７】
図１２の半導体チップは、図１１の第１列目に設けられたパッド８２〜８７よりもさらに基板外側（辺１４寄りの位置）に設けられたパッド８２Ａ〜８７Ａを含む点で、図１１の半導体チップと異なる。パッド８２Ａ〜８７Ａは、パッド８２〜８７にそれぞれ接続される。パッド８２Ａ，８４Ａは、パッド８２，８４とともに電源電圧ＶＣＣＱを外部から受けるために用いられる。パッド８３Ａ，８５Ａは、パッド８３，８５とともに接地電圧ＶＳＳＱを外部から受けるために用いられる。パッド８６Ａは、パッド８６とともに電源電圧ＶＤＤを外部から受けるために用いられる。パッド８７Ａは、パッド８７とともに接地電圧ＶＳＳを外部から受けるために用いられる。
【００８８】
以上の構成によれば、電源電圧および接地電圧を外部から受けるためのボンディングワイヤの本数を倍増できるので、ＩＲドロップを図１１の場合よりも低減することができる。図１２のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８９】
なお、図１２のパッド６１〜６６，８２〜８７，８２Ａ〜８７Ａと、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材上のグランド／電源配線と接続するために、基板の辺１４に近接した第１、第２列目に電源電圧および接地電圧用のパッド８２〜８７，８２Ａ〜８７Ａが設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板の辺１４から離間した第３列目に設けられる。
【００９０】
＜実施の形態５＞
図１３は、この発明の実施の形態５による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１３では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００９１】
図１３に示すレイアウトでは、制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ７とバッファセル２１，２２，３１〜３４との接続位置が、図１１に示す実施の形態３の場合と異なる。すなわち、図１３の場合には、バッファセル２１，２２は、それぞれ制御論理回路８から引き出された信号線Ｌ１，Ｌ２と、基板ＳＵＢの辺１４寄りの端部で接続される。バッファセル３１〜３４は、それぞれ制御論理回路８から引き出された信号線Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４と反対側の端部で接続される。
【００９２】
上記レイアウトによれば、図１１の場合に比べて、第１列目のバッファセル３１〜３４と制御論理回路８との間の信号伝搬遅延と、第２列目のバッファセル２１，２２と制御論理回路８との間の信号伝搬遅延との差をさらに小さくすることができる。図１３のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９３】
なお、図１３のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００９４】
＜実施の形態６＞
図１４は、この発明の実施の形態６による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１４では、図解を容易にするために、パッド６１〜６７、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００９５】
図１４の半導体チップのレイアウトは、基板外側の第１列目のバッファセル３１〜３４と、基板内側の第２列目のバッファセル２１〜２４とが、基板ＳＵＢの辺１４側から見て揃うように配置されている点で、図１３の半導体チップのレイアウトと異なる。第１列目のパッド８２〜８９と第２列目のパッド６１〜６７とが千鳥状に配置される点は、図１３の場合と同じである。
【００９６】
各バッファセルと対応のパッドとが接続される位置は、図１３の場合と同様である。すなわち、バッファセル２１，２２，２４は、対応のパッド６２，６４，６７と、基板ＳＵＢの辺１４寄りの端部にそれぞれ設けられた接続部Ｃ１，Ｃ２，Ｃ１５を介して接続される。バッファセル３１〜３４は、対応のパッド６１，６３，６５，６６と、基板ＳＵＢの辺１４と反対側の端部にそれぞれ設けられた接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３を介して接続される。ただし、バッファセルが千鳥状に配列されていないので、実施の形態１〜５の場合に比べて接続部の位置がＹ方向にずれている。
【００９７】
上記の構成によっても、実施の形態３，５で説明した効果と同様の効果を奏することができる。図１４のその他の点は図１３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９８】
なお、図１４のパッド６１〜６７，８２〜８９と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００９９】
図１５は、図１４のレイアウトにさらに標準の入出力バッファセルなどを追加した場合のレイアウトの一例を示す平面図である。図１５のレイアウトでは、ＥＳＤ保護回路が設けられたセル９０１，９０２，９０７、標準の入出力バッファセル９０６、およびブリッジセル９０５が追加される。セル９０７に設けられたＥＳＤ保護回路は、接地電圧ＶＳＳＱａ用のパッド１３７と接続部Ｃ２２を介して接続される。標準入出力バッファセル９０６は信号用のパッド１３６と接続部Ｃ２１を介して接続される。
【０１００】
図１５の例では、従来の設計によるセル９０１，９０２，９０６，９０７のＹ方向の長さと、ＳＤＲＡＭ専用のセル２１〜２３，３１〜３３のＹ方向の長さとが同じである。このため、従来の設計によるセルを、周回電源線との接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０２】
１ 半導体チップ、８ 制御論理回路、９ 標準インターフェース部、１０ 専用インターフェース部、１３ 主面、１４ 辺、２１〜２５，３１〜３６ バッファセル、５９〜７１，７９〜８７，１２１〜１２３ パッド、９１，９３，９６，Ｌ１２ 電源配線、９２，９４，９５，Ｌ１３ 接地配線、Ｃ１〜Ｃ１４ 接続部、Ｌ１〜Ｌ９ 信号線、ＳＬ 対称線、ＳＵＢ 基板、ＶＣＣＱ，ＶＣＣＱａ，ＶＤＤ 電源電圧、ＶＳＳ，ＶＳＳＱ，ＶＳＳＱａ 接地電圧。
【技術分野】
【０００１】
この発明は、基板の周辺部に設けられた入出力バッファセルおよび入出力パッドを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置における半導体チップの微細化、多機能化、および高速化が進むにつれて、半導体チップの周辺部に配置する入出力（ＩＯ：Input and/or Output）セル、入出力パッド、および電源パッドの数は増加している。したがって、これらの入出力セルおよびパッドを従来よりも省スペースで配置することがまずます重要である。
【０００３】
たとえば、特開２００４−１７９１８４号公報（特許文献１）に記載の半導体チップでは、入出力セルのピッチを従来よりも実質的に縮小するために、基板中央の内部セル領域の周囲に複数の第１の入出力セルが一列に配置され、さらに第１の入出力セルよりも基板周縁側に複数の第２の入出力セルが一列に配置される。第１および第２の入出力セルの各長辺は基板の辺と平行になっている。第１および第２の入出力セルよりもさらに基板の周縁側には、複数の第１のパッドと複数の第２のパッドとが交互に一列に配置される。第１の入出力セルと第１の入出力パッドとの間の接続は、第２の入出力セルの上部に形成した絶縁膜のさらに上部に形成された第１の配線を介して行なわれる。第２の入出力セルと第２の入出力パッドとの間の接続は第２の配線を介して行なわれる。
【０００４】
特開２００５−３５３６８３号公報（特許文献２）も、半導体基板の少なくとも一辺に沿って長手方向が基板の辺に平行となるように配置された複数列の入出力セルを含む半導体装置を開示する。特に、この文献に記載の半導体装置では、第１列の入出力セルと第１列よりも基板の辺から遠い第２列の入出力セルとを比較した場合、電源配線が形成される配線層の数は第１列の入出力セル上よりも第２列の入出力セル上のほうが少ない。一方、信号線が形成される配線層の数は第１列の入出力セル上よりも第２列の入出力セル上のほうが多い。
【０００５】
特開２００８−７８３５４号公報（特許文献３）に記載の半導体チップでは、電源パッドの数を増加するために、内部回路形成部の周囲に設けられた内部回路用電源配線と一体的に内部回路用電源パッドが形成される。この内部回路用電源配線の外側に複数の入出力セルが形成され、この入出力セルのさらに外側に複数のパッドが形成される。この最外周のパッドの一部にも内部回路用電源パッドが形成される。
【０００６】
特開２０１０−１４７２８２号公報（特許文献４）は、ボンディングワイヤなどが接続されるパッドが、外部インターフェース部である入出力セルと重ねて配置される、いわゆるＰＡＤ ｏｎ ＩＯセル構造について開示する。特にこの文献の場合には、パッド引き出し部が入出力セルの略中央にレイアウトされる。
【０００７】
特開２００７−３０５８２２号公報（特許文献５）に記載の半導体装置は、上記の特開２００８−７８３５４号公報（特許文献３）に記載の構造とＰＡＤ ｏｎ ＩＯセル構造とを組合わせたものである。具体的には、コア領域の一辺に沿って１列に配列された入出力セル上に、第１パッドの列と第２パッドの列とが互いにずらして配置される。さらに、コア領域の一辺に沿うコア電源配線に複数の第３パッドが配置される。第１〜第３パッドのそれぞれのパッドピッチＰを入出力セルのセルピッチＳに対してＰ＝２Ｓとし、かつ第１〜第３パッド全体のパッドピッチをＰ／３（＝２Ｓ／３）とすることによって、２個の入出力セル当り３個のパッドが配置される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１７９１８４号公報
【特許文献２】特開２００５−３５３６８３号公報
【特許文献３】特開２００８−７８３５４号公報
【特許文献４】特開２０１０−１４７２８２号公報
【特許文献５】特開２００７−３０５８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、ＤＤＲ２（Double-Data-Rate2）、ＤＤＲ３（Double-Data-Rate3）など規格に従った従来よりも高速のデータ転送速度を有するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が電子機器に搭載されることが多い。この場合、半導体チップには、こられの高速のＳＤＲＡＭと通信するために、専用のインターフェース部が必要となる。
【００１０】
専用インターフェース部に設けられたＩ／Ｏセルは、高速通信を行なうために標準のＩ／Ｏセルに比べて回路が複雑になるともに面積が大きくなる。各Ｉ／Ｏセルと接続されるパッドのピッチは実装技術の制約上ほぼ固定されているので、パッドのピッチに合わせて専用Ｉ／Ｏセルを配置するために、専用Ｉ／Ｏセルの縦方向（セルの配列方向と垂直な方向）の長さは標準Ｉ／Ｏセルに比べて長くならざるを得ない。
【００１１】
しかしながら、このような細長い形状のＩ／Ｏセルは、配線遅延が生じやすく設計が困難である。しかも、専用Ｉ／Ｏセルと標準Ｉ／Ｏセルと縦方向の長さが異なるために、周回電源線の位置が異なってしまう。周回電源線の位置を合わせるために、標準Ｉ／Ｏセルについても設計し直す必要がしばしば生じ、開発工数の増加を招いている。
【００１２】
したがって、この発明の目的は、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することを可能にすることである。
【課題を解決するための手段】
【００１３】
この発明の実施の一形態による半導体装置は、基板と、複数の第１バッファセルと、複数の第２のバッファセルと、複数の第１パッドと、複数の第２のパッドとを備える。複数の第１バッファセルは、基板の一辺に沿って１列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第２バッファセルは、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられ、各々が、基板の外部との間で信号の入力および出力の少なくとも一方を行なう。複数の第１パッドは、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられ、基板の外部との接続に用いられる。複数の第２パッドは、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられ、基板の外部との接続に用いられる。複数の第２パッドは、複数の第３パッドと複数の第４パッドとを含む。複数の第３パッドの各々は、複数の第１バッファセルのいずれか１つと個別に接続される。複数の第４パッドの各々は、複数の第２バッファセルのいずれか１つと個別に接続される。
【発明の効果】
【００１４】
上記の実施の形態によれば、従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態１による半導体装置５００の構成を模式的に示す断面図である。
【図２】図１の半導体チップ１の構成を模式的に示す平面図である。
【図３】図２の制御論理回路８および専用インターフェース部１０の部分を拡大して示した平面図である。
【図４】電源電圧ＶＤＤ，ＶＣＣＱおよび接地電圧ＶＳＳ，ＶＳＳＱを供給するための配線９１〜９４のレイアウトを模式的に示す平面図である。
【図５】図４の接続回路９７，９８の構成を示す回路図である。
【図６】図３、図４のバッファセル２１〜２３，３１〜３４およびそれに関連する部分を拡大して模式的に示した平面図である。
【図７】図６のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた配線パターンやランドなどとの接続関係を示す平面図である。
【図８】図６のセル２１，２３の構成を模式的に示す回路図である。
【図９】図６の第１の比較例としての半導体チップのレイアウトを模式的に示す平面図である。
【図１０】この発明の実施の形態２による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１１】この発明の実施の形態３による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１２】この発明の実施の形態４による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１３】この発明の実施の形態５による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１４】この発明の実施の形態６による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。
【図１５】図１４のレイアウトにさらに標準の入出力バッファセルなどを追加した場合のレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【００１６】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１７】
＜実施の形態１＞
［半導体装置の全体構成］
図１は、この発明の実施の形態１による半導体装置５００の構成を模式的に示す断面図である。半導体装置５００は、半導体チップ１（たとえば、マイクロコンピュータチップ）がＢＧＡ（Ball Grid Array）方式のパッケージに収納されたものである。
【００１８】
図１を参照して、半導体装置５００は、基材５０１と、基材５０１（配線基板とも称する）の主面上に搭載された半導体チップ１と、基材５０１の主面側を被覆する封止部材（たとえばエポキシ樹脂）５１０とを含む。
【００１９】
基材５０１の内部には、パターン配線５０２、電源／接地配線５０３およびランド５０４などが形成される。これらの配線５０２，５０３およびランド５０４は、基材５０１の裏面に形成された多数のバンプ５０９と電気的に接続される。半導体装置５００は、これらのバンプ５０９（外部端子）を介して実装ボードと電気的に接続される。
【００２０】
半導体チップ１は、主面の周辺部に２重に設けられたボンディング用のパッド５０５，５０６を含む。パッド５０５，５０６は、ボンディングワイヤ５０７，５０８によって基材５０１に形成されたランド５０４および電源／接地配線５０３などと接続される。
【００２１】
図２は、図１の半導体チップ１の構成を模式的に示す平面図である。
図２を参照して、半導体チップ１は、基板ＳＵＢの主面上に形成され、内部回路１１と、内部回路１１の周辺に配置されたインターフェース部９，１０とを含む。内部回路１１は、ＣＰＵ（Central Processing Unit）２、ＲＡＭ（Random Access Memory）３、ＲＯＭ（Read Only Memory）４、Ａ／Ｄ（Analog-to-Digital）変換器５、Ｄ／Ａ（Digital-to-Analog）変換器６、ＰＬＬ（Phase-Locked Loop）回路７などの機能モジュールを含む。内部回路１１は、電源電圧ＶＤＤ（たとえば、１．１Ｖ）を半導体チップ１の外部から受けて動作する。
【００２２】
インターフェース部９，１０は、基板ＳＵＢの各辺に沿って設けられ、標準インターフェース部９と、半導体チップ１の外部のＳＤＲＡＭ装置と通信を行なうための専用インターフェース部１０とを含む。ＳＤＲＡＭ装置は、ＤＤＲ２、ＤＤＲ３などの規格に従ったメモリ装置であり、従来よりも高速のデータ転送速度を有する。内部回路１１に設けられた制御論理回路８は、専用インターフェース部１０を介してＳＤＲＡＭ装置と通信する。
【００２３】
専用インターフェース部１０は、電源電圧ＶＣＣＱ（たとえば、１．５Ｖ）を半導体チップの外部から受けて動作する。標準インターフェース部９は、電源電圧ＶＣＣＱａ（たとえば、３．３Ｖ）を半導体チップ１の外部から受けて動作する。
【００２４】
インターフェース部９，１０の上部には、基板ＳＵＢの各辺に沿って２列の千鳥状に配列されたパッド（図示省略、図１の５０５，５０６に対応する）が設けられる。ＢＧＡ（Ball Grid Array）などのパッケージに半導体チップ１が収納される場合には、これらのパッドはパッケージ内部のパターン配線やランドなどとボンディングワイヤによって接続される。パッドを千鳥状に配置することによっていずれの列のパッドに対してもボンディングがしやすくなる。なお、半導体装置（半導体チップ１を収納したパッケージ）は、プリント基板に実装されることによって、同一のプリント基板に実装されたＳＤＲＡＭ装置とプリント配線を介して接続される。
【００２５】
ＢＧＡ以外にも本実施の形態は、ＱＦＰ（Quad Flat Package）タイプのパッケージ、すなわち、封止樹脂内で各パッドが、外部端子と一体形成されたインナーリードとボンディングワイヤを介して接続されるもの、さらにはフリップチップＢＧＡタイプのパッケージ、すなわち、バンプ（半田、金、銅など）を介して半導体チップ１のパッドと樹脂基板とが接続されるものに適用されてもよい。
【００２６】
［バッファセルおよび信号用のパッドの配置］
図３は、図２の制御論理回路８および専用インターフェース部１０の部分を拡大して示した平面図である。図３には、標準インターフェース部９のうちで専用インターフェース部１０と隣接する部分も併せて示される。なお、基板ＳＵＢの主面１３を平面視したとき、辺１４に沿う方向をＸ方向とし、辺１４に垂直な方向をＹ方向とする。Ｘ方向を横方向とも称し、Ｙ方向を縦方向とも称する。
【００２７】
図３を参照して、専用インターフェース部１０は、基板ＳＵＢの辺１４に沿って１列に設けられた第１のバッファセル（Ｉ／Ｏセル）３１〜３６と、第１のバッファセル３１〜３６の配列方向（Ｘ方向）に沿って、第１のバッファセル３１〜３６よりも基板ＳＵＢの中央寄りの位置（基板内側）に１列に設けられた第２のバッファセル２１〜２５とを含む。基板外側の第１列目のバッファセル３１〜３６と、基板内側の第２列目のバッファセル２１〜２５とは千鳥状に、すなわち、基板ＳＵＢの辺１４側から見たときにずれた位置に配置される。専用インターフェース部１０は、さらに基板内側の第２列目に設けられたフィラーセル４１，４２と、第１列目から第２列目にわたって設けられたブリッジセル４３，４４とを含む。
【００２８】
バッファセル２１，２２，２４，２５，３１〜３６の各々には、制御論理回路８とＳＤＲＡＭ装置との間で通信を行なうときに、入出力信号を増幅整形する出力バッファおよび入力バッファが設けられている。フィラーセル４１，４２は、電源配線および接地配線間のデカップリング容量が設けられる。ブリッジセルには、第１列目のバッファセルに電源電圧および接地電圧を供給する複数の配線と、第２列目のバッファセルに電源電圧および接地電圧を供給する複数の配線とを相互に接続するための配線および回路が設けられる。
【００２９】
なお、専用インターフェース部１０に隣接する部分には、標準インターフェース部９の一部として、バッファセル４６〜４９が基板ＳＵＢの辺１４に沿って１列に設けられる。バッファセル４６〜４９は、制御論理回路８とは別の論理回路１５に対応して設けられる。論理回路１５は、バッファセル４６〜４９を介して、半導体チップの外部との間で信号の入出力を行なう。バッファセル４６〜４９には、標準の出力バッファおよび入力バッファが設けられている。
【００３０】
バッファセル３１〜３６，４６〜４９の上部には、ボンディング用のパッド７９〜８７，１２１〜１２３，５９〜７１が層間絶縁層を介在して形成される。図３では、図解を容易にするためにこれらのパッドは破線で示されている。具体的に、第１列目のパッド７９〜８７，１２１〜１２３（図１の参照符号５０５に対応する）が基板ＳＵＢの辺１４に沿って設けられ、第２列目のバッド５９〜７１（図１の参照符号５０６に対応する）は、第１のパッドの配列方向（Ｘ方向）に沿って、第１のパッドよりも基板ＳＵＢの中央寄りの位置（基板内側）に設けられる。これらの２列のパッドは千鳥状に配置される。なお、実施の形態１の場合には、第１列目パッド７９〜８７，１２１〜１２３および第２列目のバッド５９〜７１のいずれも、基板外側のバッファセル３１〜３６の上部に配置されるＰＡＤ ｏｎ ＩＯセル構造である。
【００３１】
上記のパッドは、信号の入出力に用いられるパッドと、電源電圧および接地電圧の供給を外部から受けるためのパッドとに大別することができる。専用インターフェース部１０の場合には、基板内側の第２列目のパッド６１〜７１は、主として信号の入出力（入力および出力の少なくとも一方）のために用いられる。基板外側の第１列目のパッド８１〜８７，１２１〜１２３は、主として電源電圧および接地電圧の供給を受けるために用いられるが、一部は信号の入出力のために用いられる。
【００３２】
たとえば、ＤＤＲ２またはＤＤＲ３規格のＳＤＲＡＭ装置の場合、半導体チップ１とＳＤＲＡＭ装置との間で通信される信号には、データに関係する信号（ＤＱｘ，ＤＱＳ，／ＤＱＳ，ＤＭ）、アドレスに関係する信号（Ａｘ，ＢＡ）、および制御信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫ，／ＣＫ、ＯＤＴ）がある。
【００３３】
具体的に、ＤＱｘ信号は入出力データを表わし、ＳＤＲＡＭ装置と半導体チップとの間で双方向に転送される。１６ビットのデータの場合、ｘ＝０〜１５となる。ＤＱＳ（データストローブ）信号および／ＤＱＳ信号（ＤＱＳを反転させた信号）は、ＤＱｘ信号をラッチするタイミングを指示するための信号である。ＳＤＲＡＭ装置はＤＱＳ信号および／ＤＱＳ信号の立上がりエッジでデータをラッチする。ＤＭ（データマスク）信号はＳＤＲＡＭ装置のデータ書込・データ読出をマスクするために用いられる。Ａｘ（アドレス）信号は、アクセスするメモリ領域を表わす信号であり、ＢＡ（バンクアドレス）信号は、アクセスするバンクを表わす信号である。／ＣＳ（チップセレクト）信号は半導体チップを選択するために用いられ、／ＣＳ信号がＨレベルのとき全ての信号がマスクされる。／ＲＡＳ（ロウ・アドレス・ストローブ）信号は、アドレス信号を行アドレスとして取込むタイミングを指示するための信号であり、／ＣＡＳ（カラム・アドレス・ストローブ）信号は、アドレス信号を列アドレスとして取込むタイミングを指示するための信号である。／ＷＥ（ライト・イネーブル）信号は、データ書込およびデータ読出のいずれであるかを指定するための信号である。ＯＤＴ（オン・ダイ・ターミネーション）信号は、終端抵抗が有効か否かを制御するための信号である。
【００３４】
上記の信号のうち、データに関係するＤＱｘ信号、ＤＱＳ信号、／ＤＱＳ信号、ＤＭ信号は、ＣＫ（クロック）信号および／ＣＫ（反転クロック）信号の両方を基準にすることによってダブルデータレートで転送される高速の信号である。その他の信号は、ＣＫ信号のみを基準にすることにより通常のデータレートで転送される。
【００３５】
高速転送されるＤＱｘ信号、ＤＱＳ信号、／ＤＱＳ信号、ＤＭ信号は、基板内側の第２列目のパッドを介して入出力される。図３の場合には、データ信号ＤＱ０〜ＤＱ６をそれぞれ入出力するためのパッド６１〜６７が示される。パッド６１〜６７は、バッファセル３１，２１，３２，２２，３３，３４，２４とそれぞれ接続される。制御論理回路８は、これらのバッファセル３１，２１，３２，２２，３３，３４，２４をそれぞれ介してデータ信号ＤＱ０〜ＤＱ６を入出力する。
【００３６】
基板内側の第２列目のパッド６１〜６７のみを信号伝送用に用いることによって、基板外側の第１列目のパッドを用いる場合よりも、パッドと基板内側のバッファセル２１，２２，２４との距離を短くすることができる。これにより、パッドと基板外側（第１列目）のバッファセルとの間の信号伝搬遅延と、パッドと基板外側（第２列目）のバッファセルとの間の信号伝搬遅延の差をより小さくすることができる。データ信号のように高速信号の場合には、経路の違いによる伝搬遅延をできるだけ小さくすることが必要である。同様の理由から、第１列目のパッドと第２列目のパッドの両方をデータ信号の伝送に用いることは、両者でボンディングワイヤの長さの違いが生じることになるので望ましくない。
【００３７】
その他の信号についても基板内側の第２列目のパッドを用いるほうが望ましいが、全ての信号を第２列目のパッドを用いて入力または出力するのは、パッドの数が不足するために困難である。したがって、一部の信号について基板外側の第１列目のパッドに割当てられる。図３の場合には、パッド７１，７０，６９にアドレス信号Ａ０，Ａ１，Ａ２が割当てられる。パッド７１，７０，６９は、バッファセル３６，２５，３５とそれぞれ接続される。制御論理回路８は、これらのバッファセル３６，２５，３５をそれぞれ介してアドレス信号Ａ０，Ａ１，Ａ２を出力する。
【００３８】
［電源用パッドと電源配線の配置］
次に、電源電圧および接地電圧の供給を受けるためのパッドの配置と、電源配線および接地配線の配置について説明する。
【００３９】
図４は、電源電圧ＶＤＤ，ＶＣＣＱおよび接地電圧ＶＳＳ，ＶＳＳＱを供給するための配線９１〜９４のレイアウトを模式的に示す平面図である。図４では図解を容易にするために、電源配線９３，９６および接地配線９４，９５にはハッチングを付し、電源配線９１は黒く着色し、各パッドを破線で示している。
【００４０】
図４を参照して、基板外側の第１列目には、電源電圧ＶＣＣＱ（たとえば、１．５Ｖ）を受けるパッド８２，８４，８８，１２２と、電源電圧ＶＤＤ（たとえば、１．１Ｖ）を受けるパッド８６と、接地電圧ＶＳＳＱを受けるパッド８３，８５，１２１，１２３と、接地電圧ＶＳＳを受けるパッド８７とが設けられる。高速で動作する専用インターフェース部１０で用いられる電源電圧ＶＣＣＱおよび接地電圧ＶＳＳＱについては、このように数多くのパッドから供給することによって、ＩＲドロップによる電圧変動を抑制する必要がある。
【００４１】
パッド８２，８４，８８，１２２は、電源配線９３と接続される。電源配線９３は、専用インターフェース部１０に設けられた各バッファセルに電源電圧ＶＣＣＱを供給するために、専用インターフェース部１０内を周回するように設けられる。
【００４２】
パッド８３，８５，１２１，１２３は、接地配線９４と接続される。接地配線９４は、専用インターフェース部１０に設けられた各バッファセルに接地電圧ＶＳＳＱを供給するために、専用インターフェース部１０内を周回するように設けられる。
【００４３】
パッド８６は、電源配線９１と接続される。電源配線９１は、インターフェース部９，１０、制御論理回路８、および論理回路１５を含めた半導体チップ全体に電源電圧ＶＤＤを供給するために設けられる。電源配線９１は、専用インターフェース部１０内および基板ＳＵＢの外周部を周回するとともに、制御論理回路８などの内部回路と接続される。
【００４４】
パッド８７は、接地配線９２と接続される。接地配線９２は、インターフェース部９，１０、制御論理回路８、および論理回路１５を含めた半導体チップ全体に接地電圧ＶＳＳを供給するために設けられる。接地配線９２は、専用インターフェース部１０内および基板ＳＵＢの外周部を周回するとともに、制御論理回路８などの内部回路と接続される。
【００４５】
上記のように、基板外側の第１列目のパッドに電源配線および接地配線を設けることによって、半導体チップ上に形成されたパッドと、図１の基材５０１上に形成された電源／グランド配線５０３とを接続するボンディングワイヤの長さを短くすることができる。これにより、ＩＲドロップによる電源電圧および接地電圧の変動を抑制することができる。ＤＤＲ２およびＤＤＲ３などに用いられる専用インターフェース部のように高速で動作する回路の場合には、電源電圧および接地電圧の変動によって回路特性が変化しやすいので、ＩＲドロップを抑制することは重要である。
【００４６】
なお、図４には、標準バッファセル４６〜４９に電源電圧ＶＣＣＱａ（たとえば、３．３Ｖ）を供給するための電源配線９６、および標準バッファセル４６〜４９に接地電圧ＶＳＳＱａを供給するための接地配線９５も示されている。ブリッジセル４３，４４には、この接地配線９５と、専用インターフェース部１０用の接地配線９４とを接続する接続回路９７，９８が設けられる。
【００４７】
図５は、図４の接続回路９７，９８の構成を示す回路図である。図５（Ａ）を参照して、接続回路９７は、接地配線９４と接地配線９５との間に逆並列に接続されたダイオードＤ１，Ｄ２を含む。図５（Ｂ）を参照して、接続回路９８は、接地配線９４と接地配線９５との間に逆並列に接続されたダイオードＤ３，Ｄ４を含む。
【００４８】
［バッファセルの形状、配置などの詳細］
図６は、図３、図４のバッファセル２１〜２３，３１〜３４およびそれに関連する部分を拡大して模式的に示した平面図である。
【００４９】
図６を参照して、基板外側の第１列目のパッド８１〜８８のピッチは、基板内側の第２列目のパッド６１〜６６のピッチと同じである。基板外側の第１列目のバッファセル３１〜３４のピッチは、基板内側の第２列目のバッファセル２１〜２３のピッチと同じであり、パッドのピッチの２倍である。各バッファセルのＸ方向の長さ（横幅）は、パッドのピッチの約２倍に等しい。２列のバッファセルを千鳥状に配置することによって、パッド６１〜６６と、バッファセル３１，２１，３２，２２，３３，３４とは、それぞれＹ方向に対向する位置に配置される。
【００５０】
バッファセル２１は、対応のパッド６２から引き出された配線Ｌ１０と、バッファセル２１の中央に設けられた接続部（層間絶縁層を貫通するビア導体）Ｃ１を介して接続される。バッファセル２２は、対応のパッド６４から引き出された配線Ｌ１１と、バッファセル２２の中央の設けられた接続部Ｃ２を介して接続される。同様に、バッファセル３１〜３４の中央にも接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３が設けられる。バッファセル３１〜３４は、それぞれ対応するパッド６１，６３，６５，６６から引き出された配線と接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３をそれぞれ介して接続される。
【００５１】
さらに、バッファセル２１，２２，３１〜３４は、制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４と反対側の端部でそれぞれ接続される。なお、図１０では、信号線Ｌ１〜Ｌ９は簡略化して示されているが、これらの信号線は、バッファセルが形成される基板面と、パッドが形成される最上層の金属配線層との間に設けられた金属配線層を利用して形成される。
【００５２】
上記のように、配線および信号線とバッファセルとの接続箇所をバッファセルごとに同一箇所にすることによって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。
【００５３】
さらに、図６には、図４の電源配線９３，９１および接地配線９４，９２とパッドとの接続位置が示される。具体的に、電源電圧ＶＣＣＱ用のパッド８２，８４，８８から引き出された配線は、接続部（層間絶縁層を貫通するビア導体）Ｃ５，Ｃ８，Ｃ１４をそれぞれ介して下層に設けられたＶＣＣＱ用の電源配線（図示省略）と接続される。接地電圧ＶＳＳＱ用のパッド８１，８３，８５から引き出された配線は、接続部Ｃ３，Ｃ６，Ｃ９を介して下層に設けられたＶＳＳＱ用の電源配線（図示省略）と接続される。電源電圧ＶＤＤ用のパッド８６は、接続部Ｃ１１を介して下層に設けられたＶＤＤ用の電源配線（図示省略）と接続される。接地電圧ＶＳＳ用のパッド８７は、接続部Ｃ１２を介して下層に設けられたＶＳＳ用の接地配線（図示省略）と接続される。
【００５４】
電源電圧ＶＤＤ用のパッド８６は、さらに、制御論理回路８などの内部回路に電源電圧ＶＤＤを供給するための電源配線Ｌ１２と接続される。同様に、接地電圧ＶＳＳ用のパッド８７は、さらに、制御論理回路８などの内部回路に接地電圧ＶＳＳを供給するための接地配線Ｌ１３と接続される。電源配線Ｌ１２および接地配線Ｌ１３は、パッドと同じ最上層の金属配線層を用いて、下層に設けられた電源配線よりも幅広に形成される。これによってＩＲドロップを抑制することができる。
【００５５】
セル２３は、通常のバッファセルとは異なり、バッファセル２１，２２，３１〜３４に供給する制御信号の電圧レベルをＶＤＤレベルからＶＳＳＱレベルに昇圧するレベルアップシフタが設けられる。セル２３は、信号線Ｌ３を介して制御論理回路８から制御信号を受け、電圧レベルを昇圧した制御信号をバス信号線Ｌ８，Ｌ９を介して各バッファセルに供給する。バス信号線Ｌ８，Ｌ９は、第１列目のバッファセル３１〜３４と第２列目のバッファセル２１〜２３との間の隙間を利用して配置される。
【００５６】
図７は、図６のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた配線パターンやランドなどとの接続関係を示す平面図である。図７を参照して、基材上には半導体チップ１が搭載された領域に近接する側から順に、グランド配線５０３Ａ、電源配線５０３Ｂ，５０３Ｃ、および複数のランド５０４が設けられる。グランド配線５０３Ａは、半導体チップ１が搭載された領域のまわりを周回するリング状の配線パターンである。半導体チップ１に近接する側に配置されたグランド配線５０３Ａおよび電源配線５０３Ｂ，５０３Ｃと接続するために、基板の辺１４に近接した第１列目に電源電圧および接地電圧用のパッド８１〜８８が設けられる。これにより、電源電圧および接地電圧供給用のボンディングワイヤの長さをより短くできるので、ＩＲドロップによる電源電圧および接地電圧の変化を抑制することができる。
【００５７】
具体的に、グランド配線５０３Ａは、半導体チップ１に形成された接地電圧ＶＳＳＱ用のパッド８１，８３，８５および接地電圧ＶＳＳ用のパッド８７と、ボンディングワイヤ５０７Ａを介して接続される。電源配線５０３Ｂは、半導体チップ１に形成された電源電圧ＶＤＤ用のパッド８６とボンディングワイヤ５０７Ｂを介して接続される。電源配線５０３Ｃは、半導体チップ１に形成された電源電圧ＶＣＣＱ用のパッド８２，８４，８８とボンディングワイヤ５０７Ｃを介して接続される。複数のランド５０４は、ＤＱｘ信号用のパッド６１〜６６とボンディングワイヤ５０８を介して接続される。
【００５８】
図８は、図６のセル２１，２３の構成を模式的に示す回路図である。
図８を参照して、バッファセル２１は、対応のパッド６２に入力されたデータ信号を増幅する入力ドライバ２１１，２１２と、出力信号ｄｏｕｔを増幅する出力ドライバ２１５，２１６と、ＶＣＣＱレベルの入力信号をＶＤＤレベルに降圧するレベルシフタ（Ｌ／Ｓ：Level Shifter）２１３と、ＶＤＤレベルの出力信号ｄｏｕｔをＶＣＣＱレベルに昇圧するレベルシフタ２１４とを含む。
【００５９】
初段の入力ドライバ２１１は、カレントミラータイプのセンスアンプであり、パッド６２から入力された信号の電圧と、バス信号線Ｌ１４を介して受けた参照電圧Ｖｒｅｆとを比較して、比較結果を出力する。図８に示すように、専用インターフェース部１０には、参照電圧Ｖｒｅｆを半導体チップの外部から受けるための入力バッファセル５０が設けられている。入力バッファセル５０は抵抗素子５１とＥＳＤ保護回路５２とを含む。パッド５８は、抵抗素子５１およびＥＳＤ保護回路５２を介してバス信号線Ｌ１４と接続される。
【００６０】
最終段の出力ドライバ２１６は、駆動能力を調整するためのＯＣＤ（Off-Chip Driver）機能と、信号反射を低減するためのＯＤＴ（On Die Termination）機能とを有する。ＯＣＤ／ＯＤＴ機能を制御するための制御信号ＰＣＤ１５，ＮＣＤ１５がバス信号線Ｌ８，Ｌ９を介して出力ドライバ２１６に供給される。図８に示すように、制御信号ＰＣＤ１５，ＮＣＤ１５は、制御論理回路８から出力された制御信号ＰＣＤ，ＮＣＤを、セル２３に設けられたレベルアップシフタ（ＬＵＳＦＴ：Level-Up Shifter）２３１，２３２によって、ＶＤＤレベルからＶＣＣＱレベルにそれぞれシフトアップすることによって生成される。
【００６１】
このように、専用インターフェース部のバッファセル２１には、高速のデータ転送を可能とするために通常のバッファセルよりも多くの回路が追加されている。このため、通常のバッファセルに比べてより多くの回路面積が必要となる。
【００６２】
［比較例１］
図９は、図６の第１の比較例としての半導体チップのレイアウトを模式的に示す平面図である。図９の例では、バッファセルが１列に配置される。図９のバッファセル２１Ａ〜２３Ａ，３１Ａ〜３３Ａが、図６のバッファセル２１〜２３，３１〜３３にそれぞれ対応する。
【００６３】
図９では、さらに、ＥＳＤ保護回路が設けられたセル９０１，９０２，９０７、標準の入出力バッファセル９０６、およびブリッジセル９０５が示される。セル９０１に設けられたＥＳＤ保護回路は電源電圧ＶＣＣＱ用のパッド８４と接続され、セル９０２に設けられたＥＳＤ保護回路は接地電圧ＶＳＳＱ用のパッド８５と接続される。セル９０７に設けられたＥＳＤ保護回路は、接地電圧ＶＳＳＱａ用のパッド１３７と接続部Ｃ２２を介して接続される。標準入出力バッファセル９０６は信号用のパッド１３６と接続部Ｃ２１を介して接続される。
【００６４】
図９のようにバッファセルを１列に配列した場合には、各バッファセルの横幅（Ｘ方向の長さ）は、各列のパッドのピッチに等しくなる。このため、図８で説明したような多機能の回路を配置しようとすると、各バッファセルの寸法がＹ方向（縦方向）に長くならざるを得ない。図８で説明したプリドライバ２１５と、ＯＣＤ／ＯＤＴ機能を有する出力ドライバ２１６との間には多数（通常３０本程度）の信号線が設けられているので、細長いレイアウトにすると隣接する信号線同士の間隔が十分にとれず線間容量が増大するという問題が生じる。さらに、各信号線の長さも長くなるので高速動作には不利である。
【００６５】
さらに、図９の場合には、従来の設計に従ったセル９０１，９０２，９０６，９０７と、ＳＤＲＡＭ専用のセル２１Ａ〜２３Ａ，３１Ａ〜３３Ａとでは、Ｙ方向の長さが異なる。このため、セルの高さを調整するための無駄な領域９０３，９０４が生じてしまう。
【００６６】
これに対して、図６に示したレイアウトの場合には、各バッファセルの横幅（Ｘ方向の長さ）がパッドピッチの２倍になるので、信号線間の容量を抑制するともに信号線の長さを短くすることができ、設計も容易である。さらに、各バッファセルの縦方向の長さを従来の設計によるセルに合わせることができる。これにより、従来の設計に従ったセルを、周回電源線の接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。パッドピッチは図９の比較例１の場合と同じであるので、図９の場合に比べてチップサイズが増大することもない。
【００６７】
［比較例２］
第２の比較例として、特開２００４−１７９１８４号公報（特許文献１）を挙げる。この文献の図２に示された半導体チップでは、２列の入出力セル３ａ，３ｂ（バッファセルとも称する）に対して１列の信号入出力用のパッド４ａ，４ｂが設けられている。したがって、パッド４ａから対応の入出力セル３ａまでの配線長と、パッド４ｂから対応の入出力セル３ｂまでの配線長とには差が生じる。この配線長の差は、概ね入出力セルの長さ寸法Ｌａに等しい。パッド４ａから対応の入出力セル３ａまでの配線長自体も、概ね入出力セルの長さ寸法Ｌａであり、本実施の形態による半導体装置の場合に比べて長くなる。
【００６８】
これに対して、本実施の形態による半導体装置の場合には、図３、図６で説明したように、２列の入出力セルに対して２列のパッドが設けられる（ただし、必ずしも２列には限定されず、３列以上であってもよい）。基板内側の列に位置するパッド群は、信号の入出力に用いられ、その一部が基板外側の第１列目の入出力セルと接続され、残りが基板内側の第２列目の入出力セルと接続される。基板外側の列に位置するパッド群は、基板外側の第１列目の入出力セル上に配置され、主として電源電圧および接地電圧を受けるために用いられる。
【００６９】
したがって、本実施の形態の場合には、基板内側に位置する信号用パッドから第１列目および第２列目の入出力セルの各々までの配線長の差は、概ね入出力セルの長さ寸法の半分になるので、上記の第２の比較例に比べてより短くできる。基板内側に位置するパッドから第２列目の入出力セルまでの配線長自体も第２の比較例に比べて短い。
【００７０】
なお、後述するように、基板内側に位置する信号用パッドから第１列目および第２列目の入出力セルの各々までの配線長の差は、図１０に示す実施の形態２の場合にはさらに小さくなり、図１１に示す実施の形態３の場合にはほとんどなくなる。
【００７１】
＜実施の形態２＞
図１０は、この発明の実施の形態２による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１０に示すレイアウトでは、パッドとバッファセルとの接続位置、ならびに制御論理回路８から引き出された信号線とバッファセルとの接続位置が、図６で説明した実施の形態１の場合と異なる。以下、具体的に説明する。
【００７２】
図１０を参照して、バッファセル２１は、対応のパッド６２から引き出された配線Ｌ１０と、基板ＳＵＢの辺１４寄りの端部に設けられた接続部（層間絶縁層を貫通するビア導体）Ｃ１を介して接続される。バッファセル２２は、対応のパッド６４から引き出された配線Ｌ１１と、基板ＳＵＢの辺１４寄りの端部に設けられた接続部Ｃ２を介して接続される。
【００７３】
一方、バッファセル３１〜３４の場合には、基板ＳＵＢの辺１４と反対側の端部に、接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３が設けられる。バッファセル３１〜３４は、各々に対応するパッド６１，６３，６５，６６と接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３をそれぞれ介して接続される。
【００７４】
バッファセル２１，２２，３１〜３４と制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ６との接続は次のとおりである。バッファセル２１，２２は、制御論理回路８から引き出された信号線Ｌ１，Ｌ２と、基板ＳＵＢの辺１４と反対側の端部でそれぞれ接続される。バッファセル３１〜３４は、制御論理回路８から引き出された信号線Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４寄りの端部でそれぞれ接続される。
【００７５】
上記のレイアウトによれば、図６の場合に比べて、パッドから基板外側の第１列目のバッファセルまでの距離と、パッドから基板内側の第２列目のバッファセルまでの距離の差を小さくすることができる。この結果、パッドごとの信号伝搬遅延の差をより小さくできる。
【００７６】
なお、第１列目のバッファセル３１〜３４を１８０°反転すれば、第２列目のバッファセル２１，２２と全く同じ構造になる。すなわち、パッドまたはパッドから引き出された配線とバッファセルとの接続位置、ならびに制御論理回路から引き出された信号線とバッファセルとの接続位置は、バッファセルごとに同一である。したがって、全てのバッファセルを同一の設計にすることができるので、設計工数を短縮することができる。
【００７７】
図１０のその他の点は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００７８】
なお、図１０のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００７９】
＜実施の形態３＞
図１１は、この発明の実施の形態３による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１１では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００８０】
実施の形態２のレイアウトでは、基板内側の第２列目のパッド６１〜６６が第１列目のバッファセル３１〜３４の上部に配置されていた。これに対して、図１１のレイアウトでは、基板内側の第２列目のパッド６１〜６６が、第１列目のバッファセル３１〜３４と第２列目のバッファセル２１，２２との中央に位置する対称線ＳＬ上に配置される。
【００８１】
バッファセル２１，２２は、対応のパッド６２，６４と、基板ＳＵＢの辺１４寄りの端部にそれぞれ設けられた接続部Ｃ１，Ｃ２を介して接続される。バッファセル３１〜３４は、対応のパッド６１，６３，６５，６６と、基板ＳＵＢの辺１４と反対側の端部にそれぞれ設けられた接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３を介して接続される。
【００８２】
上記のレイアウトによれば、信号用のパッドから第１列目のバッファセル３１〜３４までの信号経路と、信号用のパッドから第２列目のバッファセル２１，２２までの信号経路とを、等長にできる。この結果、実施の形態２の場合に比べて、バッファセルごとの信号伝搬遅延の差をさらに小さくすることができる。
【００８３】
なお、接続部Ｃ１，Ｃ２，Ｃ４，Ｃ７，Ｃ１０，Ｃ１３は必ずしもバッファセルの端部に設けなくてもよい。対称線ＳＬから第１列目のバッファセル用の接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３までの距離と、対称線ＳＬから第２列目のバッファセル用の接続部Ｃ１，Ｃ２までの距離とを等長にするように接続部を配置すれば上記と同じ効果が得られる。
【００８４】
図１１のその他の点は図１０の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８５】
なお、図１１のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００８６】
＜実施の形態４＞
図１２は、この発明の実施の形態４による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１２では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００８７】
図１２の半導体チップは、図１１の第１列目に設けられたパッド８２〜８７よりもさらに基板外側（辺１４寄りの位置）に設けられたパッド８２Ａ〜８７Ａを含む点で、図１１の半導体チップと異なる。パッド８２Ａ〜８７Ａは、パッド８２〜８７にそれぞれ接続される。パッド８２Ａ，８４Ａは、パッド８２，８４とともに電源電圧ＶＣＣＱを外部から受けるために用いられる。パッド８３Ａ，８５Ａは、パッド８３，８５とともに接地電圧ＶＳＳＱを外部から受けるために用いられる。パッド８６Ａは、パッド８６とともに電源電圧ＶＤＤを外部から受けるために用いられる。パッド８７Ａは、パッド８７とともに接地電圧ＶＳＳを外部から受けるために用いられる。
【００８８】
以上の構成によれば、電源電圧および接地電圧を外部から受けるためのボンディングワイヤの本数を倍増できるので、ＩＲドロップを図１１の場合よりも低減することができる。図１２のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００８９】
なお、図１２のパッド６１〜６６，８２〜８７，８２Ａ〜８７Ａと、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材上のグランド／電源配線と接続するために、基板の辺１４に近接した第１、第２列目に電源電圧および接地電圧用のパッド８２〜８７，８２Ａ〜８７Ａが設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板の辺１４から離間した第３列目に設けられる。
【００９０】
＜実施の形態５＞
図１３は、この発明の実施の形態５による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１３では、図解を容易にするために、パッド６１〜６６、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００９１】
図１３に示すレイアウトでは、制御論理回路８から引き出された信号線Ｌ１，Ｌ２，Ｌ４〜Ｌ７とバッファセル２１，２２，３１〜３４との接続位置が、図１１に示す実施の形態３の場合と異なる。すなわち、図１３の場合には、バッファセル２１，２２は、それぞれ制御論理回路８から引き出された信号線Ｌ１，Ｌ２と、基板ＳＵＢの辺１４寄りの端部で接続される。バッファセル３１〜３４は、それぞれ制御論理回路８から引き出された信号線Ｌ４〜Ｌ７と、基板ＳＵＢの辺１４と反対側の端部で接続される。
【００９２】
上記レイアウトによれば、図１１の場合に比べて、第１列目のバッファセル３１〜３４と制御論理回路８との間の信号伝搬遅延と、第２列目のバッファセル２１，２２と制御論理回路８との間の信号伝搬遅延との差をさらに小さくすることができる。図１３のその他の点は図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９３】
なお、図１３のパッド６１〜６６，８１〜８８と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００９４】
＜実施の形態６＞
図１４は、この発明の実施の形態６による半導体装置を構成する半導体チップにおけるバッファセルおよびパッドのレイアウトを模式的に示す平面図である。図１４では、図解を容易にするために、パッド６１〜６７、電源配線Ｌ１２、および接地配線Ｌ１３にハッチングを付している。
【００９５】
図１４の半導体チップのレイアウトは、基板外側の第１列目のバッファセル３１〜３４と、基板内側の第２列目のバッファセル２１〜２４とが、基板ＳＵＢの辺１４側から見て揃うように配置されている点で、図１３の半導体チップのレイアウトと異なる。第１列目のパッド８２〜８９と第２列目のパッド６１〜６７とが千鳥状に配置される点は、図１３の場合と同じである。
【００９６】
各バッファセルと対応のパッドとが接続される位置は、図１３の場合と同様である。すなわち、バッファセル２１，２２，２４は、対応のパッド６２，６４，６７と、基板ＳＵＢの辺１４寄りの端部にそれぞれ設けられた接続部Ｃ１，Ｃ２，Ｃ１５を介して接続される。バッファセル３１〜３４は、対応のパッド６１，６３，６５，６６と、基板ＳＵＢの辺１４と反対側の端部にそれぞれ設けられた接続部Ｃ４，Ｃ７，Ｃ１０，Ｃ１３を介して接続される。ただし、バッファセルが千鳥状に配列されていないので、実施の形態１〜５の場合に比べて接続部の位置がＹ方向にずれている。
【００９７】
上記の構成によっても、実施の形態３，５で説明した効果と同様の効果を奏することができる。図１４のその他の点は図１３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９８】
なお、図１４のパッド６１〜６７，８２〜８９と、図１の基材５０１上に設けられた電源／グランド配線およびランドなどとの接続関係は、図７の場合と同様である。すなわち、図１の基材５０１上には、半導体チップが搭載された領域に近接する側から順に、グランド配線、電源配線、および複数のランドが設けられる。基材５０１上のグランド／電源配線により近接した基板外側の第１列目に、電源電圧および接地電圧用のパッド８１〜８８が設けられる。一方、複数のランドと接続されるＤＱｘ信号用のパッド６１〜６６は、基板内側の第２列目に設けられる。
【００９９】
図１５は、図１４のレイアウトにさらに標準の入出力バッファセルなどを追加した場合のレイアウトの一例を示す平面図である。図１５のレイアウトでは、ＥＳＤ保護回路が設けられたセル９０１，９０２，９０７、標準の入出力バッファセル９０６、およびブリッジセル９０５が追加される。セル９０７に設けられたＥＳＤ保護回路は、接地電圧ＶＳＳＱａ用のパッド１３７と接続部Ｃ２２を介して接続される。標準入出力バッファセル９０６は信号用のパッド１３６と接続部Ｃ２１を介して接続される。
【０１００】
図１５の例では、従来の設計によるセル９０１，９０２，９０６，９０７のＹ方向の長さと、ＳＤＲＡＭ専用のセル２１〜２３，３１〜３３のＹ方向の長さとが同じである。このため、従来の設計によるセルを、周回電源線との接続位置などを変更することなくそのまま使用することができ、設計変更のための無駄な工数を必要としない。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０２】
１ 半導体チップ、８ 制御論理回路、９ 標準インターフェース部、１０ 専用インターフェース部、１３ 主面、１４ 辺、２１〜２５，３１〜３６ バッファセル、５９〜７１，７９〜８７，１２１〜１２３ パッド、９１，９３，９６，Ｌ１２ 電源配線、９２，９４，９５，Ｌ１３ 接地配線、Ｃ１〜Ｃ１４ 接続部、Ｌ１〜Ｌ９ 信号線、ＳＬ 対称線、ＳＵＢ 基板、ＶＣＣＱ，ＶＣＣＱａ，ＶＤＤ 電源電圧、ＶＳＳ，ＶＳＳＱ，ＶＳＳＱａ 接地電圧。
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一辺に沿って１列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第１バッファセルと、
前記複数の第１バッファセルよりも前記基板の中央寄りの位置に、前記複数の第１バッファセルの配列方向に沿って１列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第２バッファセルと、
前記複数の第１バッファセルの上部に前記配列方向に沿って１列に設けられ、前記基板との外部との接続に用いられる複数の第１パッドと、
前記複数の第１パッドよりも前記基板の中央寄りの位置に、前記配列方向に沿って１列に設けられ、前記基板の外部との接続に用いられる複数の第２パッドとを備え、
前記複数の第２パッドは、
各々が、前記複数の第１バッファセルのいずれか１つと個別に接続される複数の第３パッドと、
各々が、前記複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッドとを含む、半導体装置。
【請求項２】
前記複数の第１パッドは、
前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する電源電圧を前記基板の外部から受けるための複数の第５パッドと、
前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する接地電圧を前記基板の外部から受けるための複数の第６パッドとを含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記第２バッファセルよりも前記基板の中央寄りの位置に設けられた制御論理回路をさらに備え、
前記制御論理回路は、前記複数の第１および第２バッファセルのうちのいずれか複数のバッファセルを介して前記基板の外部に設けられたメモリに対してアドレスおよび制御信号を出力し、前記制御論理回路は、前記複数の第１および第２バッファセルのうちのいずれか複数のバッファセルを介して前記アドレスで指定された前記メモリの記憶領域との間でデータの入出力を行ない、
前記データの入出力が行なわれる各バッファセルは、前記複数の第２パッドのいずれか１つと個別に接続される、請求項１に記載の半導体装置。
【請求項４】
前記複数の第１パッドのピッチは、前記複数の第２パッドのピッチと略同一であり、
前記複数の第１および第２バッファセルの各々の前記配列方向に沿った長さは、前記複数の第１パッドのピッチの略２倍である、請求項１または２に記載の半導体装置。
【請求項５】
前記複数の第１パッドのピッチは、前記複数の第２パッドのピッチと略同一であり、
前記複数の第１バッファセルのピッチは、前記第２バッファセルのピッチと略同一であり、前記第１パッドのピッチの略２倍である、請求項１または２に記載の半導体装置。
【請求項６】
前記複数の第１パッドと前記複数の第２パッドとは千鳥状に配置され、
前記複数の第１バッファセルと前記複数の第２バッファセルとは千鳥状に配置される、請求項４に記載の半導体装置。
【請求項７】
前記複数の第１パッドと前記複数の第２パッドとは千鳥状に配置され、
前記複数の第１バッファセルと前記複数の第２バッファセルとは、前記基板の前記一辺側から見て揃うように配置される、請求項４に記載の半導体装置。
【請求項８】
前記複数の第２パッドは、前記複数の第１バッファセルの列と前記複数の第２バッファセルの列との中央に位置する対称線上に配置される、請求項４に記載の半導体装置。
【請求項９】
前記複数の第２バッドは、前記複数の第１バッファセルの上部に設けられる、請求項４に記載の半導体装置。
【請求項１０】
前記複数の第３パッドの各々または前記複数の第３パッドの各々から引き出された配線は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第４パッドの各々または前記複数の第４パッドの各々から引き出された配線は、対応の第２バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項８または９に記載の半導体装置。
【請求項１１】
前記複数の第３パッドの各々または前記複数の第３パッドの各々から引き出された配線は、対応の第１バッファセルの中央部と接続され、
前記複数の第４パッドの各々または前記複数の第４パッドの各々から引き出された配線は、対応の第２バッファセルの中央部と接続される、請求項８または９に記載の半導体装置。
【請求項１２】
前記半導体装置は、
前記複数の第１バッファセル上にそれぞれ設けられた複数の第１接続部と、
前記複数の第２バッファセル上にそれぞれ設けられた複数の第２接続部とをさらに備え、
前記複数の第１バッファセルの各々は、対応の第３パッドまたは対応の第３パッドから引き出された配線と対応の第１接続部を介して接続され、
前記複数の第２バッファセルの各々は、対応の第４パッドまたは対応の第４パッドから引き出された配線と対応の第２接続部を介して接続され、
前記複数の第１バッファセルの列と前記複数の第２バッファセルの列との中央に位置する対称線と前記複数の第１接続部の各々との距離は、前記対称線と前記複数の第２接続部の各々との距離に等しい、請求項８または９に記載の半導体装置。
【請求項１３】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項１０に記載の半導体装置。
【請求項１４】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項１０に記載の半導体装置。
【請求項１５】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項１１に記載の半導体装置。
【請求項１６】
前記半導体装置は、前記複数の第１パッドよりも前記基板の前記一辺寄りの位置に前記配列方向に沿って１列に設けられ、前記基板の外部との接続に設けられる複数の第７パッドをさらに備え、
前記複数の第７パッドは、
前記複数の第５パッドとそれぞれ接続され、前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する前記電源電圧を前記基板の外部から受けるための複数の第８パッドと、
前記複数の第８パッドとそれぞれ接続され、前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する前記接地電圧を前記基板の外部から受けるための複数の第９パッドとを含む、請求項２に記載の半導体装置。
【請求項１】
基板と、
前記基板の一辺に沿って１列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第１バッファセルと、
前記複数の第１バッファセルよりも前記基板の中央寄りの位置に、前記複数の第１バッファセルの配列方向に沿って１列に設けられ、各々が、前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう複数の第２バッファセルと、
前記複数の第１バッファセルの上部に前記配列方向に沿って１列に設けられ、前記基板との外部との接続に用いられる複数の第１パッドと、
前記複数の第１パッドよりも前記基板の中央寄りの位置に、前記配列方向に沿って１列に設けられ、前記基板の外部との接続に用いられる複数の第２パッドとを備え、
前記複数の第２パッドは、
各々が、前記複数の第１バッファセルのいずれか１つと個別に接続される複数の第３パッドと、
各々が、前記複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッドとを含む、半導体装置。
【請求項２】
前記複数の第１パッドは、
前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する電源電圧を前記基板の外部から受けるための複数の第５パッドと、
前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する接地電圧を前記基板の外部から受けるための複数の第６パッドとを含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記第２バッファセルよりも前記基板の中央寄りの位置に設けられた制御論理回路をさらに備え、
前記制御論理回路は、前記複数の第１および第２バッファセルのうちのいずれか複数のバッファセルを介して前記基板の外部に設けられたメモリに対してアドレスおよび制御信号を出力し、前記制御論理回路は、前記複数の第１および第２バッファセルのうちのいずれか複数のバッファセルを介して前記アドレスで指定された前記メモリの記憶領域との間でデータの入出力を行ない、
前記データの入出力が行なわれる各バッファセルは、前記複数の第２パッドのいずれか１つと個別に接続される、請求項１に記載の半導体装置。
【請求項４】
前記複数の第１パッドのピッチは、前記複数の第２パッドのピッチと略同一であり、
前記複数の第１および第２バッファセルの各々の前記配列方向に沿った長さは、前記複数の第１パッドのピッチの略２倍である、請求項１または２に記載の半導体装置。
【請求項５】
前記複数の第１パッドのピッチは、前記複数の第２パッドのピッチと略同一であり、
前記複数の第１バッファセルのピッチは、前記第２バッファセルのピッチと略同一であり、前記第１パッドのピッチの略２倍である、請求項１または２に記載の半導体装置。
【請求項６】
前記複数の第１パッドと前記複数の第２パッドとは千鳥状に配置され、
前記複数の第１バッファセルと前記複数の第２バッファセルとは千鳥状に配置される、請求項４に記載の半導体装置。
【請求項７】
前記複数の第１パッドと前記複数の第２パッドとは千鳥状に配置され、
前記複数の第１バッファセルと前記複数の第２バッファセルとは、前記基板の前記一辺側から見て揃うように配置される、請求項４に記載の半導体装置。
【請求項８】
前記複数の第２パッドは、前記複数の第１バッファセルの列と前記複数の第２バッファセルの列との中央に位置する対称線上に配置される、請求項４に記載の半導体装置。
【請求項９】
前記複数の第２バッドは、前記複数の第１バッファセルの上部に設けられる、請求項４に記載の半導体装置。
【請求項１０】
前記複数の第３パッドの各々または前記複数の第３パッドの各々から引き出された配線は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第４パッドの各々または前記複数の第４パッドの各々から引き出された配線は、対応の第２バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項８または９に記載の半導体装置。
【請求項１１】
前記複数の第３パッドの各々または前記複数の第３パッドの各々から引き出された配線は、対応の第１バッファセルの中央部と接続され、
前記複数の第４パッドの各々または前記複数の第４パッドの各々から引き出された配線は、対応の第２バッファセルの中央部と接続される、請求項８または９に記載の半導体装置。
【請求項１２】
前記半導体装置は、
前記複数の第１バッファセル上にそれぞれ設けられた複数の第１接続部と、
前記複数の第２バッファセル上にそれぞれ設けられた複数の第２接続部とをさらに備え、
前記複数の第１バッファセルの各々は、対応の第３パッドまたは対応の第３パッドから引き出された配線と対応の第１接続部を介して接続され、
前記複数の第２バッファセルの各々は、対応の第４パッドまたは対応の第４パッドから引き出された配線と対応の第２接続部を介して接続され、
前記複数の第１バッファセルの列と前記複数の第２バッファセルの列との中央に位置する対称線と前記複数の第１接続部の各々との距離は、前記対称線と前記複数の第２接続部の各々との距離に等しい、請求項８または９に記載の半導体装置。
【請求項１３】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺側の端部と接続される、請求項１０に記載の半導体装置。
【請求項１４】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項１０に記載の半導体装置。
【請求項１５】
前記半導体装置は、
前記第２バッファセルよりも前記基板の中央寄りの位置に設けられ、前記複数の第１および第２バッファセルを介して前記基板の外部との間で信号の入力および出力の少なくとも一方を行なう制御論理回路と、
前記制御論理回路から引き出され、前記第１バッファセルの各々と個別に接続される複数の第１信号配線と、
前記制御論理回路から引き出され、前記第２バッファセルの各々と個別に接続される複数の第２信号配線とをさらに備え、
前記複数の第１信号配線の各々は、対応の第１バッファセルのうちの前記基板の前記一辺と反対側の端部と接続され、
前記複数の第２信号配線の各々は、対応の第２バッファセルのうちの前記基板の前記一辺と反対側の端部と接続される、請求項１１に記載の半導体装置。
【請求項１６】
前記半導体装置は、前記複数の第１パッドよりも前記基板の前記一辺寄りの位置に前記配列方向に沿って１列に設けられ、前記基板の外部との接続に設けられる複数の第７パッドをさらに備え、
前記複数の第７パッドは、
前記複数の第５パッドとそれぞれ接続され、前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する前記電源電圧を前記基板の外部から受けるための複数の第８パッドと、
前記複数の第８パッドとそれぞれ接続され、前記複数の第１バッファセルおよび前記複数の第２バッファセルに供給する前記接地電圧を前記基板の外部から受けるための複数の第９パッドとを含む、請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２３５０４８（Ｐ２０１２−２３５０４８Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０４２６０（Ｐ２０１１−１０４２６０）
【出願日】平成２３年５月９日（２０１１．５．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年５月９日（２０１１．５．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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