【課題】性能のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された第１のスイッチング素子（高耐圧のトランジスタＱ１）および第２のスイッチング素子（抵抗素子Ｒ１および低耐圧のトランジスタＱ２）と、第２のスイッチング素子に並列接続された第３のスイッチング素子（低耐圧のトランジスタＱ３）とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、オン抵抗値の高い第１のスイッチング素子をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】比較的簡単な構成でありながらも動的で高分解能の電圧制御可能な半導体集積回路、電子機器及びマルチチップ半導体パッケージを提供すること。
【解決手段】電子機器１００は、電源ＩＣ１１０と、電源ＩＣ１１０から出力される電源電圧Ｖｓｒｃで動作するＳｏＣ＃０〜２とを備える。ＳｏＣ＃０〜２は、三次元実装されたマルチチップ半導体パッケージに搭載される。ＳｏＣ＃０〜２は、第３の端子１２３から入力されるアナログ制御信号の電位と、内部配線１２４の電位とに基づいて、第２の端子１２２から出力するアナログ制御信号を生成する電位制御回路１２５と、電源フィードバック（ＦＢ）電圧入力端子である第２の端子１２２及び第３の端子１２３と、を備える。ＳｏＣ＃０〜２は、ＦＢ出力端子ＦＢ_out／ＦＢ入力端子ＦＢ_inをカスケード接続し、最終段のＳｏＣ＃０のＦＢ出力を電源ＩＣ１１０に接続している。 （もっと読む）

【課題】高耐圧の能動素子を含む回路と低電圧で動作するロジック回路とが同一基板上に混載された半導体装置を低コストで実現する。
【解決手段】半導体装置が、ロジック回路５０と、能動素子回路とを具備している。ロジック回路５０は、半導体基板１に形成された半導体素子２を備えている。該能動素子回路は、半導体基板１の上方に形成された拡散絶縁膜７−１の上に形成された半導体層８−１、８−２を用いて形成されたトランジスタ２１−１、２１−２を備えている。この能動素子回路がロジック回路５０により制御される。 （もっと読む）

【課題】プリント配線基板上の実装面積削減やコスト削減を実現することのできるチャージポンプを提供する。
【解決手段】チャージポンプ１００は、フライングキャパシタ１２０の充放電用スイッチとして、半導体装置１１０に集積化されたフローティングＮＭＯＳＦＥＴ１１１及び１１２のボディダイオード１１１ｄ及び１１２ｄを用いる。 （もっと読む）

【課題】デカップリング容量素子の信頼性と、フラッシュメモリの動作モードに対応した供給電流の補償を損なわずに、フラッシュメモリの面積増加を抑制する。
【解決手段】本発明に係る半導体集積回路１０は、フラッシュメモリ部１２と、フラッシュメモリ部１２に電圧を供給する昇圧回路１３と、昇圧回路１３の出力に一端が接続されたデカップリング容量素子１５と、フラッシュメモリ部１２の動作モードに応じて、デカップリング容量素子１５の他端の電位を制御する制御回路１４とを備える。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】第１のクロック分配回路は、タイミング信号を複数の第１の分配点に分配する。第２のクロック分配回路は、タイミング信号を複数の第２の分配点に分配する。最小遅延クロック信号出力部は、複数の第１の分配点のいずれかに分配されたタイミング信号と複数の第２の分配点のいずれかに分配されたタイミング信号とのうち遅延が小さい方の信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。 （もっと読む）

【課題】タイミングエラーの種類を判別することができる集積回路を提供する。
【解決手段】エラー測定部は、同期動作回路に入力されているデータ信号が第１の期間内に変化した場合には同期動作回路における第１のタイミングエラーを検出する。また、エラー測定部は、第１の期間の前または後に所定の長さのエラー警告期間を加えた第２の期間内に前記データ信号が変化した場合には同期動作回路における第２のタイミングエラーを検出する。エラー補償制御部は、第１および第２のタイミングエラーがともに検出された場合には第１および第２のタイミングエラーの検出結果の履歴に基づいてタイミングの前後のいずれにおいて前記データ信号が変化したかを判断する。 （もっと読む）

【課題】昇圧率の切りかえの際に、電流の逆流を防止する。
【解決手段】コントローラ１０は、第１スイッチＳＷ１から第７スイッチＳＷ７のオン、オフ状態を制御することにより、（１）第１モードにおいて、第３端子Ｐ３に入力電圧ＶＤＤを、第４端子Ｐ４に入力電圧ＶＤＤを反転した負電圧−ＶＤＤを発生させ、（２）第２モードにおいて、第３端子Ｐ３に入力電圧ＶＤＤの略１／２倍の電圧を、第４端子Ｐ４に、入力電圧ＶＤＤの略１／２倍の電圧を反転した負電圧−ＶＤＤ／２を発生させる。コントローラ１０は、第１モードから第２モードへの移行を指示されると、遷移期間にわたり、第３スイッチおよび第５スイッチをオンする第１状態と、第２スイッチおよび第４スイッチをオンする第２状態と、を交互に繰り返す第３モードで動作し、その後、第２モードで動作する。 （もっと読む）

【課題】損失を抑制すると共により迅速に昇圧を行なう。
【解決手段】チャージポンプ２０からの出力電圧ＶＣがトリガ電圧を超えると、スイッチ７０がオンし、クロック信号供給回路３０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓをチャージポンプ２０に出力し、クロック信号供給回路４０は出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓを用いてクロック信号ＣＫｃａｐ，ＣＫＢｃａｐを生成してチャージポンプ２０に出力し、チャージポンプ２０では、各トランジスタのゲートへ出力電圧ＶＣの振幅のクロック信号ＣＫｍｏｓ，ＣＫＢｍｏｓが供給され、各キャパシタの他端へ立ち上がり時間の小さいクロック信号ＣＫｃａｐ，ＣＫＢｃａｐが供給される。これにより、昇圧回路１０全体の損失を抑制すると共により迅速に出力電圧ＶＣを目標出力電圧に昇圧することができる。 （もっと読む）

【課題】負荷電流に応じて昇圧能力を調整することにより、過剰な昇圧回路出力リップルを抑制する。
【解決手段】昇圧回路１は、昇圧部出力ＣＰＯの電圧を変動させて昇圧回路出力ＶＰＰを生成し、昇圧回路出力ＶＰＰの負荷電流の大きさに応じて制御電圧ＣＯＮ１を生成する制御部２と、制御電圧ＣＯＮ１に応じて電源ＶＤＤＰ１の電圧を変動させることにより昇圧部電源ＶＤＤＰを生成する電源降圧部３と、昇圧回路出力ＶＰＰの電圧と目標電圧との差分に応じて昇圧部電源ＶＤＤＰの電圧を変動させることにより昇圧部出力ＣＰＯを生成する昇圧部４とを備える。 （もっと読む）

【課題】エネルギー変換素子並びにその製造及び動作方法を提供する。
【解決手段】エネルギー変換素子並びにその製造及び動作方法に係り、該エネルギー変換素子は、複数のドーピング領域を含むモノリシック単結晶シリコン層、単結晶シリコン層に内在し、複数のドーピング領域のうち１つのドーピング領域３０にのみ連結された振動体３２、３４、振動体３２、３４に印加される入力信号が経由するＰＮ接合ダイオード（第１ダイオード）、及び振動体３２、３４から出力される信号が経由するＰＮ接合ダイオード（第２ダイオード）を含み、単結晶シリコン層は、内部に密閉された空間６０を含み、振動体３２、３４は、空間６０に備えられてもよい。 （もっと読む）

【課題】負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供する。
【解決手段】論理入力と負電圧との間に、ゲートに論理入力するエンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１とブレークダウン保護用素子１３，１４とが直列に接続され、ブレークダウン保護用素子１４に並列に短絡する切替スイッチ８ａが接続される。切替スイッチ８ａをオン、オフ制御することで、ＶＳＳの変動に対して正常な回路動作を確保できる動作ウィンドウの拡張を可能とする。 （もっと読む）

【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。
【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。 （もっと読む）

【課題】簡素な回路構成により、誘導成分を含む負荷への通電を制御する場合においても、電源逆接保護用半導体素子のゲート破壊を招く虞のない信頼性の高い電源逆接保護装置を提供する。
【解決手段】直流電源１０と、グロープラグ１８への通電を制御する通電制御用半導体素子１４と、過電流保護回路１６１とグロープラグ１８と電源１０、及び／又は、通電制御用半導体素子１４とを繋ぐ配線１７の寄生インダクタンスＬを誘導成分として含み、電源逆接保護用半導体素子１１として、Ｐ-チャンネルパワーＭＯＳＦＥＴを通電制御用半導体素子１４の上流側に配設すると共に、所定の抵抗値Ｒ_Ｇを有するゲート抵抗１３を介して、Ｐ-チャンネルパワーＭＯＳＦＥＴ１１のゲートＧ_１１を接地せしめる。 （もっと読む）

【課題】トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御できるようにすること。
【解決手段】半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、バイナリカウンタ回路の所定のビットの値を示すビット信号、および、バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、ビット信号および第２のテストモード信号に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路と、バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。 （もっと読む）

【課題】昇圧効率を向上させた昇圧回路を提供することを課題の一とする。または、昇圧効率を向上させた昇圧回路を用いたＲＦＩＤタグを提供することを課題の一とする。
【解決手段】単位昇圧回路の出力端子に当たるノード、または当該ノードに接続されたトランジスタのゲート電極をブートストラップ動作により昇圧することで、当該トランジスタにおけるしきい値電位と同等の電位の低下を防ぎ、当該単位昇圧回路の出力電位の低下を防ぐことができる。 （もっと読む）