半導体装置及びこれを備える情報処理装置
【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理装置に関し、特に、チャージポンプ動作によって昇圧された内部電位を生成する半導体装置及びこれを備える情報処理装置に関する。
【背景技術】
【０００２】
多くの半導体装置においては、外部から供給される外部電圧とは異なる内部電圧が使用されることがある。この場合、半導体装置には内部電圧発生回路が設けられ、これによって外部電圧とは異なる内部電圧が生成される。例えば、外部電圧よりも高い内部電圧を生成する場合には、内部電圧発生回路によって外部電圧が昇圧される。
【０００３】
近年においては、消費電流の低減を目的として外部電圧の低電圧化が進められている。その一方で、半導体装置の内部においては、低電圧化することが困難な回路ブロックが存在するため、内部電圧発生回路による昇圧レベルが高くなる傾向があった。これを実現するためには、複数のポンピング回路を用いて外部電圧を３倍或いは４倍以上に昇圧する必要があり、内部電圧発生回路の回路面積が増大するという問題があった。
【０００４】
一方、特許文献１には、昇圧電源回路に専用の外部電源端子を設けた半導体装置が開示されている。この外部電源端子には、メモリー回路や論理回路に供給される外部電圧ＶＤＤＭ，ＶＤＤＬとは異なる専用の外部電圧ＶＤＤ３が供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された半導体装置においては、専用の外部電圧ＶＤＤ３を用いてチャージポンプ動作を行っていることから、効率よく昇圧を行うことができる。しかしながら、特許文献１においては、コンデンサの一方の電極に供給するクロック信号の振幅と、コンデンサの他方の電極をプリチャージする電圧がいずれも専用の外部電圧ＶＤＤ３であることから、生成される昇圧電圧ＶＰＰのレベルは、理論的には外部電圧ＶＤＤ３の２倍となる。このため、外部電圧ＶＤＤ３のレベルが昇圧電圧ＶＰＰのレベルに近い場合には昇圧レベルが大きくなり過ぎ、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加するという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる。
【０００８】
本発明の他の側面による半導体装置は、第１及び第２の電極を有する第１のコンデンサと、第１の電位及び前記第１の電位とは異なる第２の電位の間で振幅するポンピング信号を前記第１のコンデンサの前記第１の電極に供給するポンピング回路と、前記第１のコンデンサの前記第２の電極を前記第１及び第２の電位とは異なる第３の電位にプリチャージし、前記ポンピング信号が前記第１の電位から前記第２の電位に変わった時に、前記第１のコンデンサの前記第２の電極を前記第３の電位よりも高い第４の電位に駆動する出力回路と、を備える。
【０００９】
本発明による情報処理装置は、互いに異なる第１乃至第３の電位を供給する電源装置と、前記第１乃至第３の電位を受けて動作する半導体装置と、を備える情報処理装置であって、前記半導体装置は、前記第１乃至第３の電位がそれぞれ供給される第１乃至第３の外部電源端子と、第１及び第２の電極を有する第１のコンデンサと、前記第１のコンデンサの前記第１の電極に前記第１及び第２の電位を交互に印加するポンピング回路と、前記第１のコンデンサの前記第２の電極を前記第３の電位にプリチャージする出力回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、コンデンサの一方の電極をポンピングするための電圧と、コンデンサの他方の電極をプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。しかも、ポンピング用の電圧又はプリチャージ用の電圧の供給能力が十分ではない場合であっても、これらの消費電流が低く抑えられることから、正常にチャージポンプ動作を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０を備える情報処理装置のブロック図である。
【図３】内部電圧発生回路４０の構成を示すブロック図である。
【図４】第１の実施形態によるチャージポンプ回路１００の回路図である。
【図５】コンデンサＣ１の一例を示す略断面図である。
【図６】チャージポンプ回路１００の動作を説明するためのタイミング図である。
【図７】第２の実施形態によるチャージポンプ回路１００ａの回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０は１つの半導体チップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１５】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び外部電源端子２５〜２７が設けられている。
【００１６】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１７】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳなどがある。
【００１８】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００１９】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００２０】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３７によって生成される。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号である。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路３７にも供給される。ＤＬＬ回路３７は、内部クロック信号ＩＣＬＫに基づいて内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは位相制御されたクロック信号であり、上述の通り、ＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００２４】
外部電源端子２５〜２７は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔが供給される端子である。特に限定されるものではないが、電源電位ＶＤＤは１．０Ｖ、電源電位ＶＳＳは０Ｖ、電源電位ＶＰＰｅｘｔは２．５Ｖである。これらの電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔは、内部電圧発生回路４０に供給される。また、電源電位ＶＤＤ，ＶＳＳは、参照電圧発生回路３８にも供給される。参照電圧発生回路３８は、参照電圧ＶＲＥＦ１，ＶＲＥＦ２を生成し、これを内部電圧発生回路４０に供給する。
【００２５】
内部電圧発生回路４０は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを発生させる。内部電位ＶＰＰは、主にロウデコーダ１２において用いられる電位であり、外部から供給される電源電位ＶＰＰｅｘｔよりもやや高い。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、図示しないセンスアンプにおいて用いられる電位である。センスアンプが活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アドレスラッチ回路３２やコマンドデコード回路３４などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２６】
図２は、本実施形態による半導体装置１０を備える情報処理装置のブロック図である。
【００２７】
図２に示す情報処理装置は、本実施形態による半導体装置１０及びこれに接続された電源装置５０を備える。電源装置５０は外部電源端子５５〜５７を備え、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔを半導体装置１０に供給する。したがって、電源装置５０の外部電源端子５５〜５７は、半導体装置１０の外部電源端子２５〜２７にそれぞれ接続される。ここで、電源電位ＶＳＳは接地電位であるため、厳密には電源装置５０から半導体装置１０供給されるものではないが、電源配線を含めて電源装置５０とみなすことにより、本発明においては電源電位ＶＳＳについても電源装置５０から供給されるものとして考える。
【００２８】
電源電位ＶＤＤ，ＶＰＰｅｘｔの供給能力は、電源装置５０の能力によって制限される。特に限定されるものではないが、電源電位ＶＤＤの供給能力については十分に大きな値に設計される一方、電源電位ＶＰＰｅｘｔの供給能力は小さく設計される。これは、電源電位ＶＤＤについては多くの用途に用いられるため十分な供給能力が要求されるのに対し、電源電位ＶＰＰｅｘｔについては特定の用途にしか使用されないからである。一例として、電源電位ＶＰＰｅｘｔの供給能力は、電源電位ＶＤＤの供給能力の１／１０以下に設計される。
【００２９】
図３は、内部電圧発生回路４０の構成を示すブロック図である。
【００３０】
図３に示すように、内部電圧発生回路４０は昇圧回路４１及び降圧回路４２を含む。昇圧回路４１は、参照電圧ＶＲＥＦ１を参照することによって内部電位ＶＰＰを生成する。また、降圧回路４２は、参照電圧ＶＲＥＦ２を参照することによって内部電位ＶＰＥＲＩを生成する。その他、内部電位ＶＡＲＹなどを生成する回路ブロックも含まれるが、図３においては省略されている。昇圧回路４１に含まれる回路ブロックには電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔが供給され、降圧回路４２に含まれる回路ブロックには電源電位ＶＤＤ，ＶＳＳが供給される。
【００３１】
昇圧回路４１は、コンパレータ４３、オシレータ回路４４、チャージポンプ回路１００及び分圧回路４５を含む。コンパレータ４３は、参照電圧ＶＲＥＦ１のレベルと、分圧回路４５を介して供給される内部電位ＶＰＰａのレベルとを比較する回路である。参照電圧ＶＲＥＦ１のレベルは、内部電位ＶＰＰが設計値通りである場合に分圧回路４５から出力される内部電位ＶＰＰａのレベルに等しい。したがって、内部電位ＶＰＰが設計値を下回っている場合には、コンパレータ４３の出力である検出信号Ｓはハイレベルとなり、逆に、内部電位ＶＰＰが設計値を上回っている場合には、コンパレータ４３の出力である検出信号Ｓはローレベルとなる。検出信号Ｓはオシレータ回路４４に供給される。
【００３２】
オシレータ回路４４は、検出信号Ｓがハイレベルである場合に活性化される回路である。オシレータ回路４４が活性化されると、所定の周波数を有するオシレータ信号ＯＳＣが出力される。オシレータ回路４４には動作電源として電源電位ＶＤＤ，ＶＳＳが供給されていることから、オシレータ信号ＯＳＣの振幅は電源電位ＶＤＤから電源電位ＶＳＳまでの振幅となる。オシレータ信号ＯＳＣは、チャージポンプ回路１００に供給される。チャージポンプ回路１００は、オシレータ信号ＯＳＣに基づいてチャージポンプ動作を行い、これにより内部電位ＶＰＰを生成する回路ブロックである。
【００３３】
図４は、第１の実施形態によるチャージポンプ回路１００の回路図である。
【００３４】
図４に示すように、チャージポンプ回路１００は、２つのコンデンサＣ１，Ｃ２と、オシレータ信号ＯＳＣに基づいてコンデンサＣ１，Ｃ２をポンピングするポンピング回路１１０と、ポンピングされたコンデンサＣ１，Ｃ２から電源電位ＶＰＰを出力する出力回路１２０とを備える。
【００３５】
ポンピング回路１１０は複数のインバータ回路１１１〜１１４を含み、初段のインバータ回路１１１にはオシレータ信号ＯＳＣが供給される。そして、オシレータ信号ＯＳＣは、インバータ回路１１１，１１２を介してコンデンサＣ１の一方の電極であるノードＡに供給され、インバータ回路１１１，１１３，１１４を介してコンデンサＣ２の一方の電極であるノードＣに供給される。したがって、ノードＡにはオシレータ信号ＯＳＣと同相のポンピング信号ＰＵＭＰ１が入力される一方、ノードＣにはオシレータ信号ＯＳＣと逆相のポンピング信号ＰＵＭＰ２が入力されることになる。これらインバータ回路１１１〜１１４は、動作電源として電源電位ＶＤＤ，ＶＳＳを用いていることから、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２は電源電位ＶＤＤから電源電位ＶＳＳまでの振幅となる。
【００３６】
上述の通り、ノードＡに供給されるポンピング信号ＰＵＭＰ１とノードＣに供給されるポンピング信号ＰＵＭＰ２は互いに逆相であることから、ノードＡのレベルがＶＤＤである期間においてはノードＣのレベルはＶＳＳとなり、逆に、ノードＡのレベルがＶＳＳである期間においてはノードＣのレベルはＶＤＤとなる。
【００３７】
出力回路１２０は、コンデンサＣ１，Ｃ２の他方の電極であるノードＢ，Ｄに接続されている。図４に示すように、出力回路１２０の動作電源は電源電位ＶＰＰｅｘｔである。より具体的に説明すると、出力回路１２０は、電源電位ＶＰＰｅｘｔが供給される電圧信号ラインＶＬと出力ノードＥとの間にこの順に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ１及びＰチャンネル型ＭＯＳトランジスタＰ１と、同じく電圧信号ラインＶＬと出力ノードＥとの間にこの順に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ２及びＰチャンネル型ＭＯＳトランジスタＰ２とを備えている。出力ノードＥは、電源電位ＶＰＰを出力するノードである。
【００３８】
トランジスタＮ１，Ｐ１の接続点は、コンデンサＣ１の他方の電極であるノードＢに接続されている。また、トランジスタＮ１，Ｐ１のゲート電極はコンデンサＣ２の他方の電極であるノードＤに接続されている。同様に、トランジスタＮ２，Ｐ２の接続点は、コンデンサＣ２の他方の電極であるノードＤに接続されている。また、トランジスタＮ２，Ｐ２のゲート電極はコンデンサＣ１の他方の電極であるノードＢに接続されている。
【００３９】
さらに、出力回路１２０には、トランジスタＰ１，Ｐ２にベース電位を供給するＰチャンネル型ＭＯＳトランジスタＰ３，Ｐ４が含まれている。トランジスタＰ３はノードＢとトランジスタＰ１，Ｐ２のベースとの間に接続されており、そのゲート電極はノードＤに接続されている。同様に、トランジスタＰ４はノードＤとトランジスタＰ１，Ｐ２のベースとの間に接続されており、そのゲート電極はノードＢに接続されている。
【００４０】
以上がチャージポンプ回路１００の回路構成である。コンデンサＣ１，Ｃ２のデバイス構造については特に限定されないが、ＤＲＡＭにおいてはメモリセルＭＣのセルキャパシタと同じ構成を有するキャパシタを複数個直列接続することによって、コンデンサＣ１，Ｃ２を構成することが好ましい。
【００４１】
図５は、コンデンサＣ１の一例を示す略断面図である。図５に示す例では、半導体基板６０の表面に層間絶縁膜６１，６２，６４，６５及びストッパ膜６３が形成されており、層間絶縁膜６２の表面に形成された電源配線７１と、サポート膜８２を介して層間絶縁膜６４の表面に形成された電源配線７２との間で容量が形成されている。電源配線７１は、層間絶縁膜６４に形成されたスルーホールの内表面を覆うように形成され、電源配線７２は、容量絶縁膜８１を介して電源配線７１の内表面を覆うように形成されている。電源配線７２はスルーホール電極７４を介して電源配線７３Ａに接続され、電源配線７１はスルーホール電極７５を介して電源配線７３Ｂに接続されている。電源配線７３ＡはコンデンサＣ１の一方の電極であるノードＡに該当し、電源配線７３ＢはコンデンサＣ１の他方の電極であるノードＢに該当する。
【００４２】
これにより、メモリセルＭＣのセルキャパシタと同様の構造を有する３個のキャパシタが直列接続されてなるコンデンサＣ１が形成されている。コンデンサＣ２についても同様のデバイス構造とすることができる。ここで、複数のキャパシタを直列接続しているのは、メモリセルＭＣのセルキャパシタの耐圧がＶＰＰ以下であるためであり、複数のキャパシタを直列接続することによって耐圧を確保している。
【００４３】
図６は、チャージポンプ回路１００の動作を説明するためのタイミング図である。
【００４４】
図６に示す時刻ｔ１からｔ２の期間は、半導体装置１０のイニシャライズ時の状態を示す。イニシャライズ時においてはノードＥの電位が電源電位ＶＰＰの設計値よりも低く、このため、オシレータ回路４４はオシレータ信号ＯＳＣを活性化させる。オシレータ信号ＯＳＣが活性化すると、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２が交互にＶＤＤレベルに変化するため、コンデンサＣ１，Ｃ２を用いたチャージポンプ動作が行われる。
【００４５】
具体的には、ポンピング信号ＰＵＭＰ１がＶＳＳレベル、ポンピング信号ＰＵＭＰ２がＶＤＤレベルである場合、ノードＤの電位がノードＢの電位よりも高くなるため、スイッチであるトランジスタＮ１，Ｎ２がそれぞれオン、オフとなり、トランジスタＰ１，Ｐ２がそれぞれオフ、オンとなる。この期間においては、ノードＢがＶＰＰｅｘｔレベルにプリチャージされる。次に、ポンピング信号ＰＵＭＰ１がＶＤＤレベル、ポンピング信号ＰＵＭＰ２がＶＳＳレベルに変化すると、今度はノードＢの電位がノードＤの電位よりも高くなるため、トランジスタＮ１，Ｎ２がそれぞれオフ、オンとなり、トランジスタＰ１，Ｐ２がそれぞれオン、オフに変化する。これにより、ＶＰＰｅｘｔレベルにプリチャージされていたノードＢがコンデンサＣ１によってポンピングされ、理想的にはＶＰＰｅｘｔ＋ＶＤＤレベルに昇圧される。この時、トランジスタＰ１はオンしていることから、昇圧された電位はノードＥを介して出力される。この期間においては、ノードＤがＶＰＰｅｘｔレベルにプリチャージされる。
【００４６】
さらに、ポンピング信号ＰＵＭＰ１がＶＳＳレベル、ポンピング信号ＰＵＭＰ２がＶＤＤレベルに変化すると、今度はノードＤの電位がノードＢの電位よりも高くなるため、トランジスタＮ１，Ｎ２がそれぞれオン、オフとなり、トランジスタＰ１，Ｐ２がそれぞれオフ、オンに変化する。これにより、ＶＰＰｅｘｔレベルにプリチャージされていたノードＤがコンデンサＣ２によってポンピングされ、理想的にはＶＰＰｅｘｔ＋ＶＤＤレベルに昇圧される。この時、トランジスタＰ２はオンしていることから、昇圧された電位はノードＥを介して出力される。この期間においては、ノードＢがＶＰＰｅｘｔレベルにプリチャージされる。
【００４７】
このような動作を繰り返すことによりノードＥの電位は徐々に上昇する。図６に示す例では、時刻ｔ２においてノードＥの電位が電源電位ＶＰＰの設計値に到達している。ノードＥの電位が電源電位ＶＰＰの設計値に到達すると、コンパレータ４３から出力される検出信号Ｓがローレベルに変化する。これにより、オシレータ回路４４はオシレータ信号ＯＳＣの出力を停止する。但し、ノードＥの電位が電源電位ＶＰＰの設計値に到達してからオシレータ信号ＯＳＣの出力が停止するまでにはある程度のタイムラグが存在する。図６に示す例では、時刻ｔ３においてオシレータ信号ＯＳＣが停止している。
【００４８】
オシレータ信号ＯＳＣが停止すると、電源電位ＶＰＰを使用する回路（主にロウデコーダ１２に含まれるワードドライバ）の動作によって電源電位ＶＰＰのレベルが低下する。図６に示す例では、時刻ｔ４においてロウデコーダ１２が動作を開始し、これによりノードＥのレベル低下が始まっている。そして、時刻ｔ５においてノードＥの電位が電源電位ＶＰＰの設計値を下回ると、コンパレータ４３から出力される検出信号Ｓがハイレベルに変化する。これにより、オシレータ回路４４はオシレータ信号ＯＳＣの出力を再開する。その結果、時刻ｔ６からノードＥの電位が上昇し始める。図６に示す例では、時刻ｔ７においてノードＥの電位が電源電位ＶＰＰの設計値に到達しており、これに応答してオシレータ信号ＯＳＣの出力が停止する。このような動作を繰り返すことにより、ノードＥの電位は電源電位ＶＰＰの設計値近傍にて安定する。
【００４９】
本実施形態においては、コンデンサＣ１，Ｃ２のプリチャージレベルがＶＰＰｅｘｔであり、これがＶＳＳからＶＤＤの振幅でポンピングされる。このため、理想的な昇圧レベルはＶＰＰｅｘｔ＋ＶＤＤである。上述の通り、電源電位ＶＰＰのレベルは、外部から供給される電源電位ＶＰＰｅｘｔよりもやや高いレベルであるため、昇圧レベルをＶＰＰｅｘｔ＋ＶＤＤとすることにより過度な昇圧が行われず、効率よく昇圧動作を行うことが可能となる。
【００５０】
つまり、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２がＶＳＳからＶＰＰｅｘｔの振幅を有し、且つ、プリチャージレベルがＶＰＰｅｘｔであると、昇圧レベルが２×ＶＰＰｅｘｔとなってしまい、目標とする電源電位ＶＰＰのレベルよりも大幅に高くなってしまう。上述の通り、ポンピング動作の停止にはある程度のタイムラグが存在することから、昇圧レベルが目標値よりも高すぎる場合には、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加する。これに対し、本実施形態では、昇圧レベルがＶＰＰｅｘｔ＋ＶＤＤに抑えられ、目標とする電源電位ＶＰＰのレベルにより近いことから、このような問題を生じることがない。
【００５１】
しかも、チャージポンプ回路１００を構成する回路ブロックのうち、外部から供給される電源電位ＶＰＰｅｘｔを消費するのは出力回路１２０のみであり、ポンピング回路１１０については電源電位ＶＰＰｅｘｔを消費しない。このため、電源装置５０による電源電位ＶＰＰｅｘｔの供給能力が少ない場合であっても、その消費電流を低く抑えることが可能となる。
【００５２】
図７は、第２の実施形態によるチャージポンプ回路１００ａの回路図である。
【００５３】
図７に示すチャージポンプ回路１００ａは、図４に示したチャージポンプ回路１００とは逆に、ポンピング回路１１０ａに電源電位ＶＰＰｅｘｔが用いられ、出力回路１２０ａに電源電位ＶＤＤが用いられている。この場合、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２については電源電位ＶＰＰｅｘｔから電源電位ＶＳＳまでの振幅となる一方、ノードＢ，ＤのプリチャージレベルはＶＤＤとなる。このため、昇圧レベルはＶＰＰｅｘｔ＋ＶＤＤとなり、第１の実施形態と同じ効果を得ることができる。本実施形態では、ポンピング回路１１０ａに電源電位ＶＰＰｅｘｔを用いているため、電源電位ＶＰＰｅｘｔの消費量は第１の実施形態に比べてやや大きくなるが、ノードＢ，ＤのプリチャージレベルがＶＤＤに抑えられるため、コンデンサＣ１，Ｃ２の耐圧をより低く設計することができる。このことは、図５を用いて説明したキャパシタの直列接続数を削減できることを意味するため、基板上におけるコンデンサＣ１，Ｃ２の占有面積を削減することが可能となる。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５〜２７ 外部電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ クロック入力回路
３６ タイミングジェネレータ
３７ ＤＬＬ回路
３８ 参照電圧発生回路
４０ 内部電圧発生回路
４１ 昇圧回路
４２ 降圧回路
４３ コンパレータ
４４ オシレータ回路
４５ 分圧回路
５０ 電源装置
５５〜５７ 外部電源端子
６０ 半導体基板
６１，６２，６４，６５ 層間絶縁膜
６３ ストッパ膜
７１，７２，７３Ａ，７３Ｂ 電源配線
７４，７５ スルーホール電極
８１ 容量絶縁膜
８２ サポート膜
１００，１００ａ チャージポンプ回路
１１０，１１０ａ ポンピング回路
１１１〜１１４ インバータ回路
１２０，１２０ａ 出力回路
Ａ〜Ｅ ノード
Ｃ１，Ｃ２ コンデンサ
Ｎ１，Ｎ２ Ｎチャンネル型ＭＯＳトランジスタ
ＯＳＣ オシレータ信号
Ｐ１〜Ｐ４ Ｐチャンネル型ＭＯＳトランジスタ
ＰＵＭＰ１，ＰＵＭＰ２ ポンピング信号
Ｓ 検出信号
ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔ，ＶＰＰ 電源電位
ＶＬ 電圧信号ライン
ＶＲＥＦ１，ＶＲＥＦ２ 参照電圧
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理装置に関し、特に、チャージポンプ動作によって昇圧された内部電位を生成する半導体装置及びこれを備える情報処理装置に関する。
【背景技術】
【０００２】
多くの半導体装置においては、外部から供給される外部電圧とは異なる内部電圧が使用されることがある。この場合、半導体装置には内部電圧発生回路が設けられ、これによって外部電圧とは異なる内部電圧が生成される。例えば、外部電圧よりも高い内部電圧を生成する場合には、内部電圧発生回路によって外部電圧が昇圧される。
【０００３】
近年においては、消費電流の低減を目的として外部電圧の低電圧化が進められている。その一方で、半導体装置の内部においては、低電圧化することが困難な回路ブロックが存在するため、内部電圧発生回路による昇圧レベルが高くなる傾向があった。これを実現するためには、複数のポンピング回路を用いて外部電圧を３倍或いは４倍以上に昇圧する必要があり、内部電圧発生回路の回路面積が増大するという問題があった。
【０００４】
一方、特許文献１には、昇圧電源回路に専用の外部電源端子を設けた半導体装置が開示されている。この外部電源端子には、メモリー回路や論理回路に供給される外部電圧ＶＤＤＭ，ＶＤＤＬとは異なる専用の外部電圧ＶＤＤ３が供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された半導体装置においては、専用の外部電圧ＶＤＤ３を用いてチャージポンプ動作を行っていることから、効率よく昇圧を行うことができる。しかしながら、特許文献１においては、コンデンサの一方の電極に供給するクロック信号の振幅と、コンデンサの他方の電極をプリチャージする電圧がいずれも専用の外部電圧ＶＤＤ３であることから、生成される昇圧電圧ＶＰＰのレベルは、理論的には外部電圧ＶＤＤ３の２倍となる。このため、外部電圧ＶＤＤ３のレベルが昇圧電圧ＶＰＰのレベルに近い場合には昇圧レベルが大きくなり過ぎ、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加するという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる。
【０００８】
本発明の他の側面による半導体装置は、第１及び第２の電極を有する第１のコンデンサと、第１の電位及び前記第１の電位とは異なる第２の電位の間で振幅するポンピング信号を前記第１のコンデンサの前記第１の電極に供給するポンピング回路と、前記第１のコンデンサの前記第２の電極を前記第１及び第２の電位とは異なる第３の電位にプリチャージし、前記ポンピング信号が前記第１の電位から前記第２の電位に変わった時に、前記第１のコンデンサの前記第２の電極を前記第３の電位よりも高い第４の電位に駆動する出力回路と、を備える。
【０００９】
本発明による情報処理装置は、互いに異なる第１乃至第３の電位を供給する電源装置と、前記第１乃至第３の電位を受けて動作する半導体装置と、を備える情報処理装置であって、前記半導体装置は、前記第１乃至第３の電位がそれぞれ供給される第１乃至第３の外部電源端子と、第１及び第２の電極を有する第１のコンデンサと、前記第１のコンデンサの前記第１の電極に前記第１及び第２の電位を交互に印加するポンピング回路と、前記第１のコンデンサの前記第２の電極を前記第３の電位にプリチャージする出力回路と、を備える。
【発明の効果】
【００１０】
本発明によれば、コンデンサの一方の電極をポンピングするための電圧と、コンデンサの他方の電極をプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。しかも、ポンピング用の電圧又はプリチャージ用の電圧の供給能力が十分ではない場合であっても、これらの消費電流が低く抑えられることから、正常にチャージポンプ動作を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０を備える情報処理装置のブロック図である。
【図３】内部電圧発生回路４０の構成を示すブロック図である。
【図４】第１の実施形態によるチャージポンプ回路１００の回路図である。
【図５】コンデンサＣ１の一例を示す略断面図である。
【図６】チャージポンプ回路１００の動作を説明するためのタイミング図である。
【図７】第２の実施形態によるチャージポンプ回路１００ａの回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０は１つの半導体チップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１５】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び外部電源端子２５〜２７が設けられている。
【００１６】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１７】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳなどがある。
【００１８】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００１９】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００２０】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３７によって生成される。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号である。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路３７にも供給される。ＤＬＬ回路３７は、内部クロック信号ＩＣＬＫに基づいて内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは位相制御されたクロック信号であり、上述の通り、ＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００２４】
外部電源端子２５〜２７は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔが供給される端子である。特に限定されるものではないが、電源電位ＶＤＤは１．０Ｖ、電源電位ＶＳＳは０Ｖ、電源電位ＶＰＰｅｘｔは２．５Ｖである。これらの電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔは、内部電圧発生回路４０に供給される。また、電源電位ＶＤＤ，ＶＳＳは、参照電圧発生回路３８にも供給される。参照電圧発生回路３８は、参照電圧ＶＲＥＦ１，ＶＲＥＦ２を生成し、これを内部電圧発生回路４０に供給する。
【００２５】
内部電圧発生回路４０は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを発生させる。内部電位ＶＰＰは、主にロウデコーダ１２において用いられる電位であり、外部から供給される電源電位ＶＰＰｅｘｔよりもやや高い。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、図示しないセンスアンプにおいて用いられる電位である。センスアンプが活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アドレスラッチ回路３２やコマンドデコード回路３４などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２６】
図２は、本実施形態による半導体装置１０を備える情報処理装置のブロック図である。
【００２７】
図２に示す情報処理装置は、本実施形態による半導体装置１０及びこれに接続された電源装置５０を備える。電源装置５０は外部電源端子５５〜５７を備え、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔを半導体装置１０に供給する。したがって、電源装置５０の外部電源端子５５〜５７は、半導体装置１０の外部電源端子２５〜２７にそれぞれ接続される。ここで、電源電位ＶＳＳは接地電位であるため、厳密には電源装置５０から半導体装置１０供給されるものではないが、電源配線を含めて電源装置５０とみなすことにより、本発明においては電源電位ＶＳＳについても電源装置５０から供給されるものとして考える。
【００２８】
電源電位ＶＤＤ，ＶＰＰｅｘｔの供給能力は、電源装置５０の能力によって制限される。特に限定されるものではないが、電源電位ＶＤＤの供給能力については十分に大きな値に設計される一方、電源電位ＶＰＰｅｘｔの供給能力は小さく設計される。これは、電源電位ＶＤＤについては多くの用途に用いられるため十分な供給能力が要求されるのに対し、電源電位ＶＰＰｅｘｔについては特定の用途にしか使用されないからである。一例として、電源電位ＶＰＰｅｘｔの供給能力は、電源電位ＶＤＤの供給能力の１／１０以下に設計される。
【００２９】
図３は、内部電圧発生回路４０の構成を示すブロック図である。
【００３０】
図３に示すように、内部電圧発生回路４０は昇圧回路４１及び降圧回路４２を含む。昇圧回路４１は、参照電圧ＶＲＥＦ１を参照することによって内部電位ＶＰＰを生成する。また、降圧回路４２は、参照電圧ＶＲＥＦ２を参照することによって内部電位ＶＰＥＲＩを生成する。その他、内部電位ＶＡＲＹなどを生成する回路ブロックも含まれるが、図３においては省略されている。昇圧回路４１に含まれる回路ブロックには電源電位ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔが供給され、降圧回路４２に含まれる回路ブロックには電源電位ＶＤＤ，ＶＳＳが供給される。
【００３１】
昇圧回路４１は、コンパレータ４３、オシレータ回路４４、チャージポンプ回路１００及び分圧回路４５を含む。コンパレータ４３は、参照電圧ＶＲＥＦ１のレベルと、分圧回路４５を介して供給される内部電位ＶＰＰａのレベルとを比較する回路である。参照電圧ＶＲＥＦ１のレベルは、内部電位ＶＰＰが設計値通りである場合に分圧回路４５から出力される内部電位ＶＰＰａのレベルに等しい。したがって、内部電位ＶＰＰが設計値を下回っている場合には、コンパレータ４３の出力である検出信号Ｓはハイレベルとなり、逆に、内部電位ＶＰＰが設計値を上回っている場合には、コンパレータ４３の出力である検出信号Ｓはローレベルとなる。検出信号Ｓはオシレータ回路４４に供給される。
【００３２】
オシレータ回路４４は、検出信号Ｓがハイレベルである場合に活性化される回路である。オシレータ回路４４が活性化されると、所定の周波数を有するオシレータ信号ＯＳＣが出力される。オシレータ回路４４には動作電源として電源電位ＶＤＤ，ＶＳＳが供給されていることから、オシレータ信号ＯＳＣの振幅は電源電位ＶＤＤから電源電位ＶＳＳまでの振幅となる。オシレータ信号ＯＳＣは、チャージポンプ回路１００に供給される。チャージポンプ回路１００は、オシレータ信号ＯＳＣに基づいてチャージポンプ動作を行い、これにより内部電位ＶＰＰを生成する回路ブロックである。
【００３３】
図４は、第１の実施形態によるチャージポンプ回路１００の回路図である。
【００３４】
図４に示すように、チャージポンプ回路１００は、２つのコンデンサＣ１，Ｃ２と、オシレータ信号ＯＳＣに基づいてコンデンサＣ１，Ｃ２をポンピングするポンピング回路１１０と、ポンピングされたコンデンサＣ１，Ｃ２から電源電位ＶＰＰを出力する出力回路１２０とを備える。
【００３５】
ポンピング回路１１０は複数のインバータ回路１１１〜１１４を含み、初段のインバータ回路１１１にはオシレータ信号ＯＳＣが供給される。そして、オシレータ信号ＯＳＣは、インバータ回路１１１，１１２を介してコンデンサＣ１の一方の電極であるノードＡに供給され、インバータ回路１１１，１１３，１１４を介してコンデンサＣ２の一方の電極であるノードＣに供給される。したがって、ノードＡにはオシレータ信号ＯＳＣと同相のポンピング信号ＰＵＭＰ１が入力される一方、ノードＣにはオシレータ信号ＯＳＣと逆相のポンピング信号ＰＵＭＰ２が入力されることになる。これらインバータ回路１１１〜１１４は、動作電源として電源電位ＶＤＤ，ＶＳＳを用いていることから、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２は電源電位ＶＤＤから電源電位ＶＳＳまでの振幅となる。
【００３６】
上述の通り、ノードＡに供給されるポンピング信号ＰＵＭＰ１とノードＣに供給されるポンピング信号ＰＵＭＰ２は互いに逆相であることから、ノードＡのレベルがＶＤＤである期間においてはノードＣのレベルはＶＳＳとなり、逆に、ノードＡのレベルがＶＳＳである期間においてはノードＣのレベルはＶＤＤとなる。
【００３７】
出力回路１２０は、コンデンサＣ１，Ｃ２の他方の電極であるノードＢ，Ｄに接続されている。図４に示すように、出力回路１２０の動作電源は電源電位ＶＰＰｅｘｔである。より具体的に説明すると、出力回路１２０は、電源電位ＶＰＰｅｘｔが供給される電圧信号ラインＶＬと出力ノードＥとの間にこの順に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ１及びＰチャンネル型ＭＯＳトランジスタＰ１と、同じく電圧信号ラインＶＬと出力ノードＥとの間にこの順に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ２及びＰチャンネル型ＭＯＳトランジスタＰ２とを備えている。出力ノードＥは、電源電位ＶＰＰを出力するノードである。
【００３８】
トランジスタＮ１，Ｐ１の接続点は、コンデンサＣ１の他方の電極であるノードＢに接続されている。また、トランジスタＮ１，Ｐ１のゲート電極はコンデンサＣ２の他方の電極であるノードＤに接続されている。同様に、トランジスタＮ２，Ｐ２の接続点は、コンデンサＣ２の他方の電極であるノードＤに接続されている。また、トランジスタＮ２，Ｐ２のゲート電極はコンデンサＣ１の他方の電極であるノードＢに接続されている。
【００３９】
さらに、出力回路１２０には、トランジスタＰ１，Ｐ２にベース電位を供給するＰチャンネル型ＭＯＳトランジスタＰ３，Ｐ４が含まれている。トランジスタＰ３はノードＢとトランジスタＰ１，Ｐ２のベースとの間に接続されており、そのゲート電極はノードＤに接続されている。同様に、トランジスタＰ４はノードＤとトランジスタＰ１，Ｐ２のベースとの間に接続されており、そのゲート電極はノードＢに接続されている。
【００４０】
以上がチャージポンプ回路１００の回路構成である。コンデンサＣ１，Ｃ２のデバイス構造については特に限定されないが、ＤＲＡＭにおいてはメモリセルＭＣのセルキャパシタと同じ構成を有するキャパシタを複数個直列接続することによって、コンデンサＣ１，Ｃ２を構成することが好ましい。
【００４１】
図５は、コンデンサＣ１の一例を示す略断面図である。図５に示す例では、半導体基板６０の表面に層間絶縁膜６１，６２，６４，６５及びストッパ膜６３が形成されており、層間絶縁膜６２の表面に形成された電源配線７１と、サポート膜８２を介して層間絶縁膜６４の表面に形成された電源配線７２との間で容量が形成されている。電源配線７１は、層間絶縁膜６４に形成されたスルーホールの内表面を覆うように形成され、電源配線７２は、容量絶縁膜８１を介して電源配線７１の内表面を覆うように形成されている。電源配線７２はスルーホール電極７４を介して電源配線７３Ａに接続され、電源配線７１はスルーホール電極７５を介して電源配線７３Ｂに接続されている。電源配線７３ＡはコンデンサＣ１の一方の電極であるノードＡに該当し、電源配線７３ＢはコンデンサＣ１の他方の電極であるノードＢに該当する。
【００４２】
これにより、メモリセルＭＣのセルキャパシタと同様の構造を有する３個のキャパシタが直列接続されてなるコンデンサＣ１が形成されている。コンデンサＣ２についても同様のデバイス構造とすることができる。ここで、複数のキャパシタを直列接続しているのは、メモリセルＭＣのセルキャパシタの耐圧がＶＰＰ以下であるためであり、複数のキャパシタを直列接続することによって耐圧を確保している。
【００４３】
図６は、チャージポンプ回路１００の動作を説明するためのタイミング図である。
【００４４】
図６に示す時刻ｔ１からｔ２の期間は、半導体装置１０のイニシャライズ時の状態を示す。イニシャライズ時においてはノードＥの電位が電源電位ＶＰＰの設計値よりも低く、このため、オシレータ回路４４はオシレータ信号ＯＳＣを活性化させる。オシレータ信号ＯＳＣが活性化すると、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２が交互にＶＤＤレベルに変化するため、コンデンサＣ１，Ｃ２を用いたチャージポンプ動作が行われる。
【００４５】
具体的には、ポンピング信号ＰＵＭＰ１がＶＳＳレベル、ポンピング信号ＰＵＭＰ２がＶＤＤレベルである場合、ノードＤの電位がノードＢの電位よりも高くなるため、スイッチであるトランジスタＮ１，Ｎ２がそれぞれオン、オフとなり、トランジスタＰ１，Ｐ２がそれぞれオフ、オンとなる。この期間においては、ノードＢがＶＰＰｅｘｔレベルにプリチャージされる。次に、ポンピング信号ＰＵＭＰ１がＶＤＤレベル、ポンピング信号ＰＵＭＰ２がＶＳＳレベルに変化すると、今度はノードＢの電位がノードＤの電位よりも高くなるため、トランジスタＮ１，Ｎ２がそれぞれオフ、オンとなり、トランジスタＰ１，Ｐ２がそれぞれオン、オフに変化する。これにより、ＶＰＰｅｘｔレベルにプリチャージされていたノードＢがコンデンサＣ１によってポンピングされ、理想的にはＶＰＰｅｘｔ＋ＶＤＤレベルに昇圧される。この時、トランジスタＰ１はオンしていることから、昇圧された電位はノードＥを介して出力される。この期間においては、ノードＤがＶＰＰｅｘｔレベルにプリチャージされる。
【００４６】
さらに、ポンピング信号ＰＵＭＰ１がＶＳＳレベル、ポンピング信号ＰＵＭＰ２がＶＤＤレベルに変化すると、今度はノードＤの電位がノードＢの電位よりも高くなるため、トランジスタＮ１，Ｎ２がそれぞれオン、オフとなり、トランジスタＰ１，Ｐ２がそれぞれオフ、オンに変化する。これにより、ＶＰＰｅｘｔレベルにプリチャージされていたノードＤがコンデンサＣ２によってポンピングされ、理想的にはＶＰＰｅｘｔ＋ＶＤＤレベルに昇圧される。この時、トランジスタＰ２はオンしていることから、昇圧された電位はノードＥを介して出力される。この期間においては、ノードＢがＶＰＰｅｘｔレベルにプリチャージされる。
【００４７】
このような動作を繰り返すことによりノードＥの電位は徐々に上昇する。図６に示す例では、時刻ｔ２においてノードＥの電位が電源電位ＶＰＰの設計値に到達している。ノードＥの電位が電源電位ＶＰＰの設計値に到達すると、コンパレータ４３から出力される検出信号Ｓがローレベルに変化する。これにより、オシレータ回路４４はオシレータ信号ＯＳＣの出力を停止する。但し、ノードＥの電位が電源電位ＶＰＰの設計値に到達してからオシレータ信号ＯＳＣの出力が停止するまでにはある程度のタイムラグが存在する。図６に示す例では、時刻ｔ３においてオシレータ信号ＯＳＣが停止している。
【００４８】
オシレータ信号ＯＳＣが停止すると、電源電位ＶＰＰを使用する回路（主にロウデコーダ１２に含まれるワードドライバ）の動作によって電源電位ＶＰＰのレベルが低下する。図６に示す例では、時刻ｔ４においてロウデコーダ１２が動作を開始し、これによりノードＥのレベル低下が始まっている。そして、時刻ｔ５においてノードＥの電位が電源電位ＶＰＰの設計値を下回ると、コンパレータ４３から出力される検出信号Ｓがハイレベルに変化する。これにより、オシレータ回路４４はオシレータ信号ＯＳＣの出力を再開する。その結果、時刻ｔ６からノードＥの電位が上昇し始める。図６に示す例では、時刻ｔ７においてノードＥの電位が電源電位ＶＰＰの設計値に到達しており、これに応答してオシレータ信号ＯＳＣの出力が停止する。このような動作を繰り返すことにより、ノードＥの電位は電源電位ＶＰＰの設計値近傍にて安定する。
【００４９】
本実施形態においては、コンデンサＣ１，Ｃ２のプリチャージレベルがＶＰＰｅｘｔであり、これがＶＳＳからＶＤＤの振幅でポンピングされる。このため、理想的な昇圧レベルはＶＰＰｅｘｔ＋ＶＤＤである。上述の通り、電源電位ＶＰＰのレベルは、外部から供給される電源電位ＶＰＰｅｘｔよりもやや高いレベルであるため、昇圧レベルをＶＰＰｅｘｔ＋ＶＤＤとすることにより過度な昇圧が行われず、効率よく昇圧動作を行うことが可能となる。
【００５０】
つまり、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２がＶＳＳからＶＰＰｅｘｔの振幅を有し、且つ、プリチャージレベルがＶＰＰｅｘｔであると、昇圧レベルが２×ＶＰＰｅｘｔとなってしまい、目標とする電源電位ＶＰＰのレベルよりも大幅に高くなってしまう。上述の通り、ポンピング動作の停止にはある程度のタイムラグが存在することから、昇圧レベルが目標値よりも高すぎる場合には、安定したチャージポンプ動作を行うことが困難となるばかりでなく、消費電流が増加する。これに対し、本実施形態では、昇圧レベルがＶＰＰｅｘｔ＋ＶＤＤに抑えられ、目標とする電源電位ＶＰＰのレベルにより近いことから、このような問題を生じることがない。
【００５１】
しかも、チャージポンプ回路１００を構成する回路ブロックのうち、外部から供給される電源電位ＶＰＰｅｘｔを消費するのは出力回路１２０のみであり、ポンピング回路１１０については電源電位ＶＰＰｅｘｔを消費しない。このため、電源装置５０による電源電位ＶＰＰｅｘｔの供給能力が少ない場合であっても、その消費電流を低く抑えることが可能となる。
【００５２】
図７は、第２の実施形態によるチャージポンプ回路１００ａの回路図である。
【００５３】
図７に示すチャージポンプ回路１００ａは、図４に示したチャージポンプ回路１００とは逆に、ポンピング回路１１０ａに電源電位ＶＰＰｅｘｔが用いられ、出力回路１２０ａに電源電位ＶＤＤが用いられている。この場合、ポンピング信号ＰＵＭＰ１，ＰＵＭＰ２については電源電位ＶＰＰｅｘｔから電源電位ＶＳＳまでの振幅となる一方、ノードＢ，ＤのプリチャージレベルはＶＤＤとなる。このため、昇圧レベルはＶＰＰｅｘｔ＋ＶＤＤとなり、第１の実施形態と同じ効果を得ることができる。本実施形態では、ポンピング回路１１０ａに電源電位ＶＰＰｅｘｔを用いているため、電源電位ＶＰＰｅｘｔの消費量は第１の実施形態に比べてやや大きくなるが、ノードＢ，ＤのプリチャージレベルがＶＤＤに抑えられるため、コンデンサＣ１，Ｃ２の耐圧をより低く設計することができる。このことは、図５を用いて説明したキャパシタの直列接続数を削減できることを意味するため、基板上におけるコンデンサＣ１，Ｃ２の占有面積を削減することが可能となる。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ＦＩＦＯ回路
１６ 入出力回路
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ端子
２５〜２７ 外部電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ クロック入力回路
３６ タイミングジェネレータ
３７ ＤＬＬ回路
３８ 参照電圧発生回路
４０ 内部電圧発生回路
４１ 昇圧回路
４２ 降圧回路
４３ コンパレータ
４４ オシレータ回路
４５ 分圧回路
５０ 電源装置
５５〜５７ 外部電源端子
６０ 半導体基板
６１，６２，６４，６５ 層間絶縁膜
６３ ストッパ膜
７１，７２，７３Ａ，７３Ｂ 電源配線
７４，７５ スルーホール電極
８１ 容量絶縁膜
８２ サポート膜
１００，１００ａ チャージポンプ回路
１１０，１１０ａ ポンピング回路
１１１〜１１４ インバータ回路
１２０，１２０ａ 出力回路
Ａ〜Ｅ ノード
Ｃ１，Ｃ２ コンデンサ
Ｎ１，Ｎ２ Ｎチャンネル型ＭＯＳトランジスタ
ＯＳＣ オシレータ信号
Ｐ１〜Ｐ４ Ｐチャンネル型ＭＯＳトランジスタ
ＰＵＭＰ１，ＰＵＭＰ２ ポンピング信号
Ｓ 検出信号
ＶＤＤ，ＶＳＳ，ＶＰＰｅｘｔ，ＶＰＰ 電源電位
ＶＬ 電圧信号ライン
ＶＲＥＦ１，ＶＲＥＦ２ 参照電圧
【特許請求の範囲】
【請求項１】
ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる半導体装置。
【請求項２】
前記チャージポンプ回路は、前記ポンピング信号の反転信号が一方の電極に供給され、他方の電極が別のスイッチを介して前記電圧信号ラインに接続される別のコンデンサを有し、
前記スイッチは、前記別のコンデンサの前記他方の電極の電圧によって制御され、
前記別のスイッチは、前記コンデンサの前記他方の電極の電圧によって制御される、請求項１に記載の半導体装置。
【請求項３】
前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも低い請求項１又は２に記載の半導体装置。
【請求項４】
前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも高い請求項１又は２に記載の半導体装置。
【請求項５】
第１及び第２の電極を有する第１のコンデンサと、
第１の電位及び前記第１の電位とは異なる第２の電位の間で振幅するポンピング信号を前記第１のコンデンサの前記第１の電極に供給するポンピング回路と、
前記第１のコンデンサの前記第２の電極を前記第１及び第２の電位とは異なる第３の電位にプリチャージし、前記ポンピング信号が前記第１の電位から前記第２の電位に変わった時に、前記第１のコンデンサの前記第２の電極を前記第３の電位よりも高い第４の電位に駆動する出力回路と、を備える半導体装置。
【請求項６】
前記第２の電位が供給され、且つ、前記第１のコンデンサの前記第１の電極に電気的に接続される第１の外部電源端子と、
前記第３の電位が供給され、且つ、前記第１のコンデンサの前記第２の電極に電気的に接続される第２の外部電源端子と、を更に備える請求項５に記載の半導体装置。
【請求項７】
第３及び第４の電極を有する第２のコンデンサと、出力ノードと、を更に備え、
前記ポンピング回路は、前記ポンピング信号の反転信号を前記第２のコンデンサの前記第３の電極に供給し、
前記出力回路は、前記第２のコンデンサの前記第４の電極を前記第３の電位にプリチャージし、前記ポンピング信号が前記第２の電位から前記第１の電位に変わった時に、前記第２のコンデンサの前記第４の電極を前記第４の電位に駆動し、
前記出力ノードは、前記ポンピング信号が前記第１の電位にある時に前記第２のコンデンサに接続されて前記第４の電圧が供給され、前記ポンピング信号が前記第２の電圧にある時に前記第１のコンデンサに接続されて前記第４の電圧が供給される、請求項５又は６に記載の半導体装置。
【請求項８】
前記出力ノードは、前記ポンピング信号が前記第１の電位にある時に前記第１のコンデンサから切り離され、前記ポンピング信号が前記第２の電圧にある時に前記第２のコンデンサから切り離される、請求項７に記載の半導体装置。
【請求項９】
前記第２の電位は、前記第１の電位よりも高く、且つ、前記第３の電位よりも低い請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第３の電位は、前記第１の電位よりも高く、且つ、前記第２の電位よりも低い請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
互いに異なる第１乃至第３の電位を供給する電源装置と、
前記第１乃至第３の電位を受けて動作する半導体装置と、を備える情報処理装置であって、
前記半導体装置は、
前記第１乃至第３の電位がそれぞれ供給される第１乃至第３の外部電源端子と、
第１及び第２の電極を有する第１のコンデンサと、
前記第１のコンデンサの前記第１の電極に前記第１及び第２の電位を交互に印加するポンピング回路と、
前記第１のコンデンサの前記第２の電極を前記第３の電位にプリチャージする出力回路と、を備える情報処理装置。
【請求項１２】
前記半導体装置は、第３及び第４の電極を有する第２のコンデンサをさらに備え、
前記ポンピング回路は、前記第１のコンデンサの前記第１の電極に前記第１の電位を印加している期間においては前記第２のコンデンサの前記第３の電極に前記第２の電位を印加し、前記第１のコンデンサの前記第１の電極に前記第２の電位を印加している期間においては前記第２のコンデンサの前記第３の電極に前記第１の電位を印加し、
前記出力回路は、前記第１のコンデンサの前記第２の電極及び前記第２のコンデンサの前記第４の電極を交互に前記第３の電位にプリチャージする、請求項１１に記載の情報処理装置。
【請求項１３】
前記電源装置の前記第３の電位の供給能力は、前記電源装置の前記第１及び第２の電位の供給能力よりも低い、請求項１１又は１２に記載の情報処理装置。
【請求項１４】
前記電源装置の前記第２の電位の供給能力は、前記電源装置の前記第１及び第３の電位の供給能力よりも低い、請求項１１又は１２に記載の情報処理装置。
【請求項１】
ポンピング信号が一方の電極に供給され、他方の電極がスイッチを介して電圧信号ラインに接続されるコンデンサを有するチャージポンプ回路を備える半導体装置であって、前記ポンピング信号の電圧振幅が前記電圧信号ラインの電圧と異なる半導体装置。
【請求項２】
前記チャージポンプ回路は、前記ポンピング信号の反転信号が一方の電極に供給され、他方の電極が別のスイッチを介して前記電圧信号ラインに接続される別のコンデンサを有し、
前記スイッチは、前記別のコンデンサの前記他方の電極の電圧によって制御され、
前記別のスイッチは、前記コンデンサの前記他方の電極の電圧によって制御される、請求項１に記載の半導体装置。
【請求項３】
前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも低い請求項１又は２に記載の半導体装置。
【請求項４】
前記ポンピング信号の電圧振幅は、前記電圧信号ラインの電圧よりも高い請求項１又は２に記載の半導体装置。
【請求項５】
第１及び第２の電極を有する第１のコンデンサと、
第１の電位及び前記第１の電位とは異なる第２の電位の間で振幅するポンピング信号を前記第１のコンデンサの前記第１の電極に供給するポンピング回路と、
前記第１のコンデンサの前記第２の電極を前記第１及び第２の電位とは異なる第３の電位にプリチャージし、前記ポンピング信号が前記第１の電位から前記第２の電位に変わった時に、前記第１のコンデンサの前記第２の電極を前記第３の電位よりも高い第４の電位に駆動する出力回路と、を備える半導体装置。
【請求項６】
前記第２の電位が供給され、且つ、前記第１のコンデンサの前記第１の電極に電気的に接続される第１の外部電源端子と、
前記第３の電位が供給され、且つ、前記第１のコンデンサの前記第２の電極に電気的に接続される第２の外部電源端子と、を更に備える請求項５に記載の半導体装置。
【請求項７】
第３及び第４の電極を有する第２のコンデンサと、出力ノードと、を更に備え、
前記ポンピング回路は、前記ポンピング信号の反転信号を前記第２のコンデンサの前記第３の電極に供給し、
前記出力回路は、前記第２のコンデンサの前記第４の電極を前記第３の電位にプリチャージし、前記ポンピング信号が前記第２の電位から前記第１の電位に変わった時に、前記第２のコンデンサの前記第４の電極を前記第４の電位に駆動し、
前記出力ノードは、前記ポンピング信号が前記第１の電位にある時に前記第２のコンデンサに接続されて前記第４の電圧が供給され、前記ポンピング信号が前記第２の電圧にある時に前記第１のコンデンサに接続されて前記第４の電圧が供給される、請求項５又は６に記載の半導体装置。
【請求項８】
前記出力ノードは、前記ポンピング信号が前記第１の電位にある時に前記第１のコンデンサから切り離され、前記ポンピング信号が前記第２の電圧にある時に前記第２のコンデンサから切り離される、請求項７に記載の半導体装置。
【請求項９】
前記第２の電位は、前記第１の電位よりも高く、且つ、前記第３の電位よりも低い請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第３の電位は、前記第１の電位よりも高く、且つ、前記第２の電位よりも低い請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１１】
互いに異なる第１乃至第３の電位を供給する電源装置と、
前記第１乃至第３の電位を受けて動作する半導体装置と、を備える情報処理装置であって、
前記半導体装置は、
前記第１乃至第３の電位がそれぞれ供給される第１乃至第３の外部電源端子と、
第１及び第２の電極を有する第１のコンデンサと、
前記第１のコンデンサの前記第１の電極に前記第１及び第２の電位を交互に印加するポンピング回路と、
前記第１のコンデンサの前記第２の電極を前記第３の電位にプリチャージする出力回路と、を備える情報処理装置。
【請求項１２】
前記半導体装置は、第３及び第４の電極を有する第２のコンデンサをさらに備え、
前記ポンピング回路は、前記第１のコンデンサの前記第１の電極に前記第１の電位を印加している期間においては前記第２のコンデンサの前記第３の電極に前記第２の電位を印加し、前記第１のコンデンサの前記第１の電極に前記第２の電位を印加している期間においては前記第２のコンデンサの前記第３の電極に前記第１の電位を印加し、
前記出力回路は、前記第１のコンデンサの前記第２の電極及び前記第２のコンデンサの前記第４の電極を交互に前記第３の電位にプリチャージする、請求項１１に記載の情報処理装置。
【請求項１３】
前記電源装置の前記第３の電位の供給能力は、前記電源装置の前記第１及び第２の電位の供給能力よりも低い、請求項１１又は１２に記載の情報処理装置。
【請求項１４】
前記電源装置の前記第２の電位の供給能力は、前記電源装置の前記第１及び第３の電位の供給能力よりも低い、請求項１１又は１２に記載の情報処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−７０４６２（Ｐ２０１３−７０４６２Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５５３１（Ｐ２０１１−２０５５３１）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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