【課題】本発明は、リフレッシュ動作の時、電流消耗を減らすことができる半導体メモリ装置を提供する。
【解決手段】第１ビットライン分離信号に応答してビットラインとセンスアンプとを連結及び分離させる第１スイッチと、第２ビットライン分離信号に応答してビットラインバーとセンスアンプとを連結させる第２スイッチと、及びリフレッシュ動作の時、第２ビットライン分離信号のイネーブル区間の長さよりイネーブル区間が短いリフレッシュ用ビットライン分離信号を生成して第２スイッチに提供する制御部を備える。 （もっと読む）

【課題】不要にリフレッシュ周期が変更されることによる無駄な消費電流を削減する。
【解決手段】複数の半導体チップを備え、複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、第１の半導体チップの第１の温度センサの出力結果に応じて第２の半導体チップのリフレッシュ周期が変更される。 （もっと読む）

【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】独立パーシャルアレイリフレッシュ機能を有する改善されたダイナミックランダムアクセスメモリ(DRAM)を提供する。
【解決手段】DRAMデバイスが、複数のメモリサブブロックを有する。各サブブロックは、複数のワード線を有し、これらのワード線に、複数のデータ記憶セルが接続される。パーシャルアレイセルフリフレッシュ(PASR)構成セッティングが、独立に作られる。PASRセッティングに従って、メモリサブブロックが、リフレッシュのためにアドレッシングされる。PASRセッティングは、メモリコントローラによって作られる。サブブロックアドレスのすべての種類の組合せを選択することができる。したがって、メモリサブブロックは、完全に独立にリフレッシュされる。データ保持に関するユーザ選択可能メモリアレイは、特に低消費電力モバイル応用の有効なメモリ制御プログラミングをもたらす。 （もっと読む）

【課題】直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合に、入出力線のイコライズを実施せず、データ書き込み時の消費電力を削減する半導体装置が、望まれる。
【解決手段】半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】アドレス入力バッファによる電力消費を低減可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 （もっと読む）

【課題】温度情報出力装置の面積を増やさなくとも動作可能な温度範囲を増やすことができる、温度情報出力装置の温度情報出力方法を提供する。
【解決手段】温度を感知し、当該温度に対応する第１の電圧ＶＴＥＭＰを出力するステップと、第１の電圧ＶＴＥＭＰと第２の電圧ＤＡＣＯＵＴとを比較するステップと、この比較結果に基づいて、デジタルコードＤＩＧＩＴＡＬ＿ＣＯＤＥを加減するステップと、デジタルコードＤＩＧＩＴＡＬ＿ＣＯＤＥによって変化する第２の電圧ＤＡＣＯＵＴを生成するステップとを含み、デジタルコードＤＩＧＩＴＡＬ＿ＣＯＤＥによって変化する第２の電圧ＤＡＣＯＵＴの変化幅が温度区間別に異なる。 （もっと読む）

【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】セルフリフレッシュ（ＳＲ）モードにおける不要な電流消費を最小化できる半導体メモリ素子の駆動方法を提供する。
【解決方法】１）各行のリフレッシュタイム特性に対応する第１格納値を初期化し、２）第１格納値が設定された行のうちの第１行目に対して、各列のデータを第２格納値として格納し、３）リフレッシュ周期の設定のための検出動作を行い、その結果に応じて第１格納値を設定し、４）第２格納値を第１行に再格納し、５）残りの全ての行に対して第１格納値の設定が完了するまで、又は、ＳＲモードが終了するまで２）〜４）を繰り返し、６）ＳＲモードを脱出した後、ノーマルアクティブモードで書き込み動作を行う行に対応する第１格納値を「０」に設定し、７） ２）〜６）をＳＲモードの度に繰り返す工程を含み、第１格納値によって選択されたリフレッシュ周期によって残りの行に対するリフレッシュ動作の実行又は省略の可否を決定する。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】 電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減する。
【解決手段】 第１電圧生成部は、メモリセルに接続される第１信号線を選択する第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、メモリセルに接続される第２信号線を選択するために、第１選択部が動作を開始した後に動作する第２選択部に供給する第２電源電圧を起動信号の活性化中に生成する。スイッチは、短絡信号の活性化中に、第１電源線と第２電源線とを短絡する。第１制御部は、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】小面積かつ低消費電力であるリフレッシュタイミング検出回路を有する半導体記憶装置を提供する。
【解決手段】酸化物半導体を用いた第１のトランジスタ、および第１のキャパシタからなるメモリセルをマトリクス状に有するメモリセルアレイと、ｐチャネル型である第３のトランジスタ、第２のキャパシタおよび酸化物半導体を用いた第２のトランジスタを有する参照セル、ならびに抵抗素子およびコンパレータを有するリフレッシュタイミング検出回路と、を有するメモリモジュールにおいて、第１のトランジスタを介して第１のキャパシタに電位が与えられると第２のトランジスタを介して第２のキャパシタに電位が与えられ、第２のキャパシタの電位に応じて第３のトランジスタのドレイン電流値が変化し、第３のトランジスタのドレイン電流値が任意の値より大きくなると、メモリセルアレイおよび参照セルのリフレッシュ動作を行う。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、を有し、駆動回路は、
データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】リフレッシュ動作の回数を減らすことで、消費電力を抑える。また、先に書き込んだデータを破壊することなく、データを読み出す。
【解決手段】ソースまたはドレインの一方となる第１の電極と、ソースまたはドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソースまたはドレインの一方となる第３の電極と、ソースまたはドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】多値書き込みを行う半導体装置、及び半導体装置の駆動方法において、酸化物半導体層を含むトランジスタを用いたメモリセルに書き込みを行う書き込みトランジスタのオンオフを制御する信号線を、ビット線に沿うように配置し、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体である酸化物半導体材料を用いることで、長期間にわたって情報を保持することが可能である。 （もっと読む）

【課題】エラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法を提供する。
【解決手段】半導体メモリ装置のチップ内部でデータ・スクラビングを行うエラー訂正回路を具備したオンチップ・データ・スクラビング装置及び方法であって、該メモリ装置のリフレッシュ方法は、メモリ装置の対応する部分について、スクラビングのない少なくとも１つのリフレッシュを行う段階と、メモリ装置の対応する部分について、スクラビングを有する少なくとも１つのリフレッシュを行う段階と、を含む。 （もっと読む）