【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合に、入出力線のイコライズを実施せず、データ書き込み時の消費電力を削減する半導体装置が、望まれる。
【解決手段】半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。 （もっと読む）

【課題】デジタルメモリデバイスの動作電力を低減する。
【解決手段】複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、デバイス（２９０４）全体よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。 （もっと読む）

【課題】信号転送ラインの充放電によって消費される電力を低減する。
【解決手段】フリップフロップ構成のアンプ回路ＡＭＰを含むレシーバ回路Ｒ０ｋと、データバスＤＢとレシーバ回路Ｒ０ｋの入力端Ｔ２との間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするトランジスタＭ７を備える。本発明によれば、トランジスタＭ７によって入力端Ｔ２の振幅が制限されることから、データバスＤＢがローレベルからハイレベルに変化する際の転送速度が向上する。しかも、アンプ回路ＡＭＰがフリップフロップ構成を有していることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。 （もっと読む）

【課題】センスアンプからデータ線への信号伝送時の振幅の増大に起因する動作電流の増加を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプ回路３０、データ線ＬＩＯ（Ｔ／Ｂ）、ＭＩＯ（Ｔ／Ｂ）、リードアンプ回路３１、スイッチ回路Ｑ１０、Ｑ１１、スイッチ回路Ｑ１４、Ｑ１５、スイッチ回路Ｑ１８、Ｑ１９、電荷転送トランジスタＱ２０、Ｑ２１、電位設定回路Ｑ１２、Ｑ１３、電位設定回路Ｑ１６、Ｑ１７を備えている。データ線ＬＩＯＴ、ＭＩＯＴは、リードアンプ回路３１の駆動電位である第１の電位より低い第２の電位に制御され、スイッチ回路Ｑ１４〜Ｑ１６のゲート電位は第１の電位に制御され、電荷転送トランジスタＱ２０、Ｑ２１のゲート電位（ＶＴＧ）は、その閾値電圧に第２の電位を加えた固定電位に制御され、センスアンプ回路３０からリードアンプ回路３１に伝送される情報の増幅動作が行われる。 （もっと読む）

【課題】半導体装置の複数の伝送線の間で電荷を適切に再利用することで消費電流を削減可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、伝送線（ＧＢＬ）、信号の論理を反転して出力する反転回路（ＩＶ）、伝送線と反転回路の入力側／出力側との間の接続をそれぞれ制御する第１・第２のスイッチ（Ｑ１、Ｑ２）、隣接する伝送線の間の接続を制御する第３のスイッチ（Ｑ３）を備えて構成される。伝送線の信号が反転回路に保持された状態で、第１・第２のスイッチを非導通状態にして伝送線をフローティング状態とし、第３のスイッチを所定期間だけ導通状態として隣接伝送線をチャージシェアし好ましくは略同電位とした後、伝送線が反転回路及び第２のスイッチを介して反転駆動され、これにより隣接伝送線が逆論理の信号を反転駆動する場合、伝送線間で電荷を適切に再利用することにより消費電流を削減可能となる。 （もっと読む）

【課題】センスアンプからデータ線への信号伝送時の振幅の増大に起因する動作電流の増加を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプ回路２０、第１のデータ線ＬＩＯＴ（Ｂ）、第２のデータ線ＭＩＯＴ（Ｂ）、第１の電位で駆動されるリードアンプ回路２１、センスアンプ回路２０と第１のデータ線との間の第１のスイッチ回路Ｑ１０、Ｑ１１、第１／第２の各データ線の間の第２のスイッチ回路Ｑ１４、Ｑ１５、第２のデータ線とリードアンプ回路２１の間の接続を制御する第３のスイッチ回路Ｑ１８、Ｑ１９、第１のデータ線を第１の電位より低いＶＢＬＰに設定する第１の電位設定回路Ｑ１２、Ｑ１３、第２のデータ線をＶＢＬＰに設定する第２の電位設定回路Ｑ１６、Ｑ１７を備え、第２／第３のスイッチ回路の各々はトランジスタを含み、そのゲート電圧をＶＢＬＰに閾値電圧を加えた所定電圧に制御して導通状態になる。 （もっと読む）

【課題】面積増大および消費電力の増大を招来することなく、データ読出しの高速化、安定化を図る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、センスアンプ3がビット線対BL、BL_Bの電位の読み出しを開始するときのビット線の電位をレベルシフトさせるレベルシフト手段を備える。レベルシフト手段は、一方の電極が各ビット線に接続され、ビット線対ごとに二つで1対となるレベルシフト用キャパシタSFTCと、レベルシフト用キャパシタSFTCの他方の電極に共通に接続され、この他方の電極の共通ノードにシフト容量駆動信号SFTを与えて所定タイミングでレベルシフト用キャパシタSFTCの蓄電量を変化させるタイミングジェネレータ5と、を備える。 （もっと読む）

【課題】半導体記憶装置内において、昇圧電源ＶＰＰから重負荷の信号線に流れる電流を低減し、昇圧電源ＶＰＰにおける電力消費を低減する。
【解決手段】センスアンプ回路２１内のプリチャージ部２２を制御するビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード部２３を制御するシェアード信号ＳＨＲＲの信号線との間にショート用トランジスタＱ３１を設ける。ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとは、第１のレベルまたは第２のレベル、たとえば、“Ｈ”または“Ｌ”の論理レベルが逆方向に遷移する信号である。そして、ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲの信号遷移時に、所定時間、ショート用トランジスタＱ３１をＯＮ（導通）にする。これにより、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線とシェアード信号ＳＨＲＲの信号線と間に短絡電流を流し、相互に電荷の再配分を行う。 （もっと読む）

【課題】アクセス速度の低下を最小限に抑制しつつ、プリデコード信号のリセットによる消費電力の増大を防止する。
【解決手段】ロウアドレスＲＡＤＴをプリデコードすることによりプリデコード信号ＲＦを生成するプリデコーダ１００と、ロウアドレスＲＡＤＴが不良アドレスであるか否かを判定する救済判定回路３００と、救済判定回路３００によりロウアドレスＲＡＤＴが不良アドレスであると判定された場合に、救済アドレスＲＲＥＤを生成する救済アドレスデコーダ４００と、プリチャージコマンドの発行に応答して、プリデコード信号ＲＦをリセットすることなく救済アドレスＲＲＥＤをリセットする信号制御回路２００とを備える。これにより、プリデコード信号ＲＦのリセットによる消費電力の増大が防止される一方、ロウ系アクセスを律速する冗長パスについては高速なアクセスが担保される。 （もっと読む）

【課題】消費電流を低減できるワードライン駆動回路及び駆動方法を提供すること。
【解決手段】本発明に係るワードライン駆動回路は、ワードライン（ＷＬ）を活性化電圧（ＶＰＰ）で駆動する第１駆動手段（４１０）と、前記ワードラインを非活性化電圧（ＶＢＢＷ）で駆動する第２駆動手段（４２０）と、前記ワードラインを前記活性化電圧と前記非活性化電圧との間の電圧（ＶＳＳ）で駆動する第３駆動手段（４３０）と、を備える。 （もっと読む）

【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。 （もっと読む）

【課題】半導体記憶装置のデータ伝送時におけるデータバスのトグル動作よる消費電力を低減する。
【解決手段】ＤＲＦバス、ＤＲ１１Ｆバス、ＧＤＲＦバス、及びＧＤＲ１１Ｆバスを含み、ＤＲＦバス及びＤＲ１１Ｆバス、並びにＧＤＲＦバス及びＧＤＲ１１Ｆバスは、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で、並行して配置される。ＤＲ１１Ｆバスは、データ伝送が従来システムで実施された場合に両側のＤＲＦバスがトグル動作を実施させられる場合にのみ、ＤＲ１１Ｆバスにトグル動作を実施させるように追加される。 （もっと読む）

【課題】データバスの配線長を短縮するとともに、共通データバスと複数の単独データの間の伝送データを選択的にバッファリング可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置において、複数のバンク０〜７に分割され、かつ各々のバンクが２つの領域ＨＢａ、ＨＢｂに区分されたメモリセルアレイと、入出力回路部１２に接続される共通データバスＢＳ０と、各バンクの領域ＨＢａ、ＨＢｂのＩ／Ｏと接続される複数の単独データバスＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４と、共通データバスＢＳ０と単独データバスＢＳ１、ＢＳ２に接続された双方向バッファ１０と、共通データバスＢＳ０と単独データバスＢＳ３、ＢＳ４に接続された双方向バッファ１１を備えている。双方向バッファ１０、１１は、共通データバスＢＳ０と単独データバスＢＳ１〜ＢＳ４の中の選択された単独データバスとの間を双方向に伝送されるデータをバッファリングする。 （もっと読む）

本発明は、複数のチャージポンプ回路、チャージポンプ制御信号、およびアクティブなチャージポンプのアクティブな容量性エレメントを用いて、昇圧された電圧を生成するための装置および方法に関するものである。さらに、本発明は、活性化されたチャージポンプの容量性エレメントが、チャージポンプへの入力電圧およびチャージポンプ信号に応じて充電される、装置および方法、ならびにダイナミックランダムアクセスメモリを提供するものである。
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【課題】チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。
【解決手段】入力バッファ１１０と、クロックＣＬＫに基づいてラッチ信号ＣＬＫ１を生成するラッチ信号生成回路１２０と、アドレス信号をラッチ信号ＣＬＫ１に応答してラッチするラッチ回路１３０と、アドレス信号をラッチ信号ＣＬＫ１に同期してラッチ回路１３０に供給するディレイ回路１４０と、入力バッファ１１０とディレイ回路１４０との間に設けられ、チップセレクト信号ＣＳＢの非活性化に応答してアドレス信号を非活性化させるＮＯＲゲート回路１５０とを備える。本発明によれば、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。 （もっと読む）

【課題】メイン入出力線MIOとローカル入出力線LIOとの間に設けられたトランスファーゲートの消費電流、素子数および面積を低減する。
【解決手段】メモリマットを格子状に配置してなるメモリセルアレイにおいて、メモリマット間のクロスエリア領域に配置され、信号SBAENに応じて動作し、書き込み時にセンスアンプ60とメインアンプ20とを直接的に接続するトランスファーゲート（薄膜NMOSトランジスタ401、402）を有するサブアンプ10と、サブアンプ10のないクロスエリア領域に配置され、カラムアドレスデコーダから配線された信号線とロウアドレスデコーダから配線された信号線とを入力として、サブアンプ10に供給する信号SBAENを生成する論理回路を備えている。 （もっと読む）

【課題】待機時の漏れ電流の抑制と動作時の低消費電流化をともに実現することができる、半導体記憶装置の出力回路を提供する。
【解決手段】ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。そして、待機時には、ＰＭＯＳトランジスタＱ８１をＯＮし、インバータＩＮＶ（１）の回路電源として電源ＶＤＤ（１．８Ｖ）を選択し、出力用ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤレベルに設定する。動作時には、ＮＭＯＳトランジスタＱ７１をＯＮし、電源ＶＤＤＱ（１．２Ｖ）を選択し、ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤＱレベルに設定する。 （もっと読む）

【課題】昇圧電源回路の消費電流を削減することにより、低消費電力化を実現する半導体記憶装置を提供する。
【解決手段】ドライバ制御回路２２は、レベル変換回路２１の出力端子であるノードｎ３の信号が入力される遅延回路２４及びＮＯＲ回路２５を有している。ＮＯＲ回路２５は、遅延回路２４の遅延信号に従って、トランジスタＴ２０を介してドライバ回路２３の出力ノードｎ７を、接地電圧Ｖｓｓから電源電圧ＶＩＮＴまでまず昇圧させる（第１段階）。続いて、遅延時間の経過後、トランジスタＴ１９を導通させて、出力ノードｎ７の電圧を電源電圧ＶＩＮＴから昇圧電圧ＶＰＰまで昇圧させる（第２段階）。 （もっと読む）