半導体装置
【課題】信号転送ラインの充放電によって消費される電力を低減する。
【解決手段】フリップフロップ構成のアンプ回路ＡＭＰを含むレシーバ回路Ｒ０ｋと、データバスＤＢとレシーバ回路Ｒ０ｋの入力端Ｔ２との間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするトランジスタＭ７を備える。本発明によれば、トランジスタＭ７によって入力端Ｔ２の振幅が制限されることから、データバスＤＢがローレベルからハイレベルに変化する際の転送速度が向上する。しかも、アンプ回路ＡＭＰがフリップフロップ構成を有していることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。
【解決手段】フリップフロップ構成のアンプ回路ＡＭＰを含むレシーバ回路Ｒ０ｋと、データバスＤＢとレシーバ回路Ｒ０ｋの入力端Ｔ２との間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするトランジスタＭ７を備える。本発明によれば、トランジスタＭ７によって入力端Ｔ２の振幅が制限されることから、データバスＤＢがローレベルからハイレベルに変化する際の転送速度が向上する。しかも、アンプ回路ＡＭＰがフリップフロップ構成を有していることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、信号転送ラインと信号受信回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部における信号の転送や、複数の半導体装置間における信号の転送には、信号転送ラインが用いられる。信号の転送方式としては、単一信号を用いるシングルエンド方式や、相補の信号を用いる差動方式などが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３９８０号公報
【特許文献２】特開２０１１−９１７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、いずれの方式においても転送すべき信号の論理レベルが反転する際には、信号転送ラインが充電又は放電されることから、これによって電力が消費される。このため、信号転送ラインの本数が多い場合には、その分だけ充放電電流が増大する。したがって、低消費電力が求められる用途においては、できる限り信号転送ラインの充放電によって消費される電力を抑えることが望まれる。
【０００５】
本発明者は、信号転送ラインの充放電による消費電力を低減可能な半導体装置を特許文献２にて提案した。特許文献２にて提案した半導体装置は、信号転送ライン上における信号振幅を制限するものであり、これによって充放電による消費電力の低減を可能としている。そして本発明者は、消費電力をより一層低減すべく鋭意検討を行った。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１の端子に信号を出力するドライバ回路と、第２の端子から前記信号を受信するレシーバ回路と、前記第１及び第２の端子間に接続され、前記信号の振幅を制限するスイッチ回路とを備え、前記レシーバ回路は、対を成す第１及び第２の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第１の信号ノードが前記第２の端子に接続されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、スイッチ回路によって信号の振幅を制限していることから、充放電による消費電力が低減される。しかも、レシーバ回路がフリップフロップ構成のアンプ回路を備えていることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】ライト制御回路３０の回路図である。
【図３】ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係を示すブロック図である。
【図４】図３に示した回路部分Ｘをより詳細に示すブロック図である。
【図５】図４に示す回路ブロックの回路図である。
【図６】ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【図７】ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【図８】変形例を示す回路図である。
【図９】他の実施形態の回路図である。
【図１０】他の実施形態においてライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【図１１】他の実施形態においてライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【発明を実施するための形態】
【０００９】
近年、半導体装置は高速化が進んでおり、例えばＤＲＡＭ（Dynamic Random Access Memory）ではＤＤＲ（Double Data Rate）２型よりもさらに高速化されたＤＤＲ３型が実用化されている。ＤＤＲ３型のＤＲＡＭは、８ビットプリフェッチ動作を行うため、ＤＤＲ２型と比較してデータバスの本数が約２倍に増加する。
【００１０】
特許文献２には、消費電流を抑制するために、信号転送ラインの信号振幅を低減するためのスイッチ回路及び電圧供給回路が開示されている。特許文献２に開示されているレシーバ回路は、信号転送ラインから転送される信号を受ける回路がインバータ回路であるため、レシーバ回路において転送された信号の振幅を増幅するのに掛かる時間が短いという利点を有している。しかしながら、データ転送ラインにローデータ（ＶＳＳ）が転送された時には、スイッチ回路が導通状態であるため、電圧供給回路を介して貫通電流が流れてしまう。
【００１１】
そこで、本発明者は、例えばデータバスの本数が増加するＤＤＲ３型のＤＲＡＭのように、より消費電流を抑制することが望まれている半導体装置において、レシーバ回路を改良することにより消費電流をさらに削減すべく検討を行った。本発明は、このような検討の結果成されたものである。
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。本実施形態は、本発明をＤＤＲ（Double Data Rate）３型のＤＲＡＭ（Dynamic Random Access Memory）に適用した場合の一例である。但し、本発明の適用対象がこれに限定されないことは言うまでもない。
【００１４】
図１に示すように、本実施形態による半導体装置は、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７と、これらメモリバンクから読み出されたリードデータが出力され或いはメモリバンクに書き込むべきライトデータが入力されるデータ入出力端子ＤＱ０〜ＤＱｎを有している。データ入出力端子の数（＝ｎ＋１）については特に限定されず、例えば３２個（ｎ＝３１）とすることができる。これらｎ＋１個のデータ入出力端子ＤＱ０〜ＤＱｎは、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共有されており、したがってデータ入出力端子ＤＱ０〜ＤＱｎを介して入出力されるｎ＋１ビットのリードデータ又はライトデータは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかに割り当てられる。メモリバンクとは個別にコマンドを受け付け可能な単位であり、互いに独立した動作が可能である。
【００１５】
コマンドは、コマンド入力端子ＣＭＤを介して外部から入力される。コマンド入力端子ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳを含む外部コマンドが入力される。これら外部コマンドはコントロール部１０に供給され、その論理レベルの組み合わせによって内部リードイネーブル信号ＲＥ、内部ライトイネーブル信号ＷＥなどが生成される。内部リードイネーブル信号ＲＥは、外部コマンドがリード動作を示している場合に活性化される信号であり、リード制御回路２０に供給される。また、内部ライトイネーブル信号ＷＥは、外部コマンドがライト動作を示している場合に活性化される信号であり、ライト制御回路３０に供給される。
【００１６】
リード制御回路２０は、内部リードイネーブル信号ＲＥが入力されると、リード制御信号ＲＥＡを活性化させるとともに、リード制御信号ＲＥ０〜ＲＥ３のいずれかを活性化させる。同様に、ライト制御回路３０は、内部ライトイネーブル信号ＷＥが入力されると、ライト制御信号ＷＥＡを活性化させるとともに、ライト制御信号ＷＥ０〜ＷＥ３のいずれかを活性化させる。
【００１７】
リード制御信号ＲＥ０〜ＲＥ３又はライト制御信号ＷＥ０〜ＷＥ３のいずれを活性化させるかは、アドレス入力端子ＡＤＤから入力されるバンクアドレスＢＡ０〜ＢＡ２によって指定される。バンクアドレスＢＡ０〜ＢＡ２はデコード回路１２に入力され、デコード回路１２により生成されたバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがリード制御回路２０及びライト制御回路３０に供給される。これによって、リード動作時においてはリード制御信号ＲＥ０〜ＲＥ３のいずれかが活性化し、ライト動作時においてはライト制御信号ＷＥ０〜ＷＥ３のいずれかが活性化することになる。バンクアドレスＢＡ０〜ＢＡ２とは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７を選択するアドレスであり、外部コマンドと連動して外部から入力される。
【００１８】
図２は、ライト制御回路３０の回路図である。
【００１９】
図２に示すように、ライト制御回路３０は、一方の入力端にバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがそれぞれ供給され、他方の入力端に内部ライトイネーブル信号ＷＥが供給されるＡＮＤ回路４０〜４３と、これらＡＮＤ回路４０〜４３の出力を論理和演算するＯＲ回路４４とを有している。ＡＮＤ回路４０〜４３の出力はそれぞれライト制御信号ＷＥ０〜ＷＥ３として用いられる。これにより、内部ライトイネーブル信号ＷＥが活性化すると、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅに基づいていずれかのライト制御信号ＷＥ０〜ＷＥ３が活性化する。また、内部ライトイネーブル信号ＷＥが活性化し、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅのいずれかが活性化したときにライト制御信号ＷＥＡが活性化する。リード制御回路２０の回路構成も同様であることから、重複する説明は省略する。
【００２０】
上述したリード制御回路２０及びライト制御回路３０は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３が選択された場合に動作する回路である。図示しないが、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７が選択された場合には、別のリード制御回路及びライト制御回路が動作し、これによって対応するリード制御信号又はライト制御信号が活性化される。
【００２１】
図１に戻って、データ入出力端子ＤＱ０〜ＤＱｎにはそれぞれ入力バッファＩＢ及び出力バッファＯＢが設けられている。図１においては、簡単のためデータ入出力端子ＤＱｋに設けられた入力バッファＩＢｋ及び出力バッファＯＢｋのみを図示している。上述の通り、本実施形態による半導体装置はＤＤＲ３型のＤＲＡＭであり、したがって８ビットのプリフェッチ動作を行う。つまり、データ入出力端子ＤＱｋへシリアルに入力される８ビットのライトデータは、８本のリードライトバスＲＷＢＳｋを介してパラレルに書き込まれ、逆に、８本のリードライトバスＲＷＢＳｋを介してパラレルに読み出された８ビットのリードデータは、データ入出力端子ＤＱｋからシリアルに出力される。このように、１つのデータ入出力端子ＤＱ当たり８本のリードライトバスＲＷＢＳが設けられることから、データ入出力端子の数（＝ｎ＋１）が３２個である場合、最低でも２５６（＝３２×８）本のリードライトバスＲＷＢＳが必要となる。さらに、本実施形態ではメモリバンクＢＡＮＫ０〜ＢＡＮＫ３が形成された領域（図１の左側領域）とメモリバンクＢＡＮＫ４〜ＢＡＮＫ７が形成された領域（図１の右側領域）が分割されており、それぞれの領域にリードライトバスＲＷＢＳが割り当てられることから、合計で５１２本のリードライトバスＲＷＢＳが設けられることになる。但し、図１においては、簡単のためメモリバンクＢＡＮＫ０〜ＢＡＮＫ３及びデータ入出力端子ＤＱｋに割り当てられたリードライトバスＲＷＢＳｋのみを図示している。
【００２２】
図１に示すように、リードライトバスＲＷＢＳｋは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋに接続されている。ドライバ回路ＤＡｋはライト制御信号ＷＥＡによって活性化される回路であり、レシーバ回路ＲＡｋはリード制御信号ＲＥＡによって活性化される回路である。ドライバ回路ＤＡｋの出力端及びレシーバ回路ＲＡｋの入力端は、データバスＤＢ（信号転送ライン）に接続されている。
【００２３】
データバスＤＢは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋと、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に設けられたドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋとを接続する配線であり、８本のリードライトバスＲＷＢＳｋに対応して８本設けられている（図１においては８本の配線を１本の実線で示している）。各データバスＤＢは、ドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋに共通接続されている。ドライバ回路Ｄ０ｋ〜Ｄ３ｋは、それぞれリード制御信号ＲＥ０〜ＲＥ３によって排他的に活性化され、レシーバ回路Ｒ０ｋ〜Ｒ３ｋは、それぞれライト制御信号ＷＥ０〜ＷＥ３によって排他的に活性化される。これにより、リード動作時においては、ドライバ回路Ｄ０ｋ〜Ｄ３ｋのいずれかから出力されるリードデータがデータバスＤＢを介してレシーバ回路ＲＡｋに転送され、ライト動作時においては、ドライバ回路ＤＡｋから出力されるライトデータがデータバスＤＢを介してレシーバ回路Ｒ０ｋ〜Ｒ３ｋのいずれかに転送される。図３には、１本のデータバスＤＢに対応するドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係が示されている。図３に示すように、ドライバ回路Ｄ０ｋの入力端及びレシーバ回路Ｒ０ｋの出力端はＩ／ＯラインＭＩＯに接続されている。Ｉ／ＯラインＭＩＯは、メモリバンクＢＡＮＫ０内の選択されたメモリセルに接続される配線である。
【００２４】
図１に示すドライバ回路、レシーバ回路及びデータバスは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に割り当てられた回路及び配線のうち、データ入出力端子ＤＱｋに関連する要素である。したがって実際には、これらの要素がメモリバンクＢＡＮＫ０〜ＢＡＮＫ３に対してｎ＋１セット設けられ、さらにメモリバンクＢＡＮＫ４〜ＢＡＮＫ７に対しても設けられていることになる。したがって、本実施形態では５１２本のリードライトバスＲＷＢＳが設けられるとともに、これに対応する５１２本のデータバスＤＢが設けられることになる。特に、データバスＤＢは、４つのメモリバンクを横断する長い配線となることから、その充放電によって比較的多くの電力が消費される。本実施形態は、このようなデータバスＤＢの充放電に伴う消費電力を低減するものである。
【００２５】
尚、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７には図示しない多数のメモリセルが含まれており、その選択はバンクアドレスＢＡ０〜ＢＡ２とは別のアドレス信号によって行われる。メモリバンク内のメモリセル選択については、本発明の要旨と直接関連しないことから説明を省略する。
【００２６】
図４は、図３に示した回路部分Ｘをより詳細に示すブロック図である。
【００２７】
図４に示すように、ドライバ回路ＤＡｋは第１の端子Ｔ１を介してデータバスＤＢにライトデータを出力し、レシーバ回路Ｒ０ｋは第２の端子Ｔ２からライトデータを受信する。第１及び第２の端子Ｔ１，Ｔ２間には、ライトデータの振幅を制限するスイッチ回路１２０が挿入されている。スイッチ回路１２０は、データバスＤＢの電位が所定の電位以下である場合に導通状態となり、所定の電位を超えた場合に遮断状態となる回路であり、これによりデータバスＤＢ上の信号の振幅を制限する役割を果たす。スイッチ回路１２０は、第２の端子Ｔ２の近傍に配置されており、したがって、データバスＤＢの負荷容量の大部分は第１の端子Ｔ１側に存在する。つまり、第１の端子Ｔ１の負荷容量（Ｃ１）と第２の端子Ｔ２の負荷容量（Ｃ２）との関係は、Ｃ１≫Ｃ２である。
【００２８】
レシーバ回路Ｒ０ｋは、第２の端子Ｔ２に接続されたアンプ回路ＡＭＰと、アンプ回路ＡＭＰの出力をラッチするラッチ回路ＬＡＴを含む。アンプ回路ＡＭＰはレシーバ回路Ｒ０ｋの主回路部であり、第２の端子Ｔ２の電位を検出し、これを増幅する役割を果たす。ラッチ回路ＬＡＴは、アンプ回路ＡＭＰによって増幅された信号をラッチし、ラッチした信号の論理レベルに基づいてＩ／ＯラインＭＩＯを駆動する回路である。
【００２９】
尚、図３に示したように、データバスＤＢは双方向のバスであることから、ドライバ回路Ｄ０ｋ及びレシーバ回路ＲＡｋの回路構成についても、図４に示す構成と同様の構成を有している。
【００３０】
図５は、図４に示す回路ブロックの回路図である。
【００３１】
図５に示すように、ドライバ回路ＤＡｋは、電源電位ＶＰＥＲＩ及び接地電位ＶＳＳが供給される電源配線間に直列接続されたＮチャンネル型のＭＯＳトランジスタＭ９，Ｍ８と、これらトランジスタＭ９，Ｍ８のゲート電極に与える信号を生成する論理回路Ｌを有している。トランジスタＭ９，Ｍ８の接続点は、データバスＤＢに接続されている。論理回路Ｌの動作電源としてはＶＰＥＲＩ及びＶＳＳが用いられ、これにより、トランジスタＭ９，Ｍ８のゲート電極に供給される入力信号は、ＶＰＥＲＩからＶＳＳの振幅を有する。トランジスタＭ９，Ｍ８は、ＭＩＳトランジスタであっても構わない。以降説明する全てのＭＯＳトランジスタについても同様である。
【００３２】
かかる構成により、トランジスタＭ９，Ｍ８のしきい値電圧をＬＶｔｈとした場合、トランジスタＭ９がオンするとデータバスＤＢはＶＰＥＲＩ−ＬＶｔｈに駆動され、トランジスタＭ８がオンするとデータバスＤＢはＶＳＳに駆動されることになる。しきい値電圧ＬＶｔｈは、相対的に低く設計されている。図においてトランジスタＭ９，Ｍ８に小さな丸印が付されているのは、しきい値電圧が相対的に低く設計されていることを意味する。以降説明する他のトランジスタにおいても同様である。本明細書においては、接地電位ＶＳＳを「第１の電位」、電源電位ＶＰＥＲＩを「第２の電位」と呼ぶことがある。
【００３３】
ドライバ回路ＤＡｋに含まれる論理回路Ｌは、ライト制御信号ＷＥＡ及びリードライトバスＲＷＢＳｋから供給されるライトデータＤＡＴＡを受け、これらの論理レベルに基づいてトランジスタＭ９，Ｍ８のゲート電極に与える信号を生成する。具体的には、ライト制御信号ＷＥＡがハイレベルに活性化している場合にはライトデータＤＡＴＡの論理レベルに基づいてトランジスタＭ９，Ｍ８のいずれか一方をオンさせ、ライト制御信号ＷＥＡがローレベルに非活性化している場合にはトランジスタＭ９，Ｍ８の両方をオフ状態とする。
【００３４】
スイッチ回路１２０は、一端が第１の端子Ｔ１に接続され、他端が第２の端子Ｔ２に接続されたＮチャンネル型のＭＯＳトランジスタＭ７によって構成されている。トランジスタＭ７のゲート電極には電源電位ＶＰＥＲＩが供給されている。かかる構成により、トランジスタＭ７のしきい値電圧をＮＶｔｈとした場合、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下である場合にはトランジスタＭ７が導通状態となり、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるとトランジスタＭ７が導通状態から遮断状態に変化する。しきい値電圧ＮＶｔｈは、相対的に高く設計されている。つまり、ＮＶｔｈ＞ＬＶｔｈである。上述の通り、トランジスタＭ７は第２の端子Ｔ２の近傍に配置されており、これにより、トランジスタＭ７がオフ状態である場合においては、第１の端子Ｔ１の負荷容量（Ｃ１）と第２の端子Ｔ２の負荷容量（Ｃ２）との間に著しい差が生じる（Ｃ１≫Ｃ２）。
【００３５】
レシーバ回路Ｒ０ｋに含まれるアンプ回路ＡＭＰは、フリップフロップ構成を有している。アンプ回路ＡＭＰは、対を成す第１及び第２の信号ノードＳ１，Ｓ２と、第１及び第２の電源ノードＶ１，Ｖ２を有し、第１の信号ノードＳ１が第２の端子Ｔ２に接続されている。第２の信号ノードＳ２は、ラッチ回路ＬＡＴに接続される。
【００３６】
アンプ回路ＡＭＰは、Ｎチャンネル型ＭＯＳトランジスタＭ１，Ｍ３，Ｍ５と、Ｐチャンネル型ＭＯＳトランジスタＭ２，Ｍ４，Ｍ６とを有している。トランジスタＭ１は、接地電位ＶＳＳが供給される電源配線と電源ノードＶ１との間に接続されており、そのゲート電極にはライト制御信号ＷＥ０が供給される。トランジスタＭ２は、電源電位ＶＰＥＲＩが供給される電源配線と電源ノードＶ２との間に接続されており、そのゲート電極には反転されたライト制御信号ＷＥ０が供給される。これにより、ライト制御信号ＷＥ０がハイレベルに活性化すると、トランジスタＭ１，Ｍ２がオンし、アンプ回路ＡＭＰが活性化される。
【００３７】
トランジスタＭ３，Ｍ５は、いずれもソースが電源ノードＶ１に接続されたクロスカップル回路を構成している。同様に、トランジスタＭ４，Ｍ６は、いずれもソースが電源ノードＶ２に接続されたクロスカップル回路を構成している。より具体的には、トランジスタＭ３は信号ノードＳ１と電源ノードＶ１との間に接続され、そのゲート電極が信号ノードＳ２に接続されている。また、トランジスタＭ５は信号ノードＳ２と電源ノードＶ１との間に接続され、そのゲート電極が信号ノードＳ１に接続されている。トランジスタＭ４は信号ノードＳ１と電源ノードＶ２との間に接続され、そのゲート電極が信号ノードＳ２に接続されている。トランジスタＭ６は信号ノードＳ２と電源ノードＶ２との間に接続され、そのゲート電極が信号ノードＳ１に接続されている。
【００３８】
これにより、トランジスタＭ１，Ｍ２がオンすると、信号ノードＳ１，Ｓ２の電位差がアンプ回路ＡＭＰによって増幅されることになる。アンプ回路ＡＭＰのしきい値は電源電位ＶＰＥＲＩと接地電位ＶＳＳの中間電位（ＶＰＥＲＩ／２）であり、このレベルはＶＰＥＲＩ−ＮＶｔｈよりも低い。アンプ回路ＡＭＰによって増幅されたデータは、信号ノードＳ２を介してラッチ回路ＬＡＴに供給され、ライト制御信号ＷＥ０の立ち下がりエッジに同期して取り込まれる。ラッチ回路ＬＡＴに取り込まれたライトデータＤＯＵＴは、Ｉ／ＯラインＭＩＯを介してメモリバンクＢＡＮＫ０内に供給される。
【００３９】
以上の構成により、振幅がＶＰＥＲＩ−ＶＳＳであるライトデータＤＡＴＡがドライバ回路ＤＡｋによって小振幅化され、小振幅化されたライトデータＤＡＴＡがデータバスＤＢを介して転送される。そして、レシーバ回路Ｒ０ｋ側においては、信号受信回路１１０によって振幅がＶＰＥＲＩ−ＶＳＳに再生され、ライトデータＤＯＵＴとして出力される。
【００４０】
図６は、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【００４１】
図６に示すように、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ９がオンすることから、データバスＤＢの電位がＶＳＳから上昇を始める。但し、データバスＤＢは配線長が長く、寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるまではトランジスタＭ７がオン状態であり、したがって、第２の端子Ｔ２の電位もデータバスＤＢの電位と連動して上昇する。また、第２の端子Ｔ２の電位がアンプ回路ＡＭＰのしきい値である中間電位を超えるまではトランジスタＭ３，Ｍ６がオンし、トランジスタＭ４，Ｍ５がオフしている。このため、この期間においてはトランジスタＭ９，Ｍ３，Ｍ１を介して電流が流れるが、トランジスタＭ１，Ｍ３の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。
【００４２】
そして、データバスＤＢの電位がアンプ回路ＡＭＰのしきい値である中間電位を超えると、トランジスタＭ３，Ｍ６がオフし、トランジスタＭ４，Ｍ５がオンする。さらに、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えると、トランジスタＭ７がオフ状態に変化する。これにより第２の端子Ｔ２はデータバスＤＢから切り離され、もはや第２の端子Ｔ２はトランジスタＭ９によって駆動されなくなる。しかしながら、この時点で既にアンプ回路ＡＭＰに含まれるトランジスタＭ２，Ｍ４がオンしていることから、第２の端子Ｔ２の電位はトランジスタＭ２，Ｍ４によって高められる。この時、トランジスタＭ２，Ｍ４が駆動すべき負荷（Ｃ２）は、トランジスタＭ７がオフしていることにより非常に小さい（データバスＤＢの負荷Ｃ１が含まれない）ことから、図６に示すように、第２の端子Ｔ２の電位はＶＰＥＲＩに向かって急速に上昇する。
【００４３】
これにより、アンプ回路ＡＭＰによる増幅動作が速やかに行われ、ライトデータＤＯＵＴがハイレベルに変化する。その後もデータバスＤＢのレベルは緩やかに上昇を続け、トランジスタＭ７のオフ状態が確保される。データバスＤＢのレベルは最終的にＶＰＥＲＩ−ＬＶｔｈまで充電される。
【００４４】
このように、本実施形態では、データバスＤＢがＶＰＥＲＩまで充電されないことから、データバスＤＢの充放電電流を抑制することが可能となる。
【００４５】
図７は、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【００４６】
図７に示すように、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ８のオンによって、データバスＤＢの電位がＶＰＥＲＩ−ＬＶｔｈから低下を始める。この場合も、データバスＤＢの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下となるまではトランジスタＭ７はオフ状態である。この時、トランジスタＭ２，Ｍ４がオンしていることから、第２の端子Ｔ２の電位はＶＰＥＲＩに維持される。
【００４７】
その後、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下になると、トランジスタＭ７がオン状態に変化する。これにより第２の端子Ｔ２はデータバスＤＢと接続され、信号ノードＳ１の電位が速やかに低下する。この時トランジスタＭ２，Ｍ４もオンしているため、この期間においてはトランジスタＭ２，Ｍ４，Ｍ８を介して電流が流れるが、トランジスタＭ２，Ｍ４の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。
【００４８】
そして、データバスＤＢの電位がアンプ回路ＡＭＰのしきい値である中間電位を下回ると、トランジスタＭ３，Ｍ６がオンし、トランジスタＭ４，Ｍ５がオフする。これにより、アンプ回路ＡＭＰによる増幅動作が速やかに行われ、ライトデータＤＯＵＴがローレベルに変化する。その後もデータバスＤＢのレベルは緩やかに低下を続け、トランジスタＭ７のオン状態が確保される。データバスＤＢのレベルは最終的にＶＳＳまで放電される。
【００４９】
以上説明したように、本実施形態によれば、データバスＤＢの振幅がＶＰＥＲＩ−ＬＶｔｈに低減されていることから、データバスＤＢの充放電に伴う消費電力を低減することが可能となる。しかも、データバスＤＢの振幅がＶＰＥＲＩ−ＮＶｔｈを超えると第２の端子Ｔ２がデータバスＤＢから切り離され、アンプ回路ＡＭＰによって第２の端子Ｔ２が充電されることから、ローレベルからハイレベルへの変化速度を高速化することも可能となる。一方、アンプ回路ＡＭＰが反転するまでの期間においては僅かに貫通電流が発生するが、これによる消費電力の増大は、データバスＤＢの振幅縮小による消費電力の低減よりも十分に小さい。特に、特許文献２に記載された半導体装置では、ハイレベルからローレベルへの変化時において、ライト制御信号ＷＥＡ，ＷＥ０が活性化している期間に亘って貫通電流が発生するが、本実施形態ではこのような貫通電流は生じない。これにより、特許文献２に記載された半導体装置よりもさらに消費電力を低減することが可能となる。
【００５０】
図８は変形例を示す回路図であり、図５に示した回路と比べてドライバ回路ＤＡｋの回路構成及びトランジスタＭ７のゲート電極に印加される電圧が相違している。その他の回路構成については図５と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
図８に示す変形例では、電源電位ＶＰＥＲＩが供給される電源配線とトランジスタＭ９との間にＮチャンネル型ＭＯＳトランジスタＭ１０が挿入されており、そのゲート電極には内部電位ＶＢＵＳ（＜ＶＰＥＲＩ）が供給されている。これにより、トランジスタＭ１０のソース電位はＶＢＵＳ−ＬＶｔｈとなるため、データバスＤＢ上の信号振幅はＶＢＵＳ−ＬＶｔｈに低減される。そして、スイッチ回路１２０を構成するトランジスタＭ７のゲート電極にも内部電位ＶＢＵＳが供給されることから、スイッチ回路１２０を通過する信号の振幅はさらにＶＢＵＳ−ＮＶｔｈに制限される。これにより、図５に示した回路に比べてさらに消費電流を削減することが可能となる。本明細書においては、内部電位ＶＢＵＳを「第３の電位」と呼ぶことがある。
【００５２】
図９は、他の実施形態の回路図である。
【００５３】
図９に示すように、本実施形態による回路は、レシーバ回路Ｒ０ｋにクロックトインバータＩＮＶが追加されるとともに、レシーバ回路Ｒ０ｋの動作タイミング信号としてライト制御信号ＲＥＢが用いられている点において、図５に示した回路と主に異なっている。クロックトインバータＩＮＶは、アンプ回路ＡＭＰとラッチ回路ＬＡＴとの間に挿入されており、その入力ノードは第２の信号ノードＳ２に接続されている。また、第２の信号ノードＳ２と接地電位ＶＳＳとの間には、Ｎチャンネル型ＭＯＳトランジスタＭ１１，Ｍ１２が直列接続されている。これらトランジスタＭ１１，Ｍ１２のゲート電極には、ライト制御信号ＲＥＢが供給される。このため、ライト制御信号ＲＥＢがハイレベルである期間は、第２の信号ノードＳ２はローレベルに固定される。ライト制御信号ＲＥＢは、ライト制御信号ＷＥＡの反転信号を遅延させた信号であり、ライトデータＤＡＴＡがローレベルからハイレベルに変化する場合に、スイッチ回路１２０を構成するトランジスタＭ７がオフするタイミングで活性化するよう、その遅延量が調整されている。
【００５４】
図１０は、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【００５５】
図１０に示すように、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化した後にライト制御信号ＷＥＡが活性化すると、トランジスタＭ９がオンすることから、データバスＤＢの電位がＶＳＳから上昇を始める。上述の通り、データバスＤＢは寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるまではトランジスタＭ７がオン状態であり、したがって、第２の端子Ｔ２の電位もデータバスＤＢの電位と連動して上昇する。この期間においては、ライト制御信号ＲＥＢが未だハイレベルである。このためアンプ回路ＡＭＰは非活性状態であり、第２の信号ノードＳ２はトランジスタＭ１１，Ｍ１２によりローレベルに固定されている。アンプ回路ＡＭＰが非活性状態であるため、この期間においてはアンプ回路ＡＭＰに電流は流れない。
【００５６】
そして、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えると、トランジスタＭ７がオフ状態に変化する。このタイミングでライト制御信号ＲＥＢがローレベルに活性化し、これによりアンプ回路ＡＭＰ及びクロックトインバータＩＮＶが活性化する。アンプ回路ＡＭＰが活性化した時点では、第１の信号ノードＳ１の電位は第２の信号ノードＳ２の電位よりも十分に高いため、第１の信号ノードＳ１がＶＰＥＲＩレベル、第２の信号ノードがＶＳＳレベルに安定する。その結果、ライトデータＤＯＵＴは直ちにハイレベルとなる。
【００５７】
このように、本実施形態では、初期状態において第２の信号ノードＳ２がローレベルとされていることから、ライトデータＤＡＴＡがローレベルからハイレベルに変化する場合、アンプ回路ＡＭＰを反転させる必要がない。このため、ライトデータＤＡＴＡがローレベルからハイレベルに変化する際の動作マージンを拡大することが可能となる。
【００５８】
図１１は、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【００５９】
図１１に示すように、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化した後にライト制御信号ＷＥＡが活性化すると、トランジスタＭ８のオンによって、データバスＤＢの電位がＶＰＥＲＩ−ＬＶｔｈから低下を始める。この場合も、データバスＤＢの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下となるまではトランジスタＭ７はオフ状態である。データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下になれば、トランジスタＭ７はオン状態に変化し、第１の信号ノードＳ１にはデータバスＤＢの寄生容量が接続される。この期間においては、ライト制御信号ＲＥＢが未だハイレベルである。このためアンプ回路ＡＭＰは非活性状態であり、第２の信号ノードＳ２はトランジスタＭ１１，Ｍ１２によりローレベルに固定されている。この期間においてはアンプ回路ＡＭＰに電流は流れない。
【００６０】
その後、ライト制御信号ＲＥＢがローレベルに活性化すると、トランジスタＭ１，Ｍ２がオンするため、アンプ回路ＡＭＰが活性化する。このとき、第２の信号ノードＳ２のレベルはＶＳＳであり、第１の信号ノードＳ１のレベルよりも低いものの、この時点では既に第１の信号ノードＳ１がデータバスＤＢに接続されているため、アンプ回路ＡＭＰの動作電流に対して第１の信号ノードＳ１の容量が非常に大きくなる。その結果、アンプ回路ＡＭＰは直ちに反転し、第１の信号ノードＳ１がＶＳＳレベル、第２の信号ノードがＶＰＥＲＩレベルに駆動される。その結果、ライトデータＤＯＵＴはローレベルとなる。
【００６１】
このように、本実施形態では、初期状態において第２の信号ノードＳ２がローレベルとされているものの、信号ノードＳ１とＳ２の容量バランスに大きな差があることから、これを利用してアンプ回路ＡＭＰを直ちに反転させることが可能となる。
【００６２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６３】
例えば、上記実施形態では、本発明による半導体装置をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリ（ＳＲＡＭ、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭなど）に適用することも可能であるし、メモリ以外の半導体装置に適用することも可能である。要するに、一般的な「ドライバ回路」及び「レシーバ回路」からなるデータ送受信回路に適用可能である。
【符号の説明】
【００６４】
１０ コントロール部
１２ デコード回路
２０ リード制御回路
３０ ライト制御回路
１２０ スイッチ回路
Ｄ０ｋ〜Ｄ３ｋ、ＤＡｋ ドライバ回路
ＤＢ データバス
ＤＱ０〜ＤＱｎ データ入出力端子
Ｍ１〜Ｍ１２ トランジスタ
Ｒ０ｋ〜Ｒ３ｋ、ＲＡｋ レシーバ回路
ＲＷＢＳ リードライトバス
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、信号転送ラインと信号受信回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部における信号の転送や、複数の半導体装置間における信号の転送には、信号転送ラインが用いられる。信号の転送方式としては、単一信号を用いるシングルエンド方式や、相補の信号を用いる差動方式などが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３９８０号公報
【特許文献２】特開２０１１−９１７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、いずれの方式においても転送すべき信号の論理レベルが反転する際には、信号転送ラインが充電又は放電されることから、これによって電力が消費される。このため、信号転送ラインの本数が多い場合には、その分だけ充放電電流が増大する。したがって、低消費電力が求められる用途においては、できる限り信号転送ラインの充放電によって消費される電力を抑えることが望まれる。
【０００５】
本発明者は、信号転送ラインの充放電による消費電力を低減可能な半導体装置を特許文献２にて提案した。特許文献２にて提案した半導体装置は、信号転送ライン上における信号振幅を制限するものであり、これによって充放電による消費電力の低減を可能としている。そして本発明者は、消費電力をより一層低減すべく鋭意検討を行った。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１の端子に信号を出力するドライバ回路と、第２の端子から前記信号を受信するレシーバ回路と、前記第１及び第２の端子間に接続され、前記信号の振幅を制限するスイッチ回路とを備え、前記レシーバ回路は、対を成す第１及び第２の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第１の信号ノードが前記第２の端子に接続されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、スイッチ回路によって信号の振幅を制限していることから、充放電による消費電力が低減される。しかも、レシーバ回路がフリップフロップ構成のアンプ回路を備えていることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】ライト制御回路３０の回路図である。
【図３】ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係を示すブロック図である。
【図４】図３に示した回路部分Ｘをより詳細に示すブロック図である。
【図５】図４に示す回路ブロックの回路図である。
【図６】ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【図７】ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【図８】変形例を示す回路図である。
【図９】他の実施形態の回路図である。
【図１０】他の実施形態においてライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【図１１】他の実施形態においてライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【発明を実施するための形態】
【０００９】
近年、半導体装置は高速化が進んでおり、例えばＤＲＡＭ（Dynamic Random Access Memory）ではＤＤＲ（Double Data Rate）２型よりもさらに高速化されたＤＤＲ３型が実用化されている。ＤＤＲ３型のＤＲＡＭは、８ビットプリフェッチ動作を行うため、ＤＤＲ２型と比較してデータバスの本数が約２倍に増加する。
【００１０】
特許文献２には、消費電流を抑制するために、信号転送ラインの信号振幅を低減するためのスイッチ回路及び電圧供給回路が開示されている。特許文献２に開示されているレシーバ回路は、信号転送ラインから転送される信号を受ける回路がインバータ回路であるため、レシーバ回路において転送された信号の振幅を増幅するのに掛かる時間が短いという利点を有している。しかしながら、データ転送ラインにローデータ（ＶＳＳ）が転送された時には、スイッチ回路が導通状態であるため、電圧供給回路を介して貫通電流が流れてしまう。
【００１１】
そこで、本発明者は、例えばデータバスの本数が増加するＤＤＲ３型のＤＲＡＭのように、より消費電流を抑制することが望まれている半導体装置において、レシーバ回路を改良することにより消費電流をさらに削減すべく検討を行った。本発明は、このような検討の結果成されたものである。
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。本実施形態は、本発明をＤＤＲ（Double Data Rate）３型のＤＲＡＭ（Dynamic Random Access Memory）に適用した場合の一例である。但し、本発明の適用対象がこれに限定されないことは言うまでもない。
【００１４】
図１に示すように、本実施形態による半導体装置は、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７と、これらメモリバンクから読み出されたリードデータが出力され或いはメモリバンクに書き込むべきライトデータが入力されるデータ入出力端子ＤＱ０〜ＤＱｎを有している。データ入出力端子の数（＝ｎ＋１）については特に限定されず、例えば３２個（ｎ＝３１）とすることができる。これらｎ＋１個のデータ入出力端子ＤＱ０〜ＤＱｎは、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対して共有されており、したがってデータ入出力端子ＤＱ０〜ＤＱｎを介して入出力されるｎ＋１ビットのリードデータ又はライトデータは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７のいずれかに割り当てられる。メモリバンクとは個別にコマンドを受け付け可能な単位であり、互いに独立した動作が可能である。
【００１５】
コマンドは、コマンド入力端子ＣＭＤを介して外部から入力される。コマンド入力端子ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳを含む外部コマンドが入力される。これら外部コマンドはコントロール部１０に供給され、その論理レベルの組み合わせによって内部リードイネーブル信号ＲＥ、内部ライトイネーブル信号ＷＥなどが生成される。内部リードイネーブル信号ＲＥは、外部コマンドがリード動作を示している場合に活性化される信号であり、リード制御回路２０に供給される。また、内部ライトイネーブル信号ＷＥは、外部コマンドがライト動作を示している場合に活性化される信号であり、ライト制御回路３０に供給される。
【００１６】
リード制御回路２０は、内部リードイネーブル信号ＲＥが入力されると、リード制御信号ＲＥＡを活性化させるとともに、リード制御信号ＲＥ０〜ＲＥ３のいずれかを活性化させる。同様に、ライト制御回路３０は、内部ライトイネーブル信号ＷＥが入力されると、ライト制御信号ＷＥＡを活性化させるとともに、ライト制御信号ＷＥ０〜ＷＥ３のいずれかを活性化させる。
【００１７】
リード制御信号ＲＥ０〜ＲＥ３又はライト制御信号ＷＥ０〜ＷＥ３のいずれを活性化させるかは、アドレス入力端子ＡＤＤから入力されるバンクアドレスＢＡ０〜ＢＡ２によって指定される。バンクアドレスＢＡ０〜ＢＡ２はデコード回路１２に入力され、デコード回路１２により生成されたバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがリード制御回路２０及びライト制御回路３０に供給される。これによって、リード動作時においてはリード制御信号ＲＥ０〜ＲＥ３のいずれかが活性化し、ライト動作時においてはライト制御信号ＷＥ０〜ＷＥ３のいずれかが活性化することになる。バンクアドレスＢＡ０〜ＢＡ２とは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７を選択するアドレスであり、外部コマンドと連動して外部から入力される。
【００１８】
図２は、ライト制御回路３０の回路図である。
【００１９】
図２に示すように、ライト制御回路３０は、一方の入力端にバンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅがそれぞれ供給され、他方の入力端に内部ライトイネーブル信号ＷＥが供給されるＡＮＤ回路４０〜４３と、これらＡＮＤ回路４０〜４３の出力を論理和演算するＯＲ回路４４とを有している。ＡＮＤ回路４０〜４３の出力はそれぞれライト制御信号ＷＥ０〜ＷＥ３として用いられる。これにより、内部ライトイネーブル信号ＷＥが活性化すると、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅに基づいていずれかのライト制御信号ＷＥ０〜ＷＥ３が活性化する。また、内部ライトイネーブル信号ＷＥが活性化し、バンク選択信号ＢＡ０Ｅ〜ＢＡ３Ｅのいずれかが活性化したときにライト制御信号ＷＥＡが活性化する。リード制御回路２０の回路構成も同様であることから、重複する説明は省略する。
【００２０】
上述したリード制御回路２０及びライト制御回路３０は、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３が選択された場合に動作する回路である。図示しないが、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７が選択された場合には、別のリード制御回路及びライト制御回路が動作し、これによって対応するリード制御信号又はライト制御信号が活性化される。
【００２１】
図１に戻って、データ入出力端子ＤＱ０〜ＤＱｎにはそれぞれ入力バッファＩＢ及び出力バッファＯＢが設けられている。図１においては、簡単のためデータ入出力端子ＤＱｋに設けられた入力バッファＩＢｋ及び出力バッファＯＢｋのみを図示している。上述の通り、本実施形態による半導体装置はＤＤＲ３型のＤＲＡＭであり、したがって８ビットのプリフェッチ動作を行う。つまり、データ入出力端子ＤＱｋへシリアルに入力される８ビットのライトデータは、８本のリードライトバスＲＷＢＳｋを介してパラレルに書き込まれ、逆に、８本のリードライトバスＲＷＢＳｋを介してパラレルに読み出された８ビットのリードデータは、データ入出力端子ＤＱｋからシリアルに出力される。このように、１つのデータ入出力端子ＤＱ当たり８本のリードライトバスＲＷＢＳが設けられることから、データ入出力端子の数（＝ｎ＋１）が３２個である場合、最低でも２５６（＝３２×８）本のリードライトバスＲＷＢＳが必要となる。さらに、本実施形態ではメモリバンクＢＡＮＫ０〜ＢＡＮＫ３が形成された領域（図１の左側領域）とメモリバンクＢＡＮＫ４〜ＢＡＮＫ７が形成された領域（図１の右側領域）が分割されており、それぞれの領域にリードライトバスＲＷＢＳが割り当てられることから、合計で５１２本のリードライトバスＲＷＢＳが設けられることになる。但し、図１においては、簡単のためメモリバンクＢＡＮＫ０〜ＢＡＮＫ３及びデータ入出力端子ＤＱｋに割り当てられたリードライトバスＲＷＢＳｋのみを図示している。
【００２２】
図１に示すように、リードライトバスＲＷＢＳｋは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋに接続されている。ドライバ回路ＤＡｋはライト制御信号ＷＥＡによって活性化される回路であり、レシーバ回路ＲＡｋはリード制御信号ＲＥＡによって活性化される回路である。ドライバ回路ＤＡｋの出力端及びレシーバ回路ＲＡｋの入力端は、データバスＤＢ（信号転送ライン）に接続されている。
【００２３】
データバスＤＢは、ドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋと、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に設けられたドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋとを接続する配線であり、８本のリードライトバスＲＷＢＳｋに対応して８本設けられている（図１においては８本の配線を１本の実線で示している）。各データバスＤＢは、ドライバ回路Ｄ０ｋ〜Ｄ３ｋ及びレシーバ回路Ｒ０ｋ〜Ｒ３ｋに共通接続されている。ドライバ回路Ｄ０ｋ〜Ｄ３ｋは、それぞれリード制御信号ＲＥ０〜ＲＥ３によって排他的に活性化され、レシーバ回路Ｒ０ｋ〜Ｒ３ｋは、それぞれライト制御信号ＷＥ０〜ＷＥ３によって排他的に活性化される。これにより、リード動作時においては、ドライバ回路Ｄ０ｋ〜Ｄ３ｋのいずれかから出力されるリードデータがデータバスＤＢを介してレシーバ回路ＲＡｋに転送され、ライト動作時においては、ドライバ回路ＤＡｋから出力されるライトデータがデータバスＤＢを介してレシーバ回路Ｒ０ｋ〜Ｒ３ｋのいずれかに転送される。図３には、１本のデータバスＤＢに対応するドライバ回路ＤＡｋ及びレシーバ回路ＲＡｋとドライバ回路Ｄ０ｋ及びレシーバ回路Ｒ０ｋとの接続関係が示されている。図３に示すように、ドライバ回路Ｄ０ｋの入力端及びレシーバ回路Ｒ０ｋの出力端はＩ／ＯラインＭＩＯに接続されている。Ｉ／ＯラインＭＩＯは、メモリバンクＢＡＮＫ０内の選択されたメモリセルに接続される配線である。
【００２４】
図１に示すドライバ回路、レシーバ回路及びデータバスは、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３に割り当てられた回路及び配線のうち、データ入出力端子ＤＱｋに関連する要素である。したがって実際には、これらの要素がメモリバンクＢＡＮＫ０〜ＢＡＮＫ３に対してｎ＋１セット設けられ、さらにメモリバンクＢＡＮＫ４〜ＢＡＮＫ７に対しても設けられていることになる。したがって、本実施形態では５１２本のリードライトバスＲＷＢＳが設けられるとともに、これに対応する５１２本のデータバスＤＢが設けられることになる。特に、データバスＤＢは、４つのメモリバンクを横断する長い配線となることから、その充放電によって比較的多くの電力が消費される。本実施形態は、このようなデータバスＤＢの充放電に伴う消費電力を低減するものである。
【００２５】
尚、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７には図示しない多数のメモリセルが含まれており、その選択はバンクアドレスＢＡ０〜ＢＡ２とは別のアドレス信号によって行われる。メモリバンク内のメモリセル選択については、本発明の要旨と直接関連しないことから説明を省略する。
【００２６】
図４は、図３に示した回路部分Ｘをより詳細に示すブロック図である。
【００２７】
図４に示すように、ドライバ回路ＤＡｋは第１の端子Ｔ１を介してデータバスＤＢにライトデータを出力し、レシーバ回路Ｒ０ｋは第２の端子Ｔ２からライトデータを受信する。第１及び第２の端子Ｔ１，Ｔ２間には、ライトデータの振幅を制限するスイッチ回路１２０が挿入されている。スイッチ回路１２０は、データバスＤＢの電位が所定の電位以下である場合に導通状態となり、所定の電位を超えた場合に遮断状態となる回路であり、これによりデータバスＤＢ上の信号の振幅を制限する役割を果たす。スイッチ回路１２０は、第２の端子Ｔ２の近傍に配置されており、したがって、データバスＤＢの負荷容量の大部分は第１の端子Ｔ１側に存在する。つまり、第１の端子Ｔ１の負荷容量（Ｃ１）と第２の端子Ｔ２の負荷容量（Ｃ２）との関係は、Ｃ１≫Ｃ２である。
【００２８】
レシーバ回路Ｒ０ｋは、第２の端子Ｔ２に接続されたアンプ回路ＡＭＰと、アンプ回路ＡＭＰの出力をラッチするラッチ回路ＬＡＴを含む。アンプ回路ＡＭＰはレシーバ回路Ｒ０ｋの主回路部であり、第２の端子Ｔ２の電位を検出し、これを増幅する役割を果たす。ラッチ回路ＬＡＴは、アンプ回路ＡＭＰによって増幅された信号をラッチし、ラッチした信号の論理レベルに基づいてＩ／ＯラインＭＩＯを駆動する回路である。
【００２９】
尚、図３に示したように、データバスＤＢは双方向のバスであることから、ドライバ回路Ｄ０ｋ及びレシーバ回路ＲＡｋの回路構成についても、図４に示す構成と同様の構成を有している。
【００３０】
図５は、図４に示す回路ブロックの回路図である。
【００３１】
図５に示すように、ドライバ回路ＤＡｋは、電源電位ＶＰＥＲＩ及び接地電位ＶＳＳが供給される電源配線間に直列接続されたＮチャンネル型のＭＯＳトランジスタＭ９，Ｍ８と、これらトランジスタＭ９，Ｍ８のゲート電極に与える信号を生成する論理回路Ｌを有している。トランジスタＭ９，Ｍ８の接続点は、データバスＤＢに接続されている。論理回路Ｌの動作電源としてはＶＰＥＲＩ及びＶＳＳが用いられ、これにより、トランジスタＭ９，Ｍ８のゲート電極に供給される入力信号は、ＶＰＥＲＩからＶＳＳの振幅を有する。トランジスタＭ９，Ｍ８は、ＭＩＳトランジスタであっても構わない。以降説明する全てのＭＯＳトランジスタについても同様である。
【００３２】
かかる構成により、トランジスタＭ９，Ｍ８のしきい値電圧をＬＶｔｈとした場合、トランジスタＭ９がオンするとデータバスＤＢはＶＰＥＲＩ−ＬＶｔｈに駆動され、トランジスタＭ８がオンするとデータバスＤＢはＶＳＳに駆動されることになる。しきい値電圧ＬＶｔｈは、相対的に低く設計されている。図においてトランジスタＭ９，Ｍ８に小さな丸印が付されているのは、しきい値電圧が相対的に低く設計されていることを意味する。以降説明する他のトランジスタにおいても同様である。本明細書においては、接地電位ＶＳＳを「第１の電位」、電源電位ＶＰＥＲＩを「第２の電位」と呼ぶことがある。
【００３３】
ドライバ回路ＤＡｋに含まれる論理回路Ｌは、ライト制御信号ＷＥＡ及びリードライトバスＲＷＢＳｋから供給されるライトデータＤＡＴＡを受け、これらの論理レベルに基づいてトランジスタＭ９，Ｍ８のゲート電極に与える信号を生成する。具体的には、ライト制御信号ＷＥＡがハイレベルに活性化している場合にはライトデータＤＡＴＡの論理レベルに基づいてトランジスタＭ９，Ｍ８のいずれか一方をオンさせ、ライト制御信号ＷＥＡがローレベルに非活性化している場合にはトランジスタＭ９，Ｍ８の両方をオフ状態とする。
【００３４】
スイッチ回路１２０は、一端が第１の端子Ｔ１に接続され、他端が第２の端子Ｔ２に接続されたＮチャンネル型のＭＯＳトランジスタＭ７によって構成されている。トランジスタＭ７のゲート電極には電源電位ＶＰＥＲＩが供給されている。かかる構成により、トランジスタＭ７のしきい値電圧をＮＶｔｈとした場合、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下である場合にはトランジスタＭ７が導通状態となり、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるとトランジスタＭ７が導通状態から遮断状態に変化する。しきい値電圧ＮＶｔｈは、相対的に高く設計されている。つまり、ＮＶｔｈ＞ＬＶｔｈである。上述の通り、トランジスタＭ７は第２の端子Ｔ２の近傍に配置されており、これにより、トランジスタＭ７がオフ状態である場合においては、第１の端子Ｔ１の負荷容量（Ｃ１）と第２の端子Ｔ２の負荷容量（Ｃ２）との間に著しい差が生じる（Ｃ１≫Ｃ２）。
【００３５】
レシーバ回路Ｒ０ｋに含まれるアンプ回路ＡＭＰは、フリップフロップ構成を有している。アンプ回路ＡＭＰは、対を成す第１及び第２の信号ノードＳ１，Ｓ２と、第１及び第２の電源ノードＶ１，Ｖ２を有し、第１の信号ノードＳ１が第２の端子Ｔ２に接続されている。第２の信号ノードＳ２は、ラッチ回路ＬＡＴに接続される。
【００３６】
アンプ回路ＡＭＰは、Ｎチャンネル型ＭＯＳトランジスタＭ１，Ｍ３，Ｍ５と、Ｐチャンネル型ＭＯＳトランジスタＭ２，Ｍ４，Ｍ６とを有している。トランジスタＭ１は、接地電位ＶＳＳが供給される電源配線と電源ノードＶ１との間に接続されており、そのゲート電極にはライト制御信号ＷＥ０が供給される。トランジスタＭ２は、電源電位ＶＰＥＲＩが供給される電源配線と電源ノードＶ２との間に接続されており、そのゲート電極には反転されたライト制御信号ＷＥ０が供給される。これにより、ライト制御信号ＷＥ０がハイレベルに活性化すると、トランジスタＭ１，Ｍ２がオンし、アンプ回路ＡＭＰが活性化される。
【００３７】
トランジスタＭ３，Ｍ５は、いずれもソースが電源ノードＶ１に接続されたクロスカップル回路を構成している。同様に、トランジスタＭ４，Ｍ６は、いずれもソースが電源ノードＶ２に接続されたクロスカップル回路を構成している。より具体的には、トランジスタＭ３は信号ノードＳ１と電源ノードＶ１との間に接続され、そのゲート電極が信号ノードＳ２に接続されている。また、トランジスタＭ５は信号ノードＳ２と電源ノードＶ１との間に接続され、そのゲート電極が信号ノードＳ１に接続されている。トランジスタＭ４は信号ノードＳ１と電源ノードＶ２との間に接続され、そのゲート電極が信号ノードＳ２に接続されている。トランジスタＭ６は信号ノードＳ２と電源ノードＶ２との間に接続され、そのゲート電極が信号ノードＳ１に接続されている。
【００３８】
これにより、トランジスタＭ１，Ｍ２がオンすると、信号ノードＳ１，Ｓ２の電位差がアンプ回路ＡＭＰによって増幅されることになる。アンプ回路ＡＭＰのしきい値は電源電位ＶＰＥＲＩと接地電位ＶＳＳの中間電位（ＶＰＥＲＩ／２）であり、このレベルはＶＰＥＲＩ−ＮＶｔｈよりも低い。アンプ回路ＡＭＰによって増幅されたデータは、信号ノードＳ２を介してラッチ回路ＬＡＴに供給され、ライト制御信号ＷＥ０の立ち下がりエッジに同期して取り込まれる。ラッチ回路ＬＡＴに取り込まれたライトデータＤＯＵＴは、Ｉ／ＯラインＭＩＯを介してメモリバンクＢＡＮＫ０内に供給される。
【００３９】
以上の構成により、振幅がＶＰＥＲＩ−ＶＳＳであるライトデータＤＡＴＡがドライバ回路ＤＡｋによって小振幅化され、小振幅化されたライトデータＤＡＴＡがデータバスＤＢを介して転送される。そして、レシーバ回路Ｒ０ｋ側においては、信号受信回路１１０によって振幅がＶＰＥＲＩ−ＶＳＳに再生され、ライトデータＤＯＵＴとして出力される。
【００４０】
図６は、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【００４１】
図６に示すように、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ９がオンすることから、データバスＤＢの電位がＶＳＳから上昇を始める。但し、データバスＤＢは配線長が長く、寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるまではトランジスタＭ７がオン状態であり、したがって、第２の端子Ｔ２の電位もデータバスＤＢの電位と連動して上昇する。また、第２の端子Ｔ２の電位がアンプ回路ＡＭＰのしきい値である中間電位を超えるまではトランジスタＭ３，Ｍ６がオンし、トランジスタＭ４，Ｍ５がオフしている。このため、この期間においてはトランジスタＭ９，Ｍ３，Ｍ１を介して電流が流れるが、トランジスタＭ１，Ｍ３の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。
【００４２】
そして、データバスＤＢの電位がアンプ回路ＡＭＰのしきい値である中間電位を超えると、トランジスタＭ３，Ｍ６がオフし、トランジスタＭ４，Ｍ５がオンする。さらに、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えると、トランジスタＭ７がオフ状態に変化する。これにより第２の端子Ｔ２はデータバスＤＢから切り離され、もはや第２の端子Ｔ２はトランジスタＭ９によって駆動されなくなる。しかしながら、この時点で既にアンプ回路ＡＭＰに含まれるトランジスタＭ２，Ｍ４がオンしていることから、第２の端子Ｔ２の電位はトランジスタＭ２，Ｍ４によって高められる。この時、トランジスタＭ２，Ｍ４が駆動すべき負荷（Ｃ２）は、トランジスタＭ７がオフしていることにより非常に小さい（データバスＤＢの負荷Ｃ１が含まれない）ことから、図６に示すように、第２の端子Ｔ２の電位はＶＰＥＲＩに向かって急速に上昇する。
【００４３】
これにより、アンプ回路ＡＭＰによる増幅動作が速やかに行われ、ライトデータＤＯＵＴがハイレベルに変化する。その後もデータバスＤＢのレベルは緩やかに上昇を続け、トランジスタＭ７のオフ状態が確保される。データバスＤＢのレベルは最終的にＶＰＥＲＩ−ＬＶｔｈまで充電される。
【００４４】
このように、本実施形態では、データバスＤＢがＶＰＥＲＩまで充電されないことから、データバスＤＢの充放電電流を抑制することが可能となる。
【００４５】
図７は、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【００４６】
図７に示すように、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化した後にライト制御信号ＷＥＡ，ＷＥ０が活性化すると、トランジスタＭ８のオンによって、データバスＤＢの電位がＶＰＥＲＩ−ＬＶｔｈから低下を始める。この場合も、データバスＤＢの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下となるまではトランジスタＭ７はオフ状態である。この時、トランジスタＭ２，Ｍ４がオンしていることから、第２の端子Ｔ２の電位はＶＰＥＲＩに維持される。
【００４７】
その後、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下になると、トランジスタＭ７がオン状態に変化する。これにより第２の端子Ｔ２はデータバスＤＢと接続され、信号ノードＳ１の電位が速やかに低下する。この時トランジスタＭ２，Ｍ４もオンしているため、この期間においてはトランジスタＭ２，Ｍ４，Ｍ８を介して電流が流れるが、トランジスタＭ２，Ｍ４の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。
【００４８】
そして、データバスＤＢの電位がアンプ回路ＡＭＰのしきい値である中間電位を下回ると、トランジスタＭ３，Ｍ６がオンし、トランジスタＭ４，Ｍ５がオフする。これにより、アンプ回路ＡＭＰによる増幅動作が速やかに行われ、ライトデータＤＯＵＴがローレベルに変化する。その後もデータバスＤＢのレベルは緩やかに低下を続け、トランジスタＭ７のオン状態が確保される。データバスＤＢのレベルは最終的にＶＳＳまで放電される。
【００４９】
以上説明したように、本実施形態によれば、データバスＤＢの振幅がＶＰＥＲＩ−ＬＶｔｈに低減されていることから、データバスＤＢの充放電に伴う消費電力を低減することが可能となる。しかも、データバスＤＢの振幅がＶＰＥＲＩ−ＮＶｔｈを超えると第２の端子Ｔ２がデータバスＤＢから切り離され、アンプ回路ＡＭＰによって第２の端子Ｔ２が充電されることから、ローレベルからハイレベルへの変化速度を高速化することも可能となる。一方、アンプ回路ＡＭＰが反転するまでの期間においては僅かに貫通電流が発生するが、これによる消費電力の増大は、データバスＤＢの振幅縮小による消費電力の低減よりも十分に小さい。特に、特許文献２に記載された半導体装置では、ハイレベルからローレベルへの変化時において、ライト制御信号ＷＥＡ，ＷＥ０が活性化している期間に亘って貫通電流が発生するが、本実施形態ではこのような貫通電流は生じない。これにより、特許文献２に記載された半導体装置よりもさらに消費電力を低減することが可能となる。
【００５０】
図８は変形例を示す回路図であり、図５に示した回路と比べてドライバ回路ＤＡｋの回路構成及びトランジスタＭ７のゲート電極に印加される電圧が相違している。その他の回路構成については図５と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
図８に示す変形例では、電源電位ＶＰＥＲＩが供給される電源配線とトランジスタＭ９との間にＮチャンネル型ＭＯＳトランジスタＭ１０が挿入されており、そのゲート電極には内部電位ＶＢＵＳ（＜ＶＰＥＲＩ）が供給されている。これにより、トランジスタＭ１０のソース電位はＶＢＵＳ−ＬＶｔｈとなるため、データバスＤＢ上の信号振幅はＶＢＵＳ−ＬＶｔｈに低減される。そして、スイッチ回路１２０を構成するトランジスタＭ７のゲート電極にも内部電位ＶＢＵＳが供給されることから、スイッチ回路１２０を通過する信号の振幅はさらにＶＢＵＳ−ＮＶｔｈに制限される。これにより、図５に示した回路に比べてさらに消費電流を削減することが可能となる。本明細書においては、内部電位ＶＢＵＳを「第３の電位」と呼ぶことがある。
【００５２】
図９は、他の実施形態の回路図である。
【００５３】
図９に示すように、本実施形態による回路は、レシーバ回路Ｒ０ｋにクロックトインバータＩＮＶが追加されるとともに、レシーバ回路Ｒ０ｋの動作タイミング信号としてライト制御信号ＲＥＢが用いられている点において、図５に示した回路と主に異なっている。クロックトインバータＩＮＶは、アンプ回路ＡＭＰとラッチ回路ＬＡＴとの間に挿入されており、その入力ノードは第２の信号ノードＳ２に接続されている。また、第２の信号ノードＳ２と接地電位ＶＳＳとの間には、Ｎチャンネル型ＭＯＳトランジスタＭ１１，Ｍ１２が直列接続されている。これらトランジスタＭ１１，Ｍ１２のゲート電極には、ライト制御信号ＲＥＢが供給される。このため、ライト制御信号ＲＥＢがハイレベルである期間は、第２の信号ノードＳ２はローレベルに固定される。ライト制御信号ＲＥＢは、ライト制御信号ＷＥＡの反転信号を遅延させた信号であり、ライトデータＤＡＴＡがローレベルからハイレベルに変化する場合に、スイッチ回路１２０を構成するトランジスタＭ７がオフするタイミングで活性化するよう、その遅延量が調整されている。
【００５４】
図１０は、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化する場合の動作を示す波形図である。
【００５５】
図１０に示すように、ライトデータＤＡＴＡがローレベル（ＶＳＳ）からハイレベル（ＶＰＥＲＩ）に変化した後にライト制御信号ＷＥＡが活性化すると、トランジスタＭ９がオンすることから、データバスＤＢの電位がＶＳＳから上昇を始める。上述の通り、データバスＤＢは寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えるまではトランジスタＭ７がオン状態であり、したがって、第２の端子Ｔ２の電位もデータバスＤＢの電位と連動して上昇する。この期間においては、ライト制御信号ＲＥＢが未だハイレベルである。このためアンプ回路ＡＭＰは非活性状態であり、第２の信号ノードＳ２はトランジスタＭ１１，Ｍ１２によりローレベルに固定されている。アンプ回路ＡＭＰが非活性状態であるため、この期間においてはアンプ回路ＡＭＰに電流は流れない。
【００５６】
そして、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈを超えると、トランジスタＭ７がオフ状態に変化する。このタイミングでライト制御信号ＲＥＢがローレベルに活性化し、これによりアンプ回路ＡＭＰ及びクロックトインバータＩＮＶが活性化する。アンプ回路ＡＭＰが活性化した時点では、第１の信号ノードＳ１の電位は第２の信号ノードＳ２の電位よりも十分に高いため、第１の信号ノードＳ１がＶＰＥＲＩレベル、第２の信号ノードがＶＳＳレベルに安定する。その結果、ライトデータＤＯＵＴは直ちにハイレベルとなる。
【００５７】
このように、本実施形態では、初期状態において第２の信号ノードＳ２がローレベルとされていることから、ライトデータＤＡＴＡがローレベルからハイレベルに変化する場合、アンプ回路ＡＭＰを反転させる必要がない。このため、ライトデータＤＡＴＡがローレベルからハイレベルに変化する際の動作マージンを拡大することが可能となる。
【００５８】
図１１は、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化する場合の動作を示す波形図である。
【００５９】
図１１に示すように、ライトデータＤＡＴＡがハイレベル（ＶＰＥＲＩ）からローレベル（ＶＳＳ）に変化した後にライト制御信号ＷＥＡが活性化すると、トランジスタＭ８のオンによって、データバスＤＢの電位がＶＰＥＲＩ−ＬＶｔｈから低下を始める。この場合も、データバスＤＢの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路１２０を構成するトランジスタＭ７はしきい値電圧がＮＶｔｈであることから、データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下となるまではトランジスタＭ７はオフ状態である。データバスＤＢの電位がＶＰＥＲＩ−ＮＶｔｈ以下になれば、トランジスタＭ７はオン状態に変化し、第１の信号ノードＳ１にはデータバスＤＢの寄生容量が接続される。この期間においては、ライト制御信号ＲＥＢが未だハイレベルである。このためアンプ回路ＡＭＰは非活性状態であり、第２の信号ノードＳ２はトランジスタＭ１１，Ｍ１２によりローレベルに固定されている。この期間においてはアンプ回路ＡＭＰに電流は流れない。
【００６０】
その後、ライト制御信号ＲＥＢがローレベルに活性化すると、トランジスタＭ１，Ｍ２がオンするため、アンプ回路ＡＭＰが活性化する。このとき、第２の信号ノードＳ２のレベルはＶＳＳであり、第１の信号ノードＳ１のレベルよりも低いものの、この時点では既に第１の信号ノードＳ１がデータバスＤＢに接続されているため、アンプ回路ＡＭＰの動作電流に対して第１の信号ノードＳ１の容量が非常に大きくなる。その結果、アンプ回路ＡＭＰは直ちに反転し、第１の信号ノードＳ１がＶＳＳレベル、第２の信号ノードがＶＰＥＲＩレベルに駆動される。その結果、ライトデータＤＯＵＴはローレベルとなる。
【００６１】
このように、本実施形態では、初期状態において第２の信号ノードＳ２がローレベルとされているものの、信号ノードＳ１とＳ２の容量バランスに大きな差があることから、これを利用してアンプ回路ＡＭＰを直ちに反転させることが可能となる。
【００６２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６３】
例えば、上記実施形態では、本発明による半導体装置をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリ（ＳＲＡＭ、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭなど）に適用することも可能であるし、メモリ以外の半導体装置に適用することも可能である。要するに、一般的な「ドライバ回路」及び「レシーバ回路」からなるデータ送受信回路に適用可能である。
【符号の説明】
【００６４】
１０ コントロール部
１２ デコード回路
２０ リード制御回路
３０ ライト制御回路
１２０ スイッチ回路
Ｄ０ｋ〜Ｄ３ｋ、ＤＡｋ ドライバ回路
ＤＢ データバス
ＤＱ０〜ＤＱｎ データ入出力端子
Ｍ１〜Ｍ１２ トランジスタ
Ｒ０ｋ〜Ｒ３ｋ、ＲＡｋ レシーバ回路
ＲＷＢＳ リードライトバス
【特許請求の範囲】
【請求項１】
第１の端子に信号を出力するドライバ回路と、
第２の端子から前記信号を受信するレシーバ回路と、
前記第１及び第２の端子間に接続され、前記信号の振幅を制限するスイッチ回路と、を備え、
前記レシーバ回路は、対を成す第１及び第２の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第１の信号ノードが前記第２の端子に接続されていることを特徴とする半導体装置。
【請求項２】
前記アンプ回路は、第１及び第２の電源ノードと、第１の電位が供給される第１の電源配線と前記第１の電源ノードとの間に接続された第１導電型の第１のトランジスタと、第２の電位が供給される第２の電源配線と前記第２の電源ノードとの間に接続された第２導電型の第２のトランジスタとをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アンプ回路は、
前記第１の信号ノードと前記第１の電源ノードとの間に接続され、ゲート電極が前記第２の信号ノードに接続された前記第１導電型の第３のトランジスタと、
前記第１の信号ノードと前記第２の電源ノードとの間に接続され、ゲート電極が前記第２の信号ノードに接続された前記第２導電型の第４のトランジスタと、
前記第２の信号ノードと前記第１の電源ノードとの間に接続され、ゲート電極が前記第１の信号ノードに接続された前記第１導電型の第５のトランジスタと、
前記第２の信号ノードと前記第２の電源ノードとの間に接続され、ゲート電極が前記第１の信号ノードに接続された前記第２導電型の第６のトランジスタと、を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記レシーバ回路は、前記アンプ回路の前記第２の信号ノードに接続されたラッチ回路をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記スイッチ回路は、前記第１及び第２の端子間に接続され、ゲート電極に所定の電位が供給される第１導電型の第７のトランジスタを含むことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記所定の電位は前記第２の電位と等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記所定の電位は前記第２の電位よりも低い第３の電位であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ドライバ回路は、前記第１の電源配線と前記第２の電源配線との間にこの順に直列接続された第８乃至第１０のトランジスタを含み、
前記第８のトランジスタと前記第９のトランジスタの接続点は前記第１の端子に接続され、
前記第１０のトランジスタのゲート電極には前記第３の電位が供給され、
前記第８及び第９のトランジスタは入力信号に基づいて排他的にオンする、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記レシーバ回路は、入力ノードが前記アンプ回路の前記第２の信号ノードに接続されたクロックトインバータをさらに含み、
前記アンプ回路と前記クロックトインバータは同時に活性化されることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後に活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後、前記第７のトランジスタがオフするタイミングで活性化されることを特徴とする請求項１０に記載の半導体装置。
【請求項１】
第１の端子に信号を出力するドライバ回路と、
第２の端子から前記信号を受信するレシーバ回路と、
前記第１及び第２の端子間に接続され、前記信号の振幅を制限するスイッチ回路と、を備え、
前記レシーバ回路は、対を成す第１及び第２の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第１の信号ノードが前記第２の端子に接続されていることを特徴とする半導体装置。
【請求項２】
前記アンプ回路は、第１及び第２の電源ノードと、第１の電位が供給される第１の電源配線と前記第１の電源ノードとの間に接続された第１導電型の第１のトランジスタと、第２の電位が供給される第２の電源配線と前記第２の電源ノードとの間に接続された第２導電型の第２のトランジスタとをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アンプ回路は、
前記第１の信号ノードと前記第１の電源ノードとの間に接続され、ゲート電極が前記第２の信号ノードに接続された前記第１導電型の第３のトランジスタと、
前記第１の信号ノードと前記第２の電源ノードとの間に接続され、ゲート電極が前記第２の信号ノードに接続された前記第２導電型の第４のトランジスタと、
前記第２の信号ノードと前記第１の電源ノードとの間に接続され、ゲート電極が前記第１の信号ノードに接続された前記第１導電型の第５のトランジスタと、
前記第２の信号ノードと前記第２の電源ノードとの間に接続され、ゲート電極が前記第１の信号ノードに接続された前記第２導電型の第６のトランジスタと、を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記レシーバ回路は、前記アンプ回路の前記第２の信号ノードに接続されたラッチ回路をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記スイッチ回路は、前記第１及び第２の端子間に接続され、ゲート電極に所定の電位が供給される第１導電型の第７のトランジスタを含むことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記所定の電位は前記第２の電位と等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記所定の電位は前記第２の電位よりも低い第３の電位であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ドライバ回路は、前記第１の電源配線と前記第２の電源配線との間にこの順に直列接続された第８乃至第１０のトランジスタを含み、
前記第８のトランジスタと前記第９のトランジスタの接続点は前記第１の端子に接続され、
前記第１０のトランジスタのゲート電極には前記第３の電位が供給され、
前記第８及び第９のトランジスタは入力信号に基づいて排他的にオンする、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記レシーバ回路は、入力ノードが前記アンプ回路の前記第２の信号ノードに接続されたクロックトインバータをさらに含み、
前記アンプ回路と前記クロックトインバータは同時に活性化されることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後に活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後、前記第７のトランジスタがオフするタイミングで活性化されることを特徴とする請求項１０に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９２１２（Ｐ２０１３−９２１２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４１３７４（Ｐ２０１１−１４１３７４）
【出願日】平成２３年６月２７日（２０１１．６．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２７日（２０１１．６．２７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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