【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。 （もっと読む）

【課題】 低電力シグナリングシステムを提供する。
【解決手段】 低電力シグナリングシステムにおいて、集積回路素子は、協働して、ソース同期タイミング基準を伴わない情報搬送シンボルの高速送信を可能にする開ループクロック分配回路および送信回路とを含む。開ループクロック分配回路は、外部供給クロック信号に応答して送信クロック信号を生成し、送信回路は、送信クロック信号の遷移に応答して、シンボルシーケンスを外部信号線に出力する。各シンボルは、送信回路の出力においてシンボル時間にわたって有効であり、送信クロック信号と外部供給クロック信号との位相オフセットは、少なくともシンボル時間だけドリフトすることが許される。 （もっと読む）

【課題】 低電力シグナリングシステムを提供する。
【解決手段】 低電力シグナリングシステムにおいて、集積回路素子は、協働して、ソース同期タイミング基準を伴わない情報搬送シンボルの高速送信を可能にする開ループクロック分配回路および送信回路とを含む。開ループクロック分配回路は、外部供給クロック信号に応答して送信クロック信号を生成し、送信回路は、送信クロック信号の遷移に応答して、シンボルシーケンスを外部信号線に出力する。各シンボルは、送信回路の出力においてシンボル時間にわたって有効であり、送信クロック信号と外部供給クロック信号との位相オフセットは、少なくともシンボル時間だけドリフトすることが許される。 （もっと読む）

【課題】 低電力シグナリングシステムを提供する。
【解決手段】 低電力シグナリングシステムにおいて、集積回路素子は、協働して、ソース同期タイミング基準を伴わない情報搬送シンボルの高速送信を可能にする開ループクロック分配回路および送信回路とを含む。開ループクロック分配回路は、外部供給クロック信号に応答して送信クロック信号を生成し、送信回路は、送信クロック信号の遷移に応答して、シンボルシーケンスを外部信号線に出力する。各シンボルは、送信回路の出力においてシンボル時間にわたって有効であり、送信クロック信号と外部供給クロック信号との位相オフセットは、少なくともシンボル時間だけドリフトすることが許される。 （もっと読む）

【課題】メモリ側の多相クロックのずれを補正する。
【解決手段】複数のデータ入出力端子に接続されたデータ入力回路とデータ出力回路とを備えた半導体装置であって、データ入力回路あるいはデータ出力回路の少なくとも一方が、データを取り込むタイミング信号となる位相の異なる多相クロック信号によりデータを取り込み、データを取り込む有効範囲が多相クロック信号ごとにほぼ均一になるように調整する。本発明によれば、入力あるいは出力タイミング信号である多相クロック信号を個別に調整することにより、データのウィンドウ幅を均一にすることができるため、半導体装置の特性を改善することができる。 （もっと読む）

【課題】外部から印加されたアドレス信号を制御する内部制御信号を、外部から印加されたコマンド信号を制御する他の内部制御信号よりも早い時点でアクティブにし、データのアクセスのための十分な時間を確保することができる半導体メモリ装置及びその動作方法を提供すること。
【解決手段】本発明の半導体メモリ装置は、外部コマンドをデコードし、それに対応する内部動作の実行を指示する内部コマンド信号を出力するコマンドデコード部と、該コマンドデコード部の出力に対応して、外部から入力されたアドレスをデコードした内部アドレス信号を、前記内部動作を制御するストローブ信号よりも先にアクティブにする制御部と、前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するデコード部とを備える。 （もっと読む）

【課題】ライト動作時の消費電力を削減可能な半導体記憶装置を提供する。
【解決手段】振幅縮小部１２は入力されたライトデータの振幅を縮小してグローバルデータ伝送路ＧＷ、／ＧＷに伝送し、グローバルデータ伝送路ＧＷ、／ＧＷは複数のメモリセルアレイ部ＭＡ００〜ＭＡｎ１ごとに設けられたライト用センスアンプＳＡ００〜ＳＡｎ１に対して小振幅化されたライトデータを供給し、ライト用センスアンプＳＡ００〜ＳＡｎ１は小振幅化されたライトデータの振幅を増幅した後、ライトデータをメモリセルに書き込む構成にすることにより、ライトデータ伝送時の消費電力を削減し、書き込み不良を防止する。 （もっと読む）

【課題】大容量のＤＲＡＭをハードマクロとして構成する場合等、プロセス微細化に伴い、制御回路群の微細化に伴うスケール比の不均衡により面積効率、性能、配線効率の低下要因を防止する。
【解決手段】メモリアレイ領域４０１と制御領域４０２が接し、かつ平面から見て凸形状で配置されている。これにより、大容量のＤＲＡＭ等のメモリにおいてレイアウト面積が最適化され、コストダウン効果が得られる。すなわち、大容量のＤＲＡＭは、大小様々なバリエーションが必要とされるＲＯＭ、ＳＲＡＭと異なり、搭載個数が限られ、半導体装置に占める割合も大きい為、四角形である事は配置し易い必須条件ではない事に着目し、大容量のＤＲＡＭを面積効率、配線効率を最適化して構成し、かつシステムＬＳＩを実現する上でも、レイアウトし易い構成のハードマクロとして提供することができる。 （もっと読む）

ＩＣをリセットする外部リセット信号を受信するように構成された同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）集積回路（ＩＣ）は、外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファを備える。ＳＤＲＡＭ ＩＣは、（ａ）ＲＳＴ信号、（ｂ）ＳＤＲＡＭが外部命令を受信する準備ができている時間を示すクロック活性化信号ＣＫＥ、及び（ｃ）モードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号ＭＲＳ_Ｐから、内部リセット信号Ｒｅｓｅｔ＿Ｅｎを生成するように構成されたリセット回路を更に備える。
（もっと読む）

【課題】 半導体記憶装置の読出動作時におけるグラウンドレベルの変動による誤書き込みを防止する。
【解決手段】 読出動作時に出力バッファ２０から出力される出力開始信号ＤＱＨと、この出力開始信号ＤＱＨを遅延回路４０で遅延させて生成した遅延信号ＤＱＤとの論理和をマスク信号ＤＱＨＷとして出力し、これを初段回路３０Ａに与える。初段回路３０Ａでは、マスク信号ＤＱＨＷが“Ｈ”の間、入出力制御回路２４に対して書込を禁止する旨の“Ｌ”の書込制御信号ＷＥ０が強制的に出力される。これにより、接地電位ＶＳＳの変動によって外部入力の書込制御信号／ＷＥが誤って“Ｌ”になっても、誤書き込みを防止することができる。 （もっと読む）

２種の動作モードを有するメモリ素子。第一のモードにおいて、データストローブはソース同期されていて、データの送信中である場合、メモリ素子により駆動される。第二のモードにおいて、メモリ素子はデータストローブを駆動しない。このモードでは、データストローブ信号は、書込データをサンプリングする自由継続クロックとして用いられる。コントローラによる読込みデータの取得は、システム・クロックからの較正済み内部タイミング基準を用いてコントローラにより計時される。
（もっと読む）