【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】メモリの書き込み動作の実行に必要な信号のタイミングを較正する手法を提供する。
【解決手段】メモリ制御装置が、書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する（３０８）ように構成されており、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含み、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返される。 （もっと読む）

【課題】ストローブ信号の変化によって基準電位に重畳するノイズを低減し、これにより、基準電位を用いる入力レシーバ回路の動作マージンの低下を防止する。
【解決手段】ストローブ信号ＩＤＱＳＴによって活性化され、入力信号ＤＱの電位と基準電位ＶＲＥＦとを比較することによって出力信号ＩＤＱＲを生成する入力レシーバ回路１７Ｒと、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズをキャンセルするノイズキャンセラ１００Ｔとを備える。本発明によれば、ノイズキャンセラ１００Ｔによって基準電位ＶＲＥＦに生じるノイズがキャンセルされることから、入力レシーバ回路１７Ｒの動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。 （もっと読む）

【課題】入力信号に基づいて位相の一致した相補の出力信号を生成する。
【解決手段】半導体装置に含まれるスプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ１を出力するインバータＩＮＶ１と、反転信号ＩＢ１を受けて非反転信号ＩＴ１（第１の出力信号）を出力するインバータＩＮＶ２が縦続接続される信号パスＰＡＳＳ１を含む。また、スプリッター回路１０は、入力信号ＩＮＴを受けて反転信号ＩＢ３（第２の出力信号）を出力するインバータＩＮＶ３を含む信号パスＰＡＳＳ２を含む。また、インバータＩＮＶ３と補助インバータＩＮＶＣは出力信号線を共有する。インバータＩＮＶ３と補助インバータＩＮＶＣは、共に、入力信号ＩＮＴの反転信号を電源とする。 （もっと読む）

【課題】アドレス入力バッファによる電力消費を低減可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 （もっと読む）

【課題】コマンド入力用のコマンドクロックと書き込みデータ入力用の書き込みクロックの位相ずれに拘らず正常なタイミングで書き込みデータの取り込みが可能な同期メモリの動作方法を提供する。
【解決手段】メモリコントローラは、クロックとともにストローブ信号をメモリに供給する。該ストローブ信号は書き込みコマンドを検出するとディスエーブルからプリアンブル期間を示すロー状態になり、書き込みデータの先頭に一致する時点でハイになり、書き込みバーストの残りの期間でローになる。メモリはストローブ信号のハイを受信すると書き込みデータの受け取りを開始する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】半導体記憶装置において未使用ビットが存在すると、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。
【解決手段】図１に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能（不揮発性）で、且つ、書き込み回数にも制限が無い、新たな構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。なお、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持を行う。 （もっと読む）

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。 （もっと読む）

【課題】プリアンブル期間で内部ストローブ信号がトグルされてもデータストローブ信号の最後の立下がりエッジを正確に感知して書き込み動作のエラーを防止できるようにしたデータ入力回路を提供すること。
【解決手段】プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタとを備えることを特徴とする。 （もっと読む）

【課題】電圧レベルシフト回路において、入力信号の信号レベルによる応答特性の差違を抑制する。
【解決手段】電圧レベルシフト回路は、入力信号とは異なる電圧振幅を有する出力信号ＶＯＵＴを生成する。インバータＩＮＶ２は、入力信号にしたがってＶＳＳ〜ＶＤＤＩの範囲の電圧Ｖ１を生成する。インバータＩＮＶ３は、入力信号にしたがってＶＳＳ〜ＶＰＥＲＩの範囲の電圧Ｖ２を生成する。インバータＩＮＶ４は、Ｖ１およびＶ２にしたがって出力信号ＶＯＵＴを生成する。 （もっと読む）

【課題】ポストアンブル期間でデータストローブ信号のリンギングによる書き込み動作のエラーを防止できるようにしたデータ入力回路を提供すること。
【解決手段】書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号パルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部とを備えることを特徴とする。 （もっと読む）

【課題】データ入力端子とデータ出力端子を分離し、スループットを向上させるとともに、端子数の増加を抑制できる半導体記憶装置及びメモリシステムを提供する。
【解決手段】少なくとも一つのライトデータ入力端子と、ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、データ記憶部と、第１の周波数の信号に同期してデータ記憶部から読み出したリードデータをリードデータ出力端子から出力するデータ出力回路と、ライトデータ入力端子から入力したライトデータを第１の周波数のＮ倍の周波数のライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、を備える。 （もっと読む）

【課題】小振幅信号を高速に増幅して出力し、かつ、消費電力の少ないアンプを備える半導体装置を提供する。
【解決手段】クロックに同期してデータが更新される小振幅信号を受信するアンプ部と、アンプ部の出力に接続された出力部と、を備え、アンプ部はクロックに同期して小振幅信号の論理レベルが遷移しうるタイミングで電流源の電流を増加し、遷移しないタイミングで電流を減少する。出力部はクロックに同期してアンプ部の出力データの論理レベルが遷移しうるタイミングで出力インピーダンスを低下させて高速に負荷を駆動すると共に、論理レベルが遷移しないタイミングで出力インピーダンスを増加させて貫通電流が流れることを防ぐ。 （もっと読む）

【課題】 半導体メモリのデータ端子を任意に選択可能にし、１つの半導体メモリを様々な端子仕様のコントローラに接続する。
【解決手段】 半導体メモリは、複数のデータ端子と、データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、設定期間にデータ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、第１許可禁止信号として出力するレジスタとを有している。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）

【課題】 ＳＳＮに関連する問題を軽減するシステムおよび方法を提供すること。
【解決手段】 シングルエンドの通信チャネルを介して第１の集積回路（ＩＣ）が第２のＩＣと通信する通信システムを開示する。双方向基準チャネルは、第１のＩＣおよび第２のＩＣ間に延在し、両エンドで終端される。基準チャネルの各エンドにおける終端インピーダンスは、信号を異なる方向に通信するための異なるモードをサポートする。基準チャネルの終端インピーダンスは、それぞれの信号方向に最適化されることができる。 （もっと読む）

【課題】貫通電流の量を低減し、応答速度の低下を抑制する。
【解決手段】差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。ＮＭＯＳトランジスタ１９のサイズは、ＮＭＯＳトランジスタ１３のサイズよりも小さい。 （もっと読む）

【課題】従来の半導体集積回路は、データの送受信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、双方向用信号線を介してデータの送受信が行われるＳｏＣ回路１００及びＳＤＲＡＭ回路１０１を備え、ＳｏＣ回路１００は、電源と双方向用信号線との間に設けられた抵抗２０７，２０８と、抵抗２０７，２０８に流れる電流のオンオフを制御するスイッチ２０９，２１０と、を有するターミネーション回路２０４と、データ受信時にはスイッチ２０９，２１０をオンし、データ送信時にはスイッチ２０９，２１０をオフし、データ受信後にさらに別のデータを受信する場合には、先のデータ受信後から所定の期間スイッチ２０９，２１０をオンし続けるように、ターミネーション回路２０４に対して制御信号２００を出力する制御回路２０５と、を備える。 （もっと読む）