半導体装置
【課題】ストローブ信号の変化によって基準電位に重畳するノイズを低減し、これにより、基準電位を用いる入力レシーバ回路の動作マージンの低下を防止する。
【解決手段】ストローブ信号ＩＤＱＳＴによって活性化され、入力信号ＤＱの電位と基準電位ＶＲＥＦとを比較することによって出力信号ＩＤＱＲを生成する入力レシーバ回路１７Ｒと、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズをキャンセルするノイズキャンセラ１００Ｔとを備える。本発明によれば、ノイズキャンセラ１００Ｔによって基準電位ＶＲＥＦに生じるノイズがキャンセルされることから、入力レシーバ回路１７Ｒの動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。
【解決手段】ストローブ信号ＩＤＱＳＴによって活性化され、入力信号ＤＱの電位と基準電位ＶＲＥＦとを比較することによって出力信号ＩＤＱＲを生成する入力レシーバ回路１７Ｒと、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズをキャンセルするノイズキャンセラ１００Ｔとを備える。本発明によれば、ノイズキャンセラ１００Ｔによって基準電位ＶＲＥＦに生じるノイズがキャンセルされることから、入力レシーバ回路１７Ｒの動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ストローブ信号に同期して入力信号を取り込む入力レシーバ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のように高速なデータ転送を行う半導体デバイスにおいては、データ信号の入出力がストローブ信号に同期して行われることがある（特許文献１参照）。一方、入力データ信号を受ける入力レシーバ回路は、入力データ信号の電位と基準電位とを比較することによって出力信号を生成する構成を有していることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１２８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ストローブ信号の変化が基準電位にノイズを生じさせることがある。基準電位にノイズが重畳すると入力レシーバ回路の動作マージンが低下し、高速なデータ転送が困難になるという問題があった。
【０００５】
このような問題は、基準電位を半導体装置の内部で生成する場合においては特に顕著となる。また、ストローブ信号によって活性化されるタイプの入力レシーバ回路を用いる場合においても、上記の問題は特に顕著となる。さらに、外部から供給される相補の外部ストローブ信号によって上記のストローブ信号が生成され、入力データ信号が供給されない期間においては外部ストローブ信号の電位がハイレベル又はローレベルに固定される場合においても、上記の問題は特に顕著となる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラとを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ノイズキャンセラによって基準電位に生じるノイズがキャンセルされることから、入力レシーバ回路の動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】ライト動作時におけるライトデータＤＱ及び外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【図３】比較例によるタイミング図である。
【図４】データ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【図５】入力レシーバ回路１７Ｒの回路図である。
【図６】ノイズキャンセラ１００Ｔの回路図である。
【図７】入力レシーバ回路１７Ｒとノイズキャンセラ１００Ｔの接続関係を示す回路図である。
【図８】実施形態の効果を説明するためのタイミング図である。
【図９】ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合のタイミング図である。
【図１０】ストローブ信号の変化がノイズ源となりにくい回路構成を示す図である。
【図１１】変形例によるデータ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ端子２１を介してデータの入出力を行う回路ブロックである。
【００１３】
半導体装置１０にはデータ端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１４】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１５】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１６】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１７】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０などの動作を制御する。
【００１８】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００１９】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２０】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。データ入出力回路１７において基準電位ＶＲＥＦがどのように使用されるかについては、追って詳述する。
【００２１】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２２】
以上が本実施形態による半導体装置１０の全体構造である。以下、データ入出力回路１７及びストローブ回路１８に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２３】
図２は、ライト動作時におけるライトデータＤＱ及び外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【００２４】
図２に示す例ではバースト長が８ビットであり、時刻ｔ１１から時刻ｔ１２までの期間においてライトデータＤＱがシリアルに入力されている。ここで、バースト長とは、１回のロウアクセスに基づいてシリアルに入力される（又は出力する）データＤＱのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、ＤＤＲ４（Double Data Rate 4）型のＳＤＲＡＭ（Synchronous DRAM）においては８ビットである。
【００２５】
図２に示すように、時刻ｔ１１以前においては、ライトデータＤＱを入力すべきデータ端子２１のレベルがＶＤＤレベルに固定されている。同様に、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入力すべきストローブ端子２２，２３のレベルもＶＤＤレベルに固定されているが、バースト入力が開始される時刻ｔ１１よりも以前の時刻ｔ１０から外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングとは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方がＶＤＤレベル、他方がＶＳＳレベルである相補信号となり、１／２クロックサイクルごとに両者のレベルが反転する状態を指す。時刻ｔ１０から時刻ｔ１１までの期間Ｐは、ライトデータＤＱのバースト入力を実行する前のプリアンプル期間に相当する。
【００２６】
そして、時刻ｔ１１になると、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングに同期してライトデータＤＱがバースト入力される。図２では、Ｄ０〜Ｄ７からなる８ビットがこの順にバースト入力されている。時刻ｔ１２にバースト入力が完了すると、端子２１〜２３のレベルがＶＤＤレベルに戻る。
【００２７】
図２に示す動作においては、時刻ｔ１０及び時刻ｔ１２において外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがノイズ源となりやすい。時刻ｔ１０は、いずれもＶＤＤレベルであった外部ストローブ信号ＤＱＳＴ，ＤＱＳＢが互いに相補のレベルとなる時刻であり、一方の外部ストローブ信号ＤＱＳＴについてはＶＤＤレベルのまま変化しないにもかかわらず、矢印ＤＮで示すように、他方の外部ストローブ信号ＤＱＳＢについてはＶＤＤレベルからＶＳＳレベルに変化する。また、時刻ｔ１２は、互いに相補レベルであった外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがいずれもＶＤＤレベルとなる時刻であり、一方の外部ストローブ信号ＤＱＳＢについてはＶＤＤレベルのまま変化しないにもかかわらず、矢印ＵＰで示すように、他方の外部ストローブ信号ＤＱＳＴについてはＶＳＳレベルからＶＤＤレベルに変化する。このように一方の信号のレベルのみが変化すると、これがノイズ源となる。後述するように、本実施形態においてはこのようなノイズ源による基準電位ＶＲＥＦのレベル変動が抑制される。
【００２８】
図３は、比較例によるタイミング図である。図３に示す例では、ライトデータＤＱを入力すべきデータ端子２１のレベルが時刻ｔ１１以前においてＶＲＥＦレベルに固定されている。ＶＲＥＦレベルとは、ＶＤＤレベルとＶＳＳレベルの中間レベルであり、したがって、
ＶＲＥＦ＝（ＶＤＤ＋ＶＳＳ）／２
と定義することができる。同様に、時刻ｔ１０以前においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢもＶＲＥＦレベルに固定されている。そして、時刻ｔ１０から時刻ｔ１２の期間において外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが行われる。
【００２９】
このように、終端レベルをＶＲＥＦに設定すると、クロッキングの開始時及び終了時においても外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの対称性が保たれるため、ノイズは発生しにくくなる。但し、図３に示すように外部ストローブ信号ＤＱＳＴ，ＤＱＳＢをＶＲＥＦレベルに終端する場合であっても、本発明の適用は可能である。
【００３０】
図４は、データ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【００３１】
図４に示すように、データ入出力回路１７には、２つの入力レシーバ回路１７Ｒ，１７Ｆが含まれている。入力レシーバ回路１７Ｒ，１７Ｆはいずれも正入力ノード（＋）と負入力ノード（−）を備え、その電位差に基づいて出力信号ＩＤＱＲ，ＩＤＱＦをそれぞれ生成する。出力信号ＩＤＱＲ，ＩＤＱＦは、図１に示したＦＩＦＯ回路１６に供給される。
【００３２】
入力レシーバ回路１７Ｒ，１７Ｆの正入力ノードには、データ端子２１を介してライトデータＤＱが供給され、負入力ノードには基準電位ＶＲＥＦが供給される。基準電位ＶＲＥＦは、電源回路４６に含まれる基準電位発生回路４６ａによって生成される。つまり、基準電位ＶＲＥＦは半導体装置１０の外部から与えられる外部電位ではなく、半導体装置１０の内部で生成される内部電位である。このため、基準電位ＶＲＥＦはノイズの影響を受けやすい。但し、本発明において、基準電位ＶＲＥＦとして外部電位を使用することも可能である。
【００３３】
入力レシーバ回路１７Ｒ，１７Ｆは、それぞれストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢに基づいて活性化される。ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢは、ストローブ回路１８に含まれるストローブレシーバ回路１８ａによって生成される内部信号である。ストローブレシーバ回路１８ａは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのレベルを比較し、外部ストローブ信号ＤＱＳＴの電位が外部ストローブ信号ＤＱＳＢの電位よりも高い場合には、ストローブ信号ＩＤＱＳＴをＶＤＤレベル、ストローブ信号ＩＤＱＳＢをＶＳＳレベルに駆動する。一方、外部ストローブ信号ＤＱＳＴの電位が外部ストローブ信号ＤＱＳＢの電位よりも低い場合には、ストローブ信号ＩＤＱＳＴをＶＳＳレベル、ストローブ信号ＩＤＱＳＢをＶＤＤレベルに駆動する。
【００３４】
図５は、入力レシーバ回路１７Ｒの回路図である。
【００３５】
図５に示すように、入力レシーバ回路１７Ｒはラッチ機能を有するアンプ回路であり、ゲート電極に基準電位ＶＲＥＦが供給されるＮチャンネル型ＭＯＳトランジスタＮ１と、ゲート電極にライトデータＤＱが供給されるＮチャンネル型ＭＯＳトランジスタＮ３とを備えている。トランジスタＮ１，Ｎ３のソースは、Ｎチャンネル型ＭＯＳトランジスタＮ２のドレインに共通接続されている。トランジスタＮ２のソースは接地電位ＶＳＳに接続され、ゲート電極にはストローブ信号ＩＤＱＳＴが供給される。また、トランジスタＮ１のドレインとトランジスタＮ３のドレインは、Ｎチャンネル型ＭＯＳトランジスタＮ４を介して接続されている。トランジスタＮ４のゲート電極には電源電位ＶＰＥＲＩが供給されている。
【００３６】
トランジスタＮ１，Ｎ３のドレインであるノードＡ，Ｂと電源電位ＶＰＥＲＩとの間には、フリップフロップ回路を構成するＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２及びＮチャンネル型ＭＯＳトランジスタＮ５，Ｎ６が接続されている。フリップフロップ回路の出力ノードＣからは出力信号ＩＤＱＲＴが出力され、出力ノードＤからは出力信号ＩＤＱＲＢが出力される。また、ストローブ信号ＩＤＱＳＴがローレベルになると、フリップフロップ回路のノードＡ〜Ｄは、Ｐチャンネル型ＭＯＳトランジスタＰ３〜Ｐ６によってＶＰＥＲＩレベルにリセットされる。
【００３７】
かかる構成により、入力レシーバ回路１７Ｒは、ストローブ信号ＩＤＱＳＴがハイレベルになると、ライトデータＤＱと基準電位ＶＲＥＦのレベル比較を行い、ライトデータＤＱの方が基準電位ＶＲＥＦよりもレベルが高い場合には、出力信号ＩＤＱＲＴをハイレベル、出力信号ＩＤＱＲＢをローレベルとする。逆に、ライトデータＤＱの方が基準電位ＶＲＥＦよりもレベルが低い場合には、出力信号ＩＤＱＲをローレベル、出力信号ＩＤＱＲＢをハイレベルとする。
【００３８】
尚、入力レシーバ回路１７Ｆについては、ストローブ信号ＩＤＱＳＴの代わりにストローブ信号ＩＤＱＳＢが用いられる他は、図５に示した回路構成を有している。
【００３９】
このように、入力レシーバ回路１７Ｒ，１７Ｆはラッチ機能を有するアンプ回路であることから、一般的な入力レシーバ回路のように、ラッチ機能を有しないアンプ回路とその後段にラッチ回路を接続した回路と比べて、高速なレシーバ動作が可能である。これは、図１０に示す補償用の遅延回路２０２が不要となるためである。その反面、入力初段にストローブ信号ＩＤＱＳＴ又はＩＤＱＳＢが用いられることから、ストローブ信号ＩＤＱＳＴ又はＩＤＱＳＢにノイズが重畳すると、入力レシーバ回路の動作マージンが低下する。しかしながら、このようなノイズは、次に説明するノイズキャンセラ１００Ｔ，１００Ｂによって大部分を除去することが可能である。
【００４０】
図４に示すように、ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢを伝送する配線ＬＴ，ＬＢと、基準電位ＶＲＥＦを伝送する配線ＬＶとの間には、それぞれノイズキャンセラ１００Ｔ，１００Ｂが接続されている。ノイズキャンセラ１００Ｔは、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズを打ち消すための回路である。同様に、ノイズキャンセラ１００Ｂは、ストローブ信号ＩＤＱＳＢの変化によって基準電位ＶＲＥＦに生じるノイズを打ち消すための回路である。
【００４１】
図６は、ノイズキャンセラ１００Ｔの回路図である。
【００４２】
図６に示すように、ノイズキャンセラ１００Ｔは、ストローブ信号ＩＤＱＳＴ及びテスト信号ＴＥＳＴに基づいてレプリカ信号ｒｐｌｃｌｋを生成するＰチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２及びＮチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２を備える。これらトランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２は、ＮＡＮＤゲート回路１０２を構成している。テスト信号ＴＥＳＴは、テスト動作時にローレベルとなる信号であり、通常動作時においてはハイレベルに固定される。このため、通常動作時においては、レプリカ信号ｒｐｌｃｌｋの波形はストローブ信号ＩＤＱＳＴの逆相となる。本発明においては、ＮＡＮＤゲート回路１０２を「逆相信号生成回路」と呼ぶことがある。
【００４３】
レプリカ信号ｒｐｌｃｌｋは、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ３ａ及びＮチャンネル型ＭＯＳトランジスタＮ２ａのゲート電極に供給される。図６に示すように、トランジスタＰ３ａとトランジスタＮ２ａとの間にはＮチャンネル型ＭＯＳトランジスタＮ１ａが接続されており、そのゲート電極には基準電位ＶＲＥＦが供給されている。
【００４４】
これらトランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａは、それぞれ入力レシーバ回路１７Ｒ又は１７Ｆに含まれるトランジスタＮ１，Ｎ２，Ｐ３のレプリカトランジスタである。したがって、トランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａの特性は、トランジスタＮ１，Ｎ２，Ｐ３と実質的に一致するよう設計することが好ましい。トランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａの特性と、トランジスタＮ１，Ｎ２，Ｐ３の特性を完全に一致させる必要はないが、トランジスタＮ１のゲート容量ＣｇとトランジスタＮ１ａのゲート容量Ｃｇについてはできる限り一致させることが好ましい。
【００４５】
尚、ノイズキャンセラ１００Ｂについては、ストローブ信号ＩＤＱＳＴの代わりにストローブ信号ＩＤＱＳＢが用いられる他は、図６に示した回路構成を有している。
【００４６】
図７は、入力レシーバ回路１７Ｒとノイズキャンセラ１００Ｔの接続関係を示す回路図である。
【００４７】
図７に示すように、入力レシーバ回路１７Ｒに含まれるトランジスタＮ２，Ｐ３には、ＡＮＤゲート回路１１０を介してストローブ信号ＩＤＱＳＴが入力される。このため、ストローブ信号ＩＤＱＳＴがローレベルからハイレベルに変化すると、トランジスタＮ１に含まれるゲート容量Ｃｇを介して基準電位ＶＲＥＦにハイレベルのノイズが重畳する。逆に、ストローブ信号ＩＤＱＳＴがハイレベルからローレベルに変化すると、トランジスタＮ１に含まれるゲート容量Ｃｇを介して基準電位ＶＲＥＦにローレベルのノイズが重畳する。但し、ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢは基本的に相補の信号であることから、発生するノイズは打ち消される。しかしながら、図２を用いて説明したように、時刻ｔ１２においてはストローブ信号ＩＤＱＳＴのみが変化するため、これによって生じるノイズは打ち消されない。
【００４８】
しかしながら、本実施形態では、ストローブ信号ＩＤＱＳＴを反転させたレプリカ信号ｒｐｌｃｌｋがレプリカ回路１０１に供給され、これが入力レシーバ回路１７Ｒにて生じるノイズと逆方向のノイズを発生させる。レプリカ回路１０１は、入力レシーバ回路１７Ｒに含まれる回路部分１７ａのレプリカである。その結果、基準電位ＶＲＥＦを伝送する配線ＬＶには、ハイレベルのノイズとローレベルのノイズの両方が与えられるため、基準電位ＶＲＥＦはほとんど変動しなくなる。
【００４９】
尚、ＡＮＤゲート回路１１０は、ノイズキャンセラ１００Ｔに含まれるＮＡＮＤゲート回路１０２による遅延と同等の遅延をストローブ信号ＩＤＱＳＴに与えるために設けられている。このため、ＡＮＤゲート回路１１０を通過したストローブ信号ＩＤＱＳＴを信号ｃｌｋと表記すると、信号ｃｌｋとレプリカ信号ｒｐｌｃｌｋの変化タイミングは実質的に一致する。本発明においては、ＡＮＤゲート回路１１０を「タイミング調整回路」と呼ぶことがある。
【００５０】
図８は、本実施形態の効果を説明するためのタイミング図である。図８に示す時刻ｔ１０〜ｔ１２は、図２に示したこれらの時刻に対応している。
【００５１】
図８に示すように、時刻ｔ１０においてはストローブ信号ＩＤＱＳＴのレベルは変化せず、矢印ＤＮで示すように、ストローブ信号ＩＤＱＳＢがハイレベルからローレベルに変化する。このため、基準電位ＶＲＥＦを伝送する配線ＬＶにはローレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ１００Ｂによって配線ＬＶにハイレベルのノイズが与えられるため、基準電位ＶＲＥＦの変動はごく僅かとなる。
【００５２】
同様に、時刻ｔ１２においてはストローブ信号ＩＤＱＳＢのレベルは変化せず、矢印ＵＰで示すように、ストローブ信号ＩＤＱＳＴがローレベルからハイレベルに変化する。このため、基準電位ＶＲＥＦを伝送する配線ＬＶにはハイレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ１００Ｔによって配線ＬＶにローレベルのノイズが与えられるため、基準電位ＶＲＥＦの変動はやはりごく僅かとなる。
【００５３】
そして、時刻ｔ１１〜ｔ１２の期間においてシリアルに入力されるライトデータＤ０〜Ｄ７は、入力レシーバ回路１７Ｒ，１７Ｆによって交互に受け付けられ、出力信号ＩＤＱＲ，ＩＤＱＦとして図１に示したＦＩＦＯ回路１６に供給される。本実施形態では、基準電位ＶＲＥＦが安定していることから、入力レシーバ回路の動作マージンが十分に確保されている。このため、図８に示すように、出力信号ＩＤＱＲ，ＩＤＱＦのウィンドウ幅が広くなる。
【００５４】
図９は、ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合のタイミング図である。
【００５５】
ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合、時刻ｔ１０におけるストローブ信号ＩＤＱＳＢの変化（矢印ＤＮ）により、基準電位ＶＲＥＦが低下する。基準電位ＶＲＥＦの低下はその後徐々に回復するが、本例では、基準電位ＶＲＥＦを半導体装置１０の内部で生成していることから基準電位ＶＲＥＦの供給能力はそれほど大きくない。このため、基準電位ＶＲＥＦの回復は緩やかとなる。このことは、時刻ｔ１１以降におけるライトデータの入力は、基準電位ＶＲＥＦが本来のレベルからややずれた状態で行われることを意味する。その結果、入力レシーバ回路の動作マージンが低下し、図９に示すように出力信号ＩＤＱＲ，ＩＤＱＦのウィンドウ幅が狭くなる。その後、時刻ｔ１２においては、ストローブ信号ＩＤＱＳＴの変化（矢印ＵＰ）により基準電位ＶＲＥＦが上昇する。
【００５６】
これに対し、本実施形態においては、ノイズキャンセラ１００Ｔ，１００Ｂによって基準電位ＶＲＥＦに重畳するノイズがキャンセルされることから、図９に示した問題が生じることはない。
【００５７】
このように、本実施形態によれば、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方のみが変化することによって生じる基準電位ＶＲＥＦのノイズを大幅に低減することが可能となる。特に、本実施形態のように基準電位ＶＲＥＦを半導体装置１０の内部で生成する場合、基準電位発生回路４６ａの駆動能力が限られることから、外部から供給される基準電位ＶＲＥＦと比べて、基準電位ＶＲＥＦのレベルが変動しやすい。このような場合であっても、本実施形態によれば、基準電位ＶＲＥＦのレベル変動を効果的に防止することが可能となる。これに伴い、基準電位発生回路４６ａの能力を下げることも可能となる。
【００５８】
図１０は、ストローブ信号の変化がノイズ源となりにくい回路構成を示す図である。
【００５９】
図１０に示す例では、入力レシーバ回路２０１の後段にラッチ回路２０３が接続された構成を有している。入力レシーバ回路２０１は、データ端子２１を介して供給されるライトデータＤＱのレベルと、基準電位端子３４を介して供給される基準電位ＶＲＥＦとを比較し、その結果に基づいて内部データＩＤＱを生成する回路である。入力レシーバ回路２０１はいわゆるカレントミラー型の入力初段回路であり、ラッチ機能を有しないアンプ回路として機能する。内部データＩＤＱは、補償用の遅延回路２０２を介してラッチ回路２０３に供給される。
【００６０】
ラッチ回路２０３は、ストローブ信号ＩＤＱＳに同期して内部データＩＤＱをラッチする回路である。ストローブ信号ＩＤＱＳは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに基づき、ストローブレシーバ回路２０４によって生成される。
【００６１】
このような回路構成を採用した場合、ストローブ信号ＩＤＱＳが入力レシーバ回路２０１に供給されないため、ストローブ信号ＩＤＱＳの変化が入力レシーバ回路２０１の動作マージンに影響を与えることは少ない。しかも、図１０に示す例では基準電位ＶＲＥＦが基準電位端子３４を介して外部から供給されるため、その電位はより安定する。
【００６２】
これらにより、図１０に示す回路構成においては、ストローブ信号ＩＤＱＳの変化が入力レシーバ回路２０１の動作マージンに影響を与えることは少ない。したがって、このような回路構成においては、上記の実施形態のようにノイズキャンセラを設ける必要性は少ない。但し、図１０に示す回路構成においても、上記の実施形態のようにノイズキャンセラを設けることは可能である。
【００６３】
図１１は、変形例によるデータ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【００６４】
図１１に示す例では、２つのデータ端子２１−０，２１−１を備え、これらデータ端子２１−０，２１−１に接続された入力レシーバ回路１７Ｒ０，１７Ｆ０，１７Ｒ１，１７Ｆ１に対してノイズキャンセラ１００Ｔ，１００Ｂが共通に割り当てられている。具体的には、ライトデータＤＱ０が入力されるデータ端子２１−０には入力レシーバ回路１７Ｒ０，１７Ｆ０が接続され、ライトデータＤＱ１が入力されるデータ端子２１−１には入力レシーバ回路１７Ｒ１，１７Ｆ１が接続される。これら入力レシーバ回路１７Ｒ０，１７Ｆ０，１７Ｒ１，１７Ｆ１の負入力ノード（−）には、配線ＬＶを介して基準電位ＶＲＥＦが共通に供給される。
【００６５】
しかしながら、入力レシーバ回路１７Ｒ０，１７Ｆ０と、入力レシーバ回路１７Ｒ１，１７Ｆ１とはある程度の距離を持ってレイアウトされることから、基準電位ＶＲＥＦを供給する配線ＬＶの長さはある程度長くなる。このような場合、図１１に示すように、入力レシーバ回路１７Ｒ０，１７Ｆ０に対しては、その近傍の配線ＬＶ０にノイズキャンセラ１００Ｔ，１００Ｂの出力を接続し、入力レシーバ回路１７Ｒ１，１７Ｆ１に対しては、その近傍の配線ＬＶ１にノイズキャンセラ１００Ｔ，１００Ｂの出力を接続すればよい。これによれば、データ端子ごとに一対のノイズキャンセラ１００Ｔ，１００Ｂを設ける必要がなくなるため、回路規模の増大が抑制される。しかも、入力レシーバ回路の負入力ノード（−）の近傍にノイズキャンセラ１００Ｔ，１００Ｂの出力が与えられるため、配線ＬＶの配線長が長い場合であっても、その寄生抵抗や寄生容量などの影響を受けず、正確なノイズのキャンセルを行うことが可能となる。
【００６６】
一方、図１１に示す例とは異なり、データ端子ごとに一対のノイズキャンセラ１００Ｔ，１００Ｂを設けることも可能である。これによれば、より正確なノイズのキャンセルを行うことが可能となる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態では、相補のストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢを用いて入力レシーバ回路１７Ｒ，１７Ｆに交互に活性化させることにより、ライトデータＤＱを交互に取り込んでいるが、本発明においてこの点は必須でない。また、上記実施形態では、配線ＬＶに一対のノイズキャンセラ１００Ｔ，１００Ｂを接続しているが、ハイレベルのノイズ及びローレベルのノイズの一方のみが問題となる場合には、ノイズキャンセラ１００Ｔ，１００Ｂの一方のみを用いても構わない。
【００６９】
また、入力レシーバ回路を複数備える場合、ノイズキャンセラを複数の入力レシーバ回路にそれぞれ割り当てても構わないし、複数の入力レシーバ回路に対して１つのノイズキャンセラを共通に割り当てても構わない。
【符号の説明】
【００７０】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１６ ＦＩＦＯ回路
１７ データ入出力回路
１７Ｒ，１７Ｆ 入力レシーバ回路
１８ ストローブ回路
１８ａ ストローブレシーバ回路
１９ ストローブコントローラ
２１ データ端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
３４ 基準電位端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
４６ａ 基準電位発生回路
５０ ロウコントロール回路
５１ アドレスバッファ
５２ リフレッシュカウンタ
６０ カラムコントロール回路
６１ アドレスバッファ
６２ バーストカウンタ
１００Ｔ，１００Ｂ ノイズキャンセラ
１０１ レプリカ回路
１０２ ＮＡＮＤゲート回路（逆相信号生成回路）
１１０ ＡＮＤゲート回路（タイミング調整回路）
ＤＱＳＴ，ＤＱＳＢ 外部ストローブ信号
ＩＤＱＲ，ＩＤＱＦ 出力信号
ＩＤＱＳＴ，ＩＤＱＳＢ ストローブ信号
ＬＴ，ＬＢ，ＬＶ 配線
ＶＲＥＦ 基準電位
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ストローブ信号に同期して入力信号を取り込む入力レシーバ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のように高速なデータ転送を行う半導体デバイスにおいては、データ信号の入出力がストローブ信号に同期して行われることがある（特許文献１参照）。一方、入力データ信号を受ける入力レシーバ回路は、入力データ信号の電位と基準電位とを比較することによって出力信号を生成する構成を有していることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１２８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ストローブ信号の変化が基準電位にノイズを生じさせることがある。基準電位にノイズが重畳すると入力レシーバ回路の動作マージンが低下し、高速なデータ転送が困難になるという問題があった。
【０００５】
このような問題は、基準電位を半導体装置の内部で生成する場合においては特に顕著となる。また、ストローブ信号によって活性化されるタイプの入力レシーバ回路を用いる場合においても、上記の問題は特に顕著となる。さらに、外部から供給される相補の外部ストローブ信号によって上記のストローブ信号が生成され、入力データ信号が供給されない期間においては外部ストローブ信号の電位がハイレベル又はローレベルに固定される場合においても、上記の問題は特に顕著となる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラとを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ノイズキャンセラによって基準電位に生じるノイズがキャンセルされることから、入力レシーバ回路の動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】ライト動作時におけるライトデータＤＱ及び外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【図３】比較例によるタイミング図である。
【図４】データ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【図５】入力レシーバ回路１７Ｒの回路図である。
【図６】ノイズキャンセラ１００Ｔの回路図である。
【図７】入力レシーバ回路１７Ｒとノイズキャンセラ１００Ｔの接続関係を示す回路図である。
【図８】実施形態の効果を説明するためのタイミング図である。
【図９】ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合のタイミング図である。
【図１０】ストローブ信号の変化がノイズ源となりにくい回路構成を示す図である。
【図１１】変形例によるデータ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ端子２１を介してデータの入出力を行う回路ブロックである。
【００１３】
半導体装置１０にはデータ端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１４】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１５】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１６】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１７】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０などの動作を制御する。
【００１８】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００１９】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２０】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。データ入出力回路１７において基準電位ＶＲＥＦがどのように使用されるかについては、追って詳述する。
【００２１】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２２】
以上が本実施形態による半導体装置１０の全体構造である。以下、データ入出力回路１７及びストローブ回路１８に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２３】
図２は、ライト動作時におけるライトデータＤＱ及び外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【００２４】
図２に示す例ではバースト長が８ビットであり、時刻ｔ１１から時刻ｔ１２までの期間においてライトデータＤＱがシリアルに入力されている。ここで、バースト長とは、１回のロウアクセスに基づいてシリアルに入力される（又は出力する）データＤＱのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、ＤＤＲ４（Double Data Rate 4）型のＳＤＲＡＭ（Synchronous DRAM）においては８ビットである。
【００２５】
図２に示すように、時刻ｔ１１以前においては、ライトデータＤＱを入力すべきデータ端子２１のレベルがＶＤＤレベルに固定されている。同様に、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入力すべきストローブ端子２２，２３のレベルもＶＤＤレベルに固定されているが、バースト入力が開始される時刻ｔ１１よりも以前の時刻ｔ１０から外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングとは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方がＶＤＤレベル、他方がＶＳＳレベルである相補信号となり、１／２クロックサイクルごとに両者のレベルが反転する状態を指す。時刻ｔ１０から時刻ｔ１１までの期間Ｐは、ライトデータＤＱのバースト入力を実行する前のプリアンプル期間に相当する。
【００２６】
そして、時刻ｔ１１になると、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングに同期してライトデータＤＱがバースト入力される。図２では、Ｄ０〜Ｄ７からなる８ビットがこの順にバースト入力されている。時刻ｔ１２にバースト入力が完了すると、端子２１〜２３のレベルがＶＤＤレベルに戻る。
【００２７】
図２に示す動作においては、時刻ｔ１０及び時刻ｔ１２において外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがノイズ源となりやすい。時刻ｔ１０は、いずれもＶＤＤレベルであった外部ストローブ信号ＤＱＳＴ，ＤＱＳＢが互いに相補のレベルとなる時刻であり、一方の外部ストローブ信号ＤＱＳＴについてはＶＤＤレベルのまま変化しないにもかかわらず、矢印ＤＮで示すように、他方の外部ストローブ信号ＤＱＳＢについてはＶＤＤレベルからＶＳＳレベルに変化する。また、時刻ｔ１２は、互いに相補レベルであった外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがいずれもＶＤＤレベルとなる時刻であり、一方の外部ストローブ信号ＤＱＳＢについてはＶＤＤレベルのまま変化しないにもかかわらず、矢印ＵＰで示すように、他方の外部ストローブ信号ＤＱＳＴについてはＶＳＳレベルからＶＤＤレベルに変化する。このように一方の信号のレベルのみが変化すると、これがノイズ源となる。後述するように、本実施形態においてはこのようなノイズ源による基準電位ＶＲＥＦのレベル変動が抑制される。
【００２８】
図３は、比較例によるタイミング図である。図３に示す例では、ライトデータＤＱを入力すべきデータ端子２１のレベルが時刻ｔ１１以前においてＶＲＥＦレベルに固定されている。ＶＲＥＦレベルとは、ＶＤＤレベルとＶＳＳレベルの中間レベルであり、したがって、
ＶＲＥＦ＝（ＶＤＤ＋ＶＳＳ）／２
と定義することができる。同様に、時刻ｔ１０以前においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢもＶＲＥＦレベルに固定されている。そして、時刻ｔ１０から時刻ｔ１２の期間において外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが行われる。
【００２９】
このように、終端レベルをＶＲＥＦに設定すると、クロッキングの開始時及び終了時においても外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの対称性が保たれるため、ノイズは発生しにくくなる。但し、図３に示すように外部ストローブ信号ＤＱＳＴ，ＤＱＳＢをＶＲＥＦレベルに終端する場合であっても、本発明の適用は可能である。
【００３０】
図４は、データ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【００３１】
図４に示すように、データ入出力回路１７には、２つの入力レシーバ回路１７Ｒ，１７Ｆが含まれている。入力レシーバ回路１７Ｒ，１７Ｆはいずれも正入力ノード（＋）と負入力ノード（−）を備え、その電位差に基づいて出力信号ＩＤＱＲ，ＩＤＱＦをそれぞれ生成する。出力信号ＩＤＱＲ，ＩＤＱＦは、図１に示したＦＩＦＯ回路１６に供給される。
【００３２】
入力レシーバ回路１７Ｒ，１７Ｆの正入力ノードには、データ端子２１を介してライトデータＤＱが供給され、負入力ノードには基準電位ＶＲＥＦが供給される。基準電位ＶＲＥＦは、電源回路４６に含まれる基準電位発生回路４６ａによって生成される。つまり、基準電位ＶＲＥＦは半導体装置１０の外部から与えられる外部電位ではなく、半導体装置１０の内部で生成される内部電位である。このため、基準電位ＶＲＥＦはノイズの影響を受けやすい。但し、本発明において、基準電位ＶＲＥＦとして外部電位を使用することも可能である。
【００３３】
入力レシーバ回路１７Ｒ，１７Ｆは、それぞれストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢに基づいて活性化される。ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢは、ストローブ回路１８に含まれるストローブレシーバ回路１８ａによって生成される内部信号である。ストローブレシーバ回路１８ａは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢのレベルを比較し、外部ストローブ信号ＤＱＳＴの電位が外部ストローブ信号ＤＱＳＢの電位よりも高い場合には、ストローブ信号ＩＤＱＳＴをＶＤＤレベル、ストローブ信号ＩＤＱＳＢをＶＳＳレベルに駆動する。一方、外部ストローブ信号ＤＱＳＴの電位が外部ストローブ信号ＤＱＳＢの電位よりも低い場合には、ストローブ信号ＩＤＱＳＴをＶＳＳレベル、ストローブ信号ＩＤＱＳＢをＶＤＤレベルに駆動する。
【００３４】
図５は、入力レシーバ回路１７Ｒの回路図である。
【００３５】
図５に示すように、入力レシーバ回路１７Ｒはラッチ機能を有するアンプ回路であり、ゲート電極に基準電位ＶＲＥＦが供給されるＮチャンネル型ＭＯＳトランジスタＮ１と、ゲート電極にライトデータＤＱが供給されるＮチャンネル型ＭＯＳトランジスタＮ３とを備えている。トランジスタＮ１，Ｎ３のソースは、Ｎチャンネル型ＭＯＳトランジスタＮ２のドレインに共通接続されている。トランジスタＮ２のソースは接地電位ＶＳＳに接続され、ゲート電極にはストローブ信号ＩＤＱＳＴが供給される。また、トランジスタＮ１のドレインとトランジスタＮ３のドレインは、Ｎチャンネル型ＭＯＳトランジスタＮ４を介して接続されている。トランジスタＮ４のゲート電極には電源電位ＶＰＥＲＩが供給されている。
【００３６】
トランジスタＮ１，Ｎ３のドレインであるノードＡ，Ｂと電源電位ＶＰＥＲＩとの間には、フリップフロップ回路を構成するＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２及びＮチャンネル型ＭＯＳトランジスタＮ５，Ｎ６が接続されている。フリップフロップ回路の出力ノードＣからは出力信号ＩＤＱＲＴが出力され、出力ノードＤからは出力信号ＩＤＱＲＢが出力される。また、ストローブ信号ＩＤＱＳＴがローレベルになると、フリップフロップ回路のノードＡ〜Ｄは、Ｐチャンネル型ＭＯＳトランジスタＰ３〜Ｐ６によってＶＰＥＲＩレベルにリセットされる。
【００３７】
かかる構成により、入力レシーバ回路１７Ｒは、ストローブ信号ＩＤＱＳＴがハイレベルになると、ライトデータＤＱと基準電位ＶＲＥＦのレベル比較を行い、ライトデータＤＱの方が基準電位ＶＲＥＦよりもレベルが高い場合には、出力信号ＩＤＱＲＴをハイレベル、出力信号ＩＤＱＲＢをローレベルとする。逆に、ライトデータＤＱの方が基準電位ＶＲＥＦよりもレベルが低い場合には、出力信号ＩＤＱＲをローレベル、出力信号ＩＤＱＲＢをハイレベルとする。
【００３８】
尚、入力レシーバ回路１７Ｆについては、ストローブ信号ＩＤＱＳＴの代わりにストローブ信号ＩＤＱＳＢが用いられる他は、図５に示した回路構成を有している。
【００３９】
このように、入力レシーバ回路１７Ｒ，１７Ｆはラッチ機能を有するアンプ回路であることから、一般的な入力レシーバ回路のように、ラッチ機能を有しないアンプ回路とその後段にラッチ回路を接続した回路と比べて、高速なレシーバ動作が可能である。これは、図１０に示す補償用の遅延回路２０２が不要となるためである。その反面、入力初段にストローブ信号ＩＤＱＳＴ又はＩＤＱＳＢが用いられることから、ストローブ信号ＩＤＱＳＴ又はＩＤＱＳＢにノイズが重畳すると、入力レシーバ回路の動作マージンが低下する。しかしながら、このようなノイズは、次に説明するノイズキャンセラ１００Ｔ，１００Ｂによって大部分を除去することが可能である。
【００４０】
図４に示すように、ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢを伝送する配線ＬＴ，ＬＢと、基準電位ＶＲＥＦを伝送する配線ＬＶとの間には、それぞれノイズキャンセラ１００Ｔ，１００Ｂが接続されている。ノイズキャンセラ１００Ｔは、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズを打ち消すための回路である。同様に、ノイズキャンセラ１００Ｂは、ストローブ信号ＩＤＱＳＢの変化によって基準電位ＶＲＥＦに生じるノイズを打ち消すための回路である。
【００４１】
図６は、ノイズキャンセラ１００Ｔの回路図である。
【００４２】
図６に示すように、ノイズキャンセラ１００Ｔは、ストローブ信号ＩＤＱＳＴ及びテスト信号ＴＥＳＴに基づいてレプリカ信号ｒｐｌｃｌｋを生成するＰチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２及びＮチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２を備える。これらトランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２は、ＮＡＮＤゲート回路１０２を構成している。テスト信号ＴＥＳＴは、テスト動作時にローレベルとなる信号であり、通常動作時においてはハイレベルに固定される。このため、通常動作時においては、レプリカ信号ｒｐｌｃｌｋの波形はストローブ信号ＩＤＱＳＴの逆相となる。本発明においては、ＮＡＮＤゲート回路１０２を「逆相信号生成回路」と呼ぶことがある。
【００４３】
レプリカ信号ｒｐｌｃｌｋは、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ３ａ及びＮチャンネル型ＭＯＳトランジスタＮ２ａのゲート電極に供給される。図６に示すように、トランジスタＰ３ａとトランジスタＮ２ａとの間にはＮチャンネル型ＭＯＳトランジスタＮ１ａが接続されており、そのゲート電極には基準電位ＶＲＥＦが供給されている。
【００４４】
これらトランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａは、それぞれ入力レシーバ回路１７Ｒ又は１７Ｆに含まれるトランジスタＮ１，Ｎ２，Ｐ３のレプリカトランジスタである。したがって、トランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａの特性は、トランジスタＮ１，Ｎ２，Ｐ３と実質的に一致するよう設計することが好ましい。トランジスタＮ１ａ，Ｎ２ａ，Ｐ３ａの特性と、トランジスタＮ１，Ｎ２，Ｐ３の特性を完全に一致させる必要はないが、トランジスタＮ１のゲート容量ＣｇとトランジスタＮ１ａのゲート容量Ｃｇについてはできる限り一致させることが好ましい。
【００４５】
尚、ノイズキャンセラ１００Ｂについては、ストローブ信号ＩＤＱＳＴの代わりにストローブ信号ＩＤＱＳＢが用いられる他は、図６に示した回路構成を有している。
【００４６】
図７は、入力レシーバ回路１７Ｒとノイズキャンセラ１００Ｔの接続関係を示す回路図である。
【００４７】
図７に示すように、入力レシーバ回路１７Ｒに含まれるトランジスタＮ２，Ｐ３には、ＡＮＤゲート回路１１０を介してストローブ信号ＩＤＱＳＴが入力される。このため、ストローブ信号ＩＤＱＳＴがローレベルからハイレベルに変化すると、トランジスタＮ１に含まれるゲート容量Ｃｇを介して基準電位ＶＲＥＦにハイレベルのノイズが重畳する。逆に、ストローブ信号ＩＤＱＳＴがハイレベルからローレベルに変化すると、トランジスタＮ１に含まれるゲート容量Ｃｇを介して基準電位ＶＲＥＦにローレベルのノイズが重畳する。但し、ストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢは基本的に相補の信号であることから、発生するノイズは打ち消される。しかしながら、図２を用いて説明したように、時刻ｔ１２においてはストローブ信号ＩＤＱＳＴのみが変化するため、これによって生じるノイズは打ち消されない。
【００４８】
しかしながら、本実施形態では、ストローブ信号ＩＤＱＳＴを反転させたレプリカ信号ｒｐｌｃｌｋがレプリカ回路１０１に供給され、これが入力レシーバ回路１７Ｒにて生じるノイズと逆方向のノイズを発生させる。レプリカ回路１０１は、入力レシーバ回路１７Ｒに含まれる回路部分１７ａのレプリカである。その結果、基準電位ＶＲＥＦを伝送する配線ＬＶには、ハイレベルのノイズとローレベルのノイズの両方が与えられるため、基準電位ＶＲＥＦはほとんど変動しなくなる。
【００４９】
尚、ＡＮＤゲート回路１１０は、ノイズキャンセラ１００Ｔに含まれるＮＡＮＤゲート回路１０２による遅延と同等の遅延をストローブ信号ＩＤＱＳＴに与えるために設けられている。このため、ＡＮＤゲート回路１１０を通過したストローブ信号ＩＤＱＳＴを信号ｃｌｋと表記すると、信号ｃｌｋとレプリカ信号ｒｐｌｃｌｋの変化タイミングは実質的に一致する。本発明においては、ＡＮＤゲート回路１１０を「タイミング調整回路」と呼ぶことがある。
【００５０】
図８は、本実施形態の効果を説明するためのタイミング図である。図８に示す時刻ｔ１０〜ｔ１２は、図２に示したこれらの時刻に対応している。
【００５１】
図８に示すように、時刻ｔ１０においてはストローブ信号ＩＤＱＳＴのレベルは変化せず、矢印ＤＮで示すように、ストローブ信号ＩＤＱＳＢがハイレベルからローレベルに変化する。このため、基準電位ＶＲＥＦを伝送する配線ＬＶにはローレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ１００Ｂによって配線ＬＶにハイレベルのノイズが与えられるため、基準電位ＶＲＥＦの変動はごく僅かとなる。
【００５２】
同様に、時刻ｔ１２においてはストローブ信号ＩＤＱＳＢのレベルは変化せず、矢印ＵＰで示すように、ストローブ信号ＩＤＱＳＴがローレベルからハイレベルに変化する。このため、基準電位ＶＲＥＦを伝送する配線ＬＶにはハイレベルのノイズが与えられる。しかしながら、本実施形態では、ノイズキャンセラ１００Ｔによって配線ＬＶにローレベルのノイズが与えられるため、基準電位ＶＲＥＦの変動はやはりごく僅かとなる。
【００５３】
そして、時刻ｔ１１〜ｔ１２の期間においてシリアルに入力されるライトデータＤ０〜Ｄ７は、入力レシーバ回路１７Ｒ，１７Ｆによって交互に受け付けられ、出力信号ＩＤＱＲ，ＩＤＱＦとして図１に示したＦＩＦＯ回路１６に供給される。本実施形態では、基準電位ＶＲＥＦが安定していることから、入力レシーバ回路の動作マージンが十分に確保されている。このため、図８に示すように、出力信号ＩＤＱＲ，ＩＤＱＦのウィンドウ幅が広くなる。
【００５４】
図９は、ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合のタイミング図である。
【００５５】
ノイズキャンセラ１００Ｔ，１００Ｂを削除した場合、時刻ｔ１０におけるストローブ信号ＩＤＱＳＢの変化（矢印ＤＮ）により、基準電位ＶＲＥＦが低下する。基準電位ＶＲＥＦの低下はその後徐々に回復するが、本例では、基準電位ＶＲＥＦを半導体装置１０の内部で生成していることから基準電位ＶＲＥＦの供給能力はそれほど大きくない。このため、基準電位ＶＲＥＦの回復は緩やかとなる。このことは、時刻ｔ１１以降におけるライトデータの入力は、基準電位ＶＲＥＦが本来のレベルからややずれた状態で行われることを意味する。その結果、入力レシーバ回路の動作マージンが低下し、図９に示すように出力信号ＩＤＱＲ，ＩＤＱＦのウィンドウ幅が狭くなる。その後、時刻ｔ１２においては、ストローブ信号ＩＤＱＳＴの変化（矢印ＵＰ）により基準電位ＶＲＥＦが上昇する。
【００５６】
これに対し、本実施形態においては、ノイズキャンセラ１００Ｔ，１００Ｂによって基準電位ＶＲＥＦに重畳するノイズがキャンセルされることから、図９に示した問題が生じることはない。
【００５７】
このように、本実施形態によれば、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方のみが変化することによって生じる基準電位ＶＲＥＦのノイズを大幅に低減することが可能となる。特に、本実施形態のように基準電位ＶＲＥＦを半導体装置１０の内部で生成する場合、基準電位発生回路４６ａの駆動能力が限られることから、外部から供給される基準電位ＶＲＥＦと比べて、基準電位ＶＲＥＦのレベルが変動しやすい。このような場合であっても、本実施形態によれば、基準電位ＶＲＥＦのレベル変動を効果的に防止することが可能となる。これに伴い、基準電位発生回路４６ａの能力を下げることも可能となる。
【００５８】
図１０は、ストローブ信号の変化がノイズ源となりにくい回路構成を示す図である。
【００５９】
図１０に示す例では、入力レシーバ回路２０１の後段にラッチ回路２０３が接続された構成を有している。入力レシーバ回路２０１は、データ端子２１を介して供給されるライトデータＤＱのレベルと、基準電位端子３４を介して供給される基準電位ＶＲＥＦとを比較し、その結果に基づいて内部データＩＤＱを生成する回路である。入力レシーバ回路２０１はいわゆるカレントミラー型の入力初段回路であり、ラッチ機能を有しないアンプ回路として機能する。内部データＩＤＱは、補償用の遅延回路２０２を介してラッチ回路２０３に供給される。
【００６０】
ラッチ回路２０３は、ストローブ信号ＩＤＱＳに同期して内部データＩＤＱをラッチする回路である。ストローブ信号ＩＤＱＳは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに基づき、ストローブレシーバ回路２０４によって生成される。
【００６１】
このような回路構成を採用した場合、ストローブ信号ＩＤＱＳが入力レシーバ回路２０１に供給されないため、ストローブ信号ＩＤＱＳの変化が入力レシーバ回路２０１の動作マージンに影響を与えることは少ない。しかも、図１０に示す例では基準電位ＶＲＥＦが基準電位端子３４を介して外部から供給されるため、その電位はより安定する。
【００６２】
これらにより、図１０に示す回路構成においては、ストローブ信号ＩＤＱＳの変化が入力レシーバ回路２０１の動作マージンに影響を与えることは少ない。したがって、このような回路構成においては、上記の実施形態のようにノイズキャンセラを設ける必要性は少ない。但し、図１０に示す回路構成においても、上記の実施形態のようにノイズキャンセラを設けることは可能である。
【００６３】
図１１は、変形例によるデータ入出力回路１７及びストローブ回路１８の主要部の構成を示す回路図である。
【００６４】
図１１に示す例では、２つのデータ端子２１−０，２１−１を備え、これらデータ端子２１−０，２１−１に接続された入力レシーバ回路１７Ｒ０，１７Ｆ０，１７Ｒ１，１７Ｆ１に対してノイズキャンセラ１００Ｔ，１００Ｂが共通に割り当てられている。具体的には、ライトデータＤＱ０が入力されるデータ端子２１−０には入力レシーバ回路１７Ｒ０，１７Ｆ０が接続され、ライトデータＤＱ１が入力されるデータ端子２１−１には入力レシーバ回路１７Ｒ１，１７Ｆ１が接続される。これら入力レシーバ回路１７Ｒ０，１７Ｆ０，１７Ｒ１，１７Ｆ１の負入力ノード（−）には、配線ＬＶを介して基準電位ＶＲＥＦが共通に供給される。
【００６５】
しかしながら、入力レシーバ回路１７Ｒ０，１７Ｆ０と、入力レシーバ回路１７Ｒ１，１７Ｆ１とはある程度の距離を持ってレイアウトされることから、基準電位ＶＲＥＦを供給する配線ＬＶの長さはある程度長くなる。このような場合、図１１に示すように、入力レシーバ回路１７Ｒ０，１７Ｆ０に対しては、その近傍の配線ＬＶ０にノイズキャンセラ１００Ｔ，１００Ｂの出力を接続し、入力レシーバ回路１７Ｒ１，１７Ｆ１に対しては、その近傍の配線ＬＶ１にノイズキャンセラ１００Ｔ，１００Ｂの出力を接続すればよい。これによれば、データ端子ごとに一対のノイズキャンセラ１００Ｔ，１００Ｂを設ける必要がなくなるため、回路規模の増大が抑制される。しかも、入力レシーバ回路の負入力ノード（−）の近傍にノイズキャンセラ１００Ｔ，１００Ｂの出力が与えられるため、配線ＬＶの配線長が長い場合であっても、その寄生抵抗や寄生容量などの影響を受けず、正確なノイズのキャンセルを行うことが可能となる。
【００６６】
一方、図１１に示す例とは異なり、データ端子ごとに一対のノイズキャンセラ１００Ｔ，１００Ｂを設けることも可能である。これによれば、より正確なノイズのキャンセルを行うことが可能となる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態では、相補のストローブ信号ＩＤＱＳＴ，ＩＤＱＳＢを用いて入力レシーバ回路１７Ｒ，１７Ｆに交互に活性化させることにより、ライトデータＤＱを交互に取り込んでいるが、本発明においてこの点は必須でない。また、上記実施形態では、配線ＬＶに一対のノイズキャンセラ１００Ｔ，１００Ｂを接続しているが、ハイレベルのノイズ及びローレベルのノイズの一方のみが問題となる場合には、ノイズキャンセラ１００Ｔ，１００Ｂの一方のみを用いても構わない。
【００６９】
また、入力レシーバ回路を複数備える場合、ノイズキャンセラを複数の入力レシーバ回路にそれぞれ割り当てても構わないし、複数の入力レシーバ回路に対して１つのノイズキャンセラを共通に割り当てても構わない。
【符号の説明】
【００７０】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１６ ＦＩＦＯ回路
１７ データ入出力回路
１７Ｒ，１７Ｆ 入力レシーバ回路
１８ ストローブ回路
１８ａ ストローブレシーバ回路
１９ ストローブコントローラ
２１ データ端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
３４ 基準電位端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
４６ａ 基準電位発生回路
５０ ロウコントロール回路
５１ アドレスバッファ
５２ リフレッシュカウンタ
６０ カラムコントロール回路
６１ アドレスバッファ
６２ バーストカウンタ
１００Ｔ，１００Ｂ ノイズキャンセラ
１０１ レプリカ回路
１０２ ＮＡＮＤゲート回路（逆相信号生成回路）
１１０ ＡＮＤゲート回路（タイミング調整回路）
ＤＱＳＴ，ＤＱＳＢ 外部ストローブ信号
ＩＤＱＲ，ＩＤＱＦ 出力信号
ＩＤＱＳＴ，ＩＤＱＳＢ ストローブ信号
ＬＴ，ＬＢ，ＬＶ 配線
ＶＲＥＦ 基準電位
【特許請求の範囲】
【請求項１】
ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、
前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラと、を備えることを特徴とする半導体装置。
【請求項２】
前記入力レシーバ回路は、前記基準電位によって制御される第１のトランジスタと、前記第１のトランジスタに接続され、前記ストローブ信号によって制御される第２のトランジスタとを含み、
前記ノイズキャンセラは、前記ストローブ信号の逆相信号を生成する逆相信号生成回路と、前記基準電位によって制御される第１のレプリカトランジスタと、前記第１のレプリカトランジスタに接続され、前記逆相信号によって制御される第２のレプリカトランジスタとを含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタと前記第１のレプリカトランジスタは、互いに同一の特性を有していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のトランジスタに前記ストローブ信号が供給されるタイミングと、前記第２のレプリカトランジスタに前記逆相信号が供給されるタイミングとを一致させるタイミング調整回路をさらに備えることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記入力レシーバ回路は、前記入力信号によって制御される第３のトランジスタをさらに含み、
前記第１及び第３のトランジスタは、前記第２のトランジスタに共通接続されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
外部から供給される電源電位に基づいて前記基準電位を生成する基準電位発生回路をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
外部から供給される第１及び第２の外部ストローブ信号の電位を比較することによって前記ストローブ信号を生成するストローブレシーバ回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２の外部ストローブ信号は、第１の電位から第２の電位までの振幅を有しており、
前記入力信号が供給される期間においては、前記第１及び第２の外部ストローブ信号の電位は相補となり、
前記入力信号が供給されない期間の少なくとも一部においては、前記第１及び第２の外部ストローブ信号の電位は、前記第１及び第２の電位のいずれか一方に固定されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記入力レシーバ回路を複数備え、前記ノイズキャンセラは前記複数の入力レシーバ回路にそれぞれ割り当てられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記入力レシーバ回路を複数備え、前記複数の入力レシーバ回路に対して１つの前記ノイズキャンセラが共通に割り当てられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１】
ストローブ信号によって活性化され、入力信号の電位と基準電位とを比較することによって出力信号を生成する入力レシーバ回路と、
前記ストローブ信号の変化によって前記基準電位に生じるノイズをキャンセルするノイズキャンセラと、を備えることを特徴とする半導体装置。
【請求項２】
前記入力レシーバ回路は、前記基準電位によって制御される第１のトランジスタと、前記第１のトランジスタに接続され、前記ストローブ信号によって制御される第２のトランジスタとを含み、
前記ノイズキャンセラは、前記ストローブ信号の逆相信号を生成する逆相信号生成回路と、前記基準電位によって制御される第１のレプリカトランジスタと、前記第１のレプリカトランジスタに接続され、前記逆相信号によって制御される第２のレプリカトランジスタとを含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタと前記第１のレプリカトランジスタは、互いに同一の特性を有していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のトランジスタに前記ストローブ信号が供給されるタイミングと、前記第２のレプリカトランジスタに前記逆相信号が供給されるタイミングとを一致させるタイミング調整回路をさらに備えることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記入力レシーバ回路は、前記入力信号によって制御される第３のトランジスタをさらに含み、
前記第１及び第３のトランジスタは、前記第２のトランジスタに共通接続されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
外部から供給される電源電位に基づいて前記基準電位を生成する基準電位発生回路をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
外部から供給される第１及び第２の外部ストローブ信号の電位を比較することによって前記ストローブ信号を生成するストローブレシーバ回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２の外部ストローブ信号は、第１の電位から第２の電位までの振幅を有しており、
前記入力信号が供給される期間においては、前記第１及び第２の外部ストローブ信号の電位は相補となり、
前記入力信号が供給されない期間の少なくとも一部においては、前記第１及び第２の外部ストローブ信号の電位は、前記第１及び第２の電位のいずれか一方に固定されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記入力レシーバ回路を複数備え、前記ノイズキャンセラは前記複数の入力レシーバ回路にそれぞれ割り当てられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記入力レシーバ回路を複数備え、前記複数の入力レシーバ回路に対して１つの前記ノイズキャンセラが共通に割り当てられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−７４５６３（Ｐ２０１３−７４５６３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３７０１（Ｐ２０１１−２１３７０１）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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