【課題】メモリに入力される外部データが、内部のメモリの処理速度に対して高い場合でも、データの書込みミスなく処理でき、消費電力を抑える半導体装置を提供する。
【解決手段】メモリアレイ制御回路１２Ａ〜１２Ｎは、第１の動作として、記憶部に格納されたデータであって、メモリ１００の処理速度のうち第１の処理速度で処理可能なデータを読出し、複数のメモリアレイ１０Ａ〜１０Ｎへ書込みし、メモリアレイ制御回路１２Ａ〜１２Ｎは、第２の動作として、残余データのうちメモリ１００の処理速度のうち第２の処理速度で処理可能なデータを読出し、複数のメモリアレイ１０Ａ〜１０Ｎへ書込みを行う。 （もっと読む）

【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】メモリの書き込み動作の実行に必要な信号のタイミングを較正する手法を提供する。
【解決手段】メモリ制御装置が、書き込み−読み出し−検証の動作を実行してデータストローブ信号とクロック信号との間のクロックサイクル関係を較正する（３０８）ように構成されており、クロック信号に対するデータストローブ信号の遅延をクロック周期単位で変化させることを含む。メモリチップの位相検出器は、クロック信号、マーキング信号、およびデータストローブ信号を含む複数の信号をメモリ制御装置から受信し、マーキング信号は、クロック信号の中の特定のクロックサイクルをマーキングするパルスを含み、マーキング信号を用いて、クロック信号の中の特定のクロックサイクルに窓を掛け、データストローブ信号を用いて窓掛けクロック信号を捕捉して、フィードバック信号を生成する。このフィードバック信号は、メモリ制御装置に返される。 （もっと読む）

【課題】ストローブ信号の変化によって基準電位に重畳するノイズを低減し、これにより、基準電位を用いる入力レシーバ回路の動作マージンの低下を防止する。
【解決手段】ストローブ信号ＩＤＱＳＴによって活性化され、入力信号ＤＱの電位と基準電位ＶＲＥＦとを比較することによって出力信号ＩＤＱＲを生成する入力レシーバ回路１７Ｒと、ストローブ信号ＩＤＱＳＴの変化によって基準電位ＶＲＥＦに生じるノイズをキャンセルするノイズキャンセラ１００Ｔとを備える。本発明によれば、ノイズキャンセラ１００Ｔによって基準電位ＶＲＥＦに生じるノイズがキャンセルされることから、入力レシーバ回路１７Ｒの動作マージンを十分に確保することができる。これにより、高速なデータ転送を行うことが可能となる。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】半導体装置において、温度変化によるデータのラッチタイミングの調整によって生ずるシステムのビジー期間を抑制しなければならない。
【解決手段】タイミング制御回路１１６は、任意の温度でデータＤＱｉとストローブ信号がキャリブレーションによってマッチングされたストローブ信号ＤＱＳ，ＤＱＳＢを受信し、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢを生成し、ラッチ回路１１８に出力する。ラッチ回路１１８は、内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢのエッジのタイミングでデータＤＱｉをラッチする。タイミング制御回路１１６は、温度検知回路１２４と内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの伝送経路に間挿され、温度検知回路１２４からの温度信号Ｔにしたがって、前記マッチングを維持するように内部ストローブ信号ＩＤＱＳ、ＩＤＱＳＢの時間変動を抑制する可変遅延回路１２２を含む。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１を介して設定可能な第１及び第２のモード情報を記憶するモード情報記憶部１０８−１と、クロック信号ＣＫ１が供給され第１のモード情報に基づいて動作するメモリコア１０６−１と、クロック信号ＣＫ２が供給されるメモリコア１０６−２と、メモリコア１０６−１をバスインターフェイス回路１０５−１に結合させ、メモリコア１０６−２を所定の切替情報に基づいてバスインターフェイス回路１０５−１，１０５−２のいずれかに選択的に結合させる選択回路１０７−１と、を備える。そして、メモリコア１０６−２は、バスインターフェイス回路１０５−２に結合された場合に第２のモード情報に基づいて動作する。 （もっと読む）

【課題】アドレス入力バッファによる電力消費を低減可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、アドレス端子に接続される第１入力バッファと、データ入力の基準となるクロック信号を受けるクロック端子と、前記クロック端子に接続されるクロック信号を受ける第２入力バッファとを具備する。前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 （もっと読む）

【課題】データストローブ信号がデータの捕獲について有効であるときを決定するための技術を提供する。
【解決手段】一実施形態において、データストローブ信号に基づきメモリからデータを捕獲するための初期時間値を決定するように構成されたメモリインターフェイス回路を備えた装置が開示される。ある実施形態では、メモリインターフェイス回路は、メモリから既知の値を読み取ることによりこの初期時間値を決定する。一実施形態では、メモリインターフェイス回路は、更に、データを捕獲するための調整された時間値を決定するように構成され、ここで、メモリインターフェイス回路は、初期時間値を使用してデータストローブ信号をサンプリングすることによりその調整された時間値を決定するように構成される。 （もっと読む）

【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１に第１のデータバスを介して結合されると共に、インターフェイス回路１０５−１から出力される第１のアクセス制御信号に結合されたメモリコア１０６−１と、インターフェイス回路１０５−２に第２のデータバスを介して結合されたメモリコア１０６−２と、第１のアクセス制御信号、又は、インターフェイス回路１０５−２から出力される第２のアクセス制御信号を選択的にメモリコア１０６−２に結合させる選択回路１０７−１と、を備える。 （もっと読む）

【課題】最終位相調整用のデータをＤＲＡＭに書き込む前に、その確実な書き込み動作を保証する。
【解決手段】ＤＲＡＭに接続するためのストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１と、当該双方向Ｉ／Ｏバッファ１０，１１より受信した信号を受け取るデータ受信部１２と、ＤＲＡＭのストローブ信号とデータ信号との間の位相差を調整する位相調整部１３，１４と、メモリコントローラ１５によりＤＲＡＭに対して書き込み動作及び読み出し動作を伴う最終位相調整を始める前に確実な書き込み動作を保証するための暫定位相値を決定する暫定位相調整部２０とを設ける。 （もっと読む）

【課題】コマンド入力用のコマンドクロックと書き込みデータ入力用の書き込みクロックの位相ずれに拘らず正常なタイミングで書き込みデータの取り込みが可能な同期メモリの動作方法を提供する。
【解決手段】メモリコントローラは、クロックとともにストローブ信号をメモリに供給する。該ストローブ信号は書き込みコマンドを検出するとディスエーブルからプリアンブル期間を示すロー状態になり、書き込みデータの先頭に一致する時点でハイになり、書き込みバーストの残りの期間でローになる。メモリはストローブ信号のハイを受信すると書き込みデータの受け取りを開始する。 （もっと読む）

【課題】モノランクとマルチランクとに互換可能なメモリ装置を提供する。
【解決手段】モノランクとマルチランクとに互換可能なメモリ装置に係り、該メモリ装置は、多数層のメモリレイヤを積層し、該メモリ装置は、チップ識別信号及びモノランクまたはマルチランクを決定するモード信号に応答し、アドレス信号またはチップ選択信号を受信し、多数層のメモリレイヤは、アドレス信号によってアクセスされるモノランクで動作するか、あるいはチップ選択信号によってアクセスされるマルチランクで動作する。 （もっと読む）

【課題】スタックドメモリチップをシグナルインテグリティ等の問題を排除するように構成する。
【解決手段】第１の速度でアクセス可能な複数のセルから構成されるメモリコアを備え、垂直方向にスタックされた複数のＤＲＡＭ集積回路と、第１の速度よりも大きい速度で、ＤＲＡＭ集積回路とメモリバスとの間でインタフェースを設けるインタフェース集積回路と、メモリスペアリングとを備え、スタックされたＤＲＡＭ集積回路が（ｐ＋ｑ）個のＤＲＡＭ集積回路を備え、ｐ個のＤＲＡＭ集積回路が、メモリ集積回路の作業プールとして用いられる複数のＤＲＡＭ集積回路を備え、ｑ個のＤＲＡＭ集積回路が、メモリ集積回路のスペアプールとして用いられる複数のＤＲＡＭ集積回路を備える。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】ＤＲＡＭなどの揮発性メモリ装置に係わり、リフレッシュ時に必要な消費電力の低減を実現できる技術を提供する。
【解決手段】本コンピュータシステム１は、ＤＲＡＭ２とＣＰＵ４を含んで成り、例えばＣＰＵ４側にデータ反転制御回路１００を備える。データ反転制御回路１００は、ＤＲＡＭ２への書き込み時（ａ）のデータにおける所定幅の書込データ単位ごとに、値“１”の数が過半数かどうかを判定し、過半数である場合は、値“１”／“０”を反転処理する。またデータ反転制御回路１００は、ＤＲＡＭ２からの読み出し時（ｂ）のデータにおける所定幅の読出データ単位ごとに、上記反転状態の値“１”／“０”を反転処理して復元し、読み出しデータとする。上記構成により、ＤＲＡＭ２におけるリフレッシュ動作の対象となる値“１”が記憶されるメモリセルの数を少なくする。 （もっと読む）