半導体装置
【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、外部から供給されるコマンド信号などの制御信号の論理が正しいか否かを検証可能な半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、コントローラから供給されるアドレス信号及びコマンド信号を受け、これら信号に基づいてメモリセルアレイへのアクセスを実行する。つまり、半導体メモリデバイスに供給されたアドレス信号はアドレスラッチ回路にラッチされ、これに基づいてアクセスすべきメモリセルが特定される。また、半導体メモリデバイスに供給されたコマンド信号はコマンドデコーダによってデコードされ、これに基づいてアクセスの種別（リード動作であるかライト動作であるかなど）が特定される（特許文献１参照）。
【０００３】
近年、ＤＤＲ３（Double Data Rate 3）仕様のＤＲＡＭよりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）仕様のＤＲＡＭが提案されている。ＤＤＲ４仕様のＤＲＡＭでは「ＣＡパリティ」と呼ばれる新機能がサポートされる。ＣＡパリティとは、コントローラから供給されるアドレス信号及びコマンド信号の論理が正しいか否かを検証する機能である。この機能を用いれば、アドレス信号及びコマンド信号を構成するビットの論理が伝送の途中で反転した場合、つまりパリティエラーが発生した場合、これを発見することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８１８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パリティエラーが発生した場合、ＤＲＡＭ側でどのような処理を行うべきかが、実使用時における半導体装置の信頼性を高める視点から重要である。パリティエラーが発生した場合に適切な処理を実行可能なＤＲＡＭが望まれる。尚、このような要望は、ＤＤＲ４仕様のＤＲＡＭに限らず、外部から供給された制御信号を検証可能な半導体装置全般に対する要望である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、前記複数の内部コマンドに基づいて動作する第１の回路と、を備え、前記複数の外部コマンドは、前記第１の回路にアクセスする第１のコマンドと、前記第１の回路にアクセスしない又は前記第１の回路のステートを維持する第２のコマンドとを含み、前記アクセス制御回路は、前記検証結果信号が第１の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、前記検証結果信号が第２の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第２のコマンドを生成する。
【０００７】
本発明の他の一側面による半導体装置は、複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。
【０００８】
本発明による情報処理システムは、複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。
【発明の効果】
【０００９】
本発明によれば、いわゆるパリティエラーなどの不良が検出された場合、メモリセルアレイなどの内部回路へのアクセスが停止されることから、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。これにより、実使用時における半導体装置の信頼性を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するためのブロック図である。
【図２】コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。
【図３】本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図である。
【図４】検証回路９０の機能を説明するための回路図である。
【図５】パリティレイテンシ回路１００の回路図である。
【図６】半導体装置１０ａの動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。
【図７】本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図である。
【図８】ＣＡレイテンシ回路１５０の回路図である。
【図９】レシーバコントロール回路１６０の回路図である。
【図１０】セレクタ１４１ｂの動作を説明するための真理値表である。
【図１１】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図１２】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図１３】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図１４】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図１５】本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図である。
【図１６】パリティレイテンシ回路１００ｃの回路図である。
【図１７】ＣＡＬレイテンシ回路１５０ｃの回路図である。
【図１８】セレクタ１４１ｃの動作を説明するための真理値表である。
【図１９】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図２０】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図２１】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図２２】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図２３】本発明の第４の実施形態において使用するパリティレイテンシ回路１００ｄの回路図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、検証信号に基づいてアドレス信号及びコマンドを検証し、その結果、アドレス信号又はコマンド信号がエラーであると判定した場合、そのコマンド信号が示すメモリセルアレイへのアクセスを停止することを技術思想とする。尚、停止とは、そのコマンド信号が示すアクセス種別を異なるアクセス種別に変換することを意味し、異なるアクセス種別とは例えばＤＥＳＥＬコマンド、ＮＯＰコマンドを示す。アクセスの停止方法としては、チップ選択信号を強制的に非活性化させることによってアクセス自体を無効化する方法（ＤＥＳＥＬコマンドに対応）や、コマンドの内容を強制的にＮＯＰ（no operation）コマンドに変換する方法などが挙げられる。これにより、いわゆるパリティエラーなどの不良が検出された場合であっても、誤ったコマンドの実行によって後段の回路の誤動作（後段の回路が、メモリセルである場合、そのデータが破壊されたり、誤ったアドレスにデータを上書きしたりすること）がない。
【００１２】
図１は、本発明の原理を説明するためのブロック図である。
【００１３】
図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。図１に示す半導体装置１０は、ＤＲＡＭなどの半導体メモリデバイスであり、メモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１４】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。アクセス制御回路２０によって制御される各回路ブロック、例えば、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５、データ入出力回路３０などは、本発明において「第１の回路」と呼ぶことがある。また、本発明においては、チップ選択信号ＣＳを構成するビットを「第１のビット」、コマンド信号ＣＭＤを構成する複数のビットを「第２のビット」と呼ぶことがある。
【００１５】
具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１６】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１７】
図１に示すように、アクセス制御回路２０にはアドレスラッチ回路８０ａ、コマンドデコーダ８０ｂ及び検証回路９０が含まれている。
【００１８】
アドレスラッチ回路８０ａは、アドレス端子２１を介して供給されたアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路８０ａにラッチされたアドレス信号ＡＤＤは、上述の通り、コマンド信号ＣＭＤの内容に基づいてロウデコーダ１２又はカラムデコーダ１３に供給される。
【００１９】
コマンドデコーダ８０ｂは、コマンド端子２２を介して供給されたコマンド信号ＣＭＤをデコードする回路である。特に限定されるものではないが、コマンド信号ＣＭＤは、アクティブ信号ＡＣＴ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、ＮＯＰコマンドに基づく現状維持動作が挙げられる。
【００２０】
図２は、半導体装置１０のコマンド種別を示し、コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。図２に示す例では、チップ選択信号ＣＳ及びコマンド信号ＣＭＤの組み合わせによって生成される内部コマンドには、ＤＥＳＥＬコマンド、ＮＯＰコマンド、アクティブコマンドＩＡＣＴ、プリチャージコマンドＩＰＲＥ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１、モードレジスタセットコマンドＭＲＳが含まれる。
【００２１】
ＤＥＳＥＬコマンドは、チップ選択信号ＣＳが非活性状態である場合に生成されるコマンドである。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しない。ＮＯＰコマンドは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤを構成する各ビットが全てローレベルである場合に生成されるコマンドである。ＮＯＰコマンドが発行された場合も、アクセス制御回路２０はアクセス動作を一切実行しない。
【００２２】
アクティブコマンドＩＡＣＴ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドＩＰＲＥは、アクティブコマンドＩＡＣＴによって活性化されたメモリセルアレイ１１を非活性化させるためのコマンドである。また、モードレジスタセットコマンドＭＲＳは、後述するモードレジスタの設定値を書き換えるための内部コマンドである。
【００２３】
アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂは、チップ選択端子２３を介して供給されたチップ選択信号ＣＳに基づいて活性化される。チップ選択信号ＣＳが非活性状態である場合にはアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂも非活性化され、この場合、入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは無効化される。本発明ではチップ選択信号ＣＳが非活性状態された状態も一種のコマンドとして捉え、ＤＥＳＥＬコマンドと呼ぶことがある。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しないため、ＮＯＰコマンドが発行された場合と同じ結果が得られる。
【００２４】
検証回路９０は、検証端子２４を介して供給された検証信号ＰＲＴＹに基づいて、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する回路である。検証の方法については特に限定されないが、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベル（又はローレベル）であるビットの数が偶数であるか奇数であるかを判定し、判定結果を検証信号ＰＲＴＹと照合する方法を好ましく挙げることが可能である。この場合、検証信号ＰＲＴＹはいわゆるパリティビットに相当し、１ビットで足りる。
【００２５】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２６】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２７】
一方、コントローラ５０は、出力回路６０及びデータ処理回路７０を備えている。出力回路６０は、端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹを半導体装置１０に供給するための回路である。また、データ処理回路７０は、データ端子７１を介して入出力されるリードデータＤＱ及びライトデータＤＱを処理する回路である。
【００２８】
コントローラ５０は、半導体装置１０にアクセスする際、チップ選択信号ＣＳを活性化させるとともに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給し、さらに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づき生成した検証信号ＰＲＴＹを供給する。検証信号ＰＲＴＹは、検証信号生成回路６０ａによって生成される。検証信号ＰＲＴＹとしてパリティビットを用いる場合、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットの数が偶数であれば、検証信号生成回路６０ａは検証信号ＰＲＴＹをローレベルとし、奇数であれば検証信号ＰＲＴＹをハイレベルとする。このことは、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを構成する複数のビットのうち、ハイレベルであるビットの数は常に偶数になることを意味する。チップ選択信号ＣＳ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹをコントローラ５０から半導体装置１０に供給するタイミングについては特に限定されず、全て同時であっても構わないし、或いは、チップ選択信号ＣＳのみを先行して発行し、そのご所定時間が経過してからアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを発行しても構わない。
【００２９】
そして、コントローラ５０から半導体装置１０に対してアクセスが行われる度に、半導体装置１０に含まれる検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの検証を行う。検証の結果、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに不良がなければ、コマンドデコーダ８０ｂによるコマンド信号ＣＭＤのデコード動作を許可し、これによりコマンド信号ＣＭＤによって選択されたアクセス動作が実行される。本発明においては、メモリセルアレイ１１に対して有効なアクセスを行うためのコマンドを「第１のコマンド」と呼ぶことがある。
【００３０】
これに対し、検証の結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに不良があることが判明した場合、検証回路９０はコマンドデコーダ８０ｂを制御し、ＤＥＳＥＬコマンド又はＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させる。本発明においては、メモリセルアレイ１１に対してアクセスを行わない又はメモリセルアレイ１１の状態を維持するコマンドを「第２のコマンド」と呼ぶことがある。
【００３１】
ＤＥＳＥＬコマンドが発行された場合とは、チップ選択信号ＣＳが非活性状態である場合を意味する。したがって、ＤＥＳＥＬコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたチップ選択信号ＣＳを活性状態から非活性状態に内部で強制的に変換すればよい。また、ＮＯＰコマンドが発行された場合とは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤの組み合わせがＮＯＰコマンドを示している場合を意味する。したがって、ＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたコマンド信号ＣＭＤの組み合わせをＮＯＰコマンドの組み合わせに内部で強制的に変換すればよい。
【００３２】
これにより、例えばアドレス信号ＡＤＤ及びコマンド信号ＣＭＤをコントローラ５０から半導体装置１０に伝送する途中である１ビットが反転してしまった場合、検証回路９０によってエラーが検出され、その結果、当該コマンドはＤＥＳＥＬコマンド又はＮＯＰコマンドに変換される。これにより、メモリセルアレイ１１に対する有効なアクセスは実行されないため、誤ったコマンドが実行されたり、誤ったデータをメモリセルアレイ１１に上書きしたりするといった問題が生じない。
【００３３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３４】
図３は、本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
【００３５】
図３に示すように、アクセス制御回路２０にはレシーバ１１１，１１２が含まれている。レシーバ１１１は、コントローラ５０から供給されるチップ選択信号ＣＳを受けて、内部チップ選択信号ＩＣＳ１を生成する。また、レシーバ１１２は、コントローラ５０から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを受け、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹを生成する。内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹは、いずれも検証回路９０に供給される。
【００３６】
本実施形態では、検証信号ＰＲＴＹがパリティビットであり、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であるか奇数個であるかを示す。具体的には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であれば検証信号ＰＲＴＹはローレベルを取り、ハイレベルであるビットが奇数個であれば検証信号ＰＲＴＹはハイレベルを取る。したがって、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに検証信号ＰＲＴＹを含めた複数のビットのうち、ハイレベルであるビットは常に偶数個でなければならない。したがって、これが奇数個であれば、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが生じていることを意味する。
【００３７】
図４は、検証回路９０の機能を説明するための回路図である。図４に示す検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビット、並びに、検証信号ＰＲＴＹを構成するビットを２ビットずつ排他的論理和演算し、得られた結果をさらに排他的論理和演算することによって、最終的に１ビットの演算結果を得る。排他的論理和演算においては、入力された２ビットが一致した場合（つまりハイレベルの数が偶数個である場合）にはローレベルとなり、入力された２ビットが一致しない場合（つまりハイレベルの数が奇数個である場合）にはハイレベルとなることから、最終的に得られるビットがローレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが偶数個であることが分かる。これに対し、最終的に得られるビットがハイレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが奇数個であることが分かる。検証回路９０によって最終的に得られるビットは、パリティエラー信号ＰＥＲＲであり、ハイレベルであればエラーが発生したことを示す。本発明においては、パリティエラー信号ＰＥＲＲを「検証結果信号」と呼ぶことがある。パリティエラー信号ＰＥＲＲは、図３に示すパリティレイテンシ回路１００、エラー処理回路１２０及びエラーレジスタ１３０などに供給される。
【００３８】
パリティレイテンシ回路１００は、検証回路９０によるパリティチェックに要する時間分（すなわち、検証期間であるパリティレイテンシ分）、内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１及び内部コマンド信号ＩＣＭＤ１を保持し、パリティレイテンシが経過した後、保持されたこれらの信号をそれぞれ内部チップ選択信号ＰＣＳ、内部アドレス信号ＰＡＤＤ及び内部コマンド信号ＰＣＭＤとして出力する回路である。本発明においては、パリティレイテンシ回路１００を「第２の回路」と呼ぶことがある。また、パリティレイテンシ回路１００が備える内部チップ選択信号ＩＣＳ１の入力ノードを「第３の入力ノード」と呼び、パリティレイテンシ回路１００が備える内部コマンド信号ＩＣＭＤ１の入力ノードを「第４の入力ノード」と呼ぶことがある。
【００３９】
エラー処理回路１２０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、エラー処理を行う回路である。エラー処理の内容については特に限定されず、例えば、メモリセルアレイ１１を強制的に非活性化させる処理などが挙げられる。メモリセルアレイ１１の非活性化とは、アクティブコマンドによってワード線ＷＬが選択された状態のメモリセルアレイをプリチャージ状態、すなわち、全てのワード線ＷＬを非活性状態に戻す処理などが該当する。メモリセルアレイ１１が複数のバンクに分割されている場合は、全てのバンクを非活性状態とすることが好ましい。パリティエラーが発生した場合にメモリセルアレイ１１を非活性化させれば、誤ったコマンドや誤ったアドレスによってメモリセルアレイ１１に保持されているデータが破損することがない。
【００４０】
また、本実施形態では、パリティエラー信号ＰＥＲＲが活性化するとエラー処理回路１２０によってアラート信号ＡＬＲＴが生成され、ドライバ１１３を介して外部に出力される。外部に出力されたアラート信号ＡＬＲＴはコントローラ５０に供給され、これによりコントローラ５０はパリティエラーが発生したことを知ることができる。
【００４１】
エラーレジスタ１３０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、パリティエラーの対象となったアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを保持する回路である。実際には、パリティレイテンシ回路１００による遅延途中の内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１がエラーレジスタ１３０に保持される。エラーレジスタ１３０に保持された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１は、データ入出力回路３０を介して外部に出力される。外部に出力された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１はコントローラ５０に供給され、これによりコントローラ５０はどのアドレス信号ＡＤＤ又はコマンド信号ＣＭＤがパリティエラーを発生させたか知ることができる。
【００４２】
図５は、パリティレイテンシ回路１００の回路図である。
【００４３】
図５に示すパリティレイテンシ回路１００は、レイテンシが５クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図３に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤのパリティチェックを有効とするか無効とするかの設定値も含まれる。パリティチェックを有効とする動作モード（パリティＯＮモード）が設定されている場合にはモード信号ＰＥＮが例えばハイレベルに活性化し、パリティチェックを無効とする動作モード（パリティＯＦＦモード）が設定されている場合にはモード信号ＰＥＮが例えばローレベルに非活性化する。
【００４４】
パリティレイテンシ回路１００に用いられる内部クロック信号ＩＣＬＫは、コントローラ５０から供給される外部クロック信号に基づき生成された信号である。本例では、内部チップ選択信号ＩＣＳ１を受けて内部チップ選択信号ＰＣＳを出力するパスに５段のシフトレジスタが用いられており、これにより、内部チップ選択信号ＩＣＳ１を受けてから、５クロックサイクル後に内部チップ選択信号ＰＣＳが出力される。内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１についても同様であり、５段のシフトレジスタを経由することによって、それぞれ内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。
【００４５】
図５に示すパリティレイテンシ回路１００においては、内部チップ選択信号ＩＣＳ１をカウントするパスのうち、４段目のフリップフロップＦＦ４の出力ノードと、５段目のフリップフロップＦＦ５の出力ノードとの間にＡＮＤゲート回路Ｇ１が挿入されている。ＡＮＤゲート回路Ｇ１は、パリティエラー信号ＰＥＲＲがローレベルであれば４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１ａをそのまま５段目のフリップフロップＦＦ５に供給する。これに対し、パリティエラー信号ＰＥＲＲがハイレベルである場合、ＡＮＤゲート回路Ｇ１は、４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１に関わらず、５段目のフリップフロップＦＦ５に供給する信号ＰＣＳｍ１を強制的にローレベルとする。
【００４６】
本例では、５段目のフリップフロップＦＦ５に信号ＰＣＳｍ１がラッチされる前に、検証回路９０によるパリティチェックが完了する必要がある。これにより、検証回路９０によるパリティチェックの結果、パリティエラーが発生していない場合には、５クロックサイクル目に正しく内部チップ選択信号ＰＣＳが出力される。これに対し、検証回路９０によるパリティチェックの結果、パリティエラーが発生している場合には、５クロックサイクル目に出力される内部チップ選択信号ＰＣＳは、強制的にローレベルに非活性化される。つまり、当該コマンドがＤＥＳＥＬコマンドに変換される。
【００４７】
一方、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１については、パリティチェックの結果にかかわらず、５クロックサイクル目に内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。尚、４段目のフリップフロップＦＦ４から出力される信号ＰＣＭＤｍ１，ＰＡＤＤｍ１は、上述したエラーレジスタ１３０に供給される。これに同期する内部検証信号ＰＰＲＴＹｍ１についても同様である。
【００４８】
パリティレイテンシ回路１００から出力される内部チップ選択信号ＰＣＳは、図３に示すセレクタ１４１の一方の入力ノードに供給される。セレクタ１４１の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部チップ選択信号ＩＣＳ１が供給される。本発明においては、セレクタ１４１を「第３の回路」と呼ぶことがある。
【００４９】
セレクタ１４１は、モード信号ＰＥＮに基づいてこれらのいずれかを内部チップ選択信号ＩＣＳ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部チップ選択信号ＰＣＳが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部チップ選択信号ＩＣＳ１を選択される。選択の結果出力される内部チップ選択信号ＩＣＳ２は、回路ブロック８０の第１の入力ノードに供給される。回路ブロック８０は、図１に示したアドレスラッチ回路８０ａとコマンドデコーダ８０ｂを含む回路ブロックである。回路ブロック８０は、内部チップ選択信号ＩＣＳ２に基づいて活性化される。
【００５０】
同様に、パリティレイテンシ回路１００から出力される内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤは、セレクタ１４２の一方の入力ノードに供給される。セレクタ１４２の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が供給される。本発明においては、セレクタ１４２を「第４の回路」と呼ぶことがある。
【００５１】
セレクタ１４２は、モード信号ＰＥＮに基づいてこれらのいずれかを内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が選択される。選択の結果出力される内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２は、回路ブロック８０の第２の入力ノードに供給される。その結果、内部アドレス信号ＩＡＤＤ２はアドレスラッチ回路８０ａにラッチされ、内部コマンド信号ＩＣＭＤ２はコマンドデコーダ８０ｂによってデコードされる。アドレスラッチ回路８０ａにラッチされた内部アドレス信号ＩＡＤＤ２は、内部アドレス信号ＩＡＤＤ３として出力され、図１に示したロウデコーダ１２やカラムデコーダ１３に供給される。また、コマンドデコーダ８０ｂによって内部コマンド信号ＩＣＭＤ２がデコードされると、内部コマンド信号ＩＣＭＤ３が生成され、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックが制御される。
【００５２】
内部コマンド信号ＩＣＭＤ３には、ロウアクセスを行うためのアクティブ信号ＩＡＣＴ、リード動作を行うためのリード信号ＩＲＤ１、ライト動作を行うためのライト信号ＩＷＲ１など、メモリセルアレイに対して有効なアクセスを行うための複数の信号が含まれる。これらの信号は、内部コマンド信号ＩＣＭＤ２に対応していずれかが活性化される。また、内部コマンド信号ＩＣＭＤ３には、メモリセルアレイに対してアクセスを行わない内部コマンドＤＥＳＥＬも含まれている。内部チップ選択信号ＩＣＳ２が非活性化している場合には、内部コマンド信号ＩＣＭＤ２に関わらず内部コマンドＤＥＳＥＬが活性化する。
【００５３】
以上が本実施形態による半導体装置１０ａの主要な回路構成である。次に、本実施形態による半導体装置１０ａの動作について説明する。
【００５４】
図６は本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。尚、図６に示す波形／ＩＣＬＫは、内部クロック信号ＩＣＬＫの反転信号である。
【００５５】
パリティＯＦＦモードにおいては、モード信号ＰＥＮがローレベルに非活性化していることから、セレクタ１４１は内部チップ選択信号ＩＣＳ１を選択し、セレクタ１４２は内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１を選択する。これにより、図６（ａ）に示すように、内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、そのまま内部チップ選択信号ＩＣＳ２、内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として回路ブロック８０に供給され、内部コマンド信号ＩＣＭＤ２のデコード動作と内部アドレス信号ＩＡＤＤ２のラッチ動作が実行される。したがって、パリティレイテンシを待つことなく、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が直ちに実行される。
【００５６】
一方、パリティＯＮモードにおいては、モード信号ＰＥＮがハイレベルに活性化していることから、セレクタ１４１は内部チップ選択信号ＰＣＳを選択し、セレクタ１４２は内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤを選択する。図６（ｂ）に示す例では、時刻ｔ１１，ｔ１２，ｔ１３にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
【００５７】
ここで、時刻ｔ１１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくハイレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１１から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１１から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が実行される。
【００５８】
また、時刻ｔ１２にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがいずれも偶数である。このため合計でも偶数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくローレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１２から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１２から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が実行される。
【００５９】
これに対し、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、内部検証信号ＩＰＲＴＹがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１３から４クロックサイクル目（パリティレイテンシ−１）である。時刻ｔ１３から５クロックサイクルが経過すると、パリティレイテンシ回路１００からは内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される一方、内部チップ選択信号ＰＣＳはローレベルに非活性化された状態となる。つまり、ＤＥＳＥＬコマンドが発行された状態と同じ状態になる。その結果、アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂの動作は行われず、したがって、メモリセルアレイ１１に対するアクセスも実行されない。このことは、時刻ｔ１１に開始されたアクセスＡ、時刻ｔ１２に開始されたアクセスＢが実行中であっても、これらアクセスＡ，Ｂを停止させたり、変化させたりしないことを意味する。したがって、アクセスＡ，Ｂについては正常に実行される。
【００６０】
そして、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、エラーレジスタ１３０に取り込まれる。また、エラー処理回路１２０によってアラート信号ＡＬＲＴが発生する。これにより、コントローラ５０はパリティエラーの発生を知ることができるとともに、どのコマンド信号ＣＭＤ又はアドレス信号ＡＤＤがエラーを発生させたのかを知ることも可能となる。
【００６１】
次に、本発明の第２の実施形態について説明する。
【００６２】
図７は、本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。図７において、図３に示した構成要素と同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００６３】
図７に示すように、本実施形態においては、アクセス制御回路２０にＣＡレイテンシ回路１５０及びレシーバコントロール回路１６０が追加されている。ＣＡレイテンシ回路１５０は、内部チップ選択信号ＩＣＳ１を所定のクロックサイクル分遅延させ、内部チップ選択信号ＣＣＳとして出力する回路である。本発明においては、ＣＡレイテンシ回路１５０を「第５の回路」と呼ぶことがある。内部チップ選択信号ＣＣＳは、セレクタ１４１ｂ，１４３に供給される。本発明においては、セレクタ１４３を「第６の回路」と呼ぶことがある。また、レシーバコントロール回路１６０は、内部チップ選択信号ＩＣＳ１及びリセット信号ＲＳＴに基づいてイネーブル信号ＲＥＮを生成する回路である。イネーブル信号ＲＥＮはレシーバ１１２に供給され、レシーバ１１２の動作を制御する。
【００６４】
図８は、ＣＡレイテンシ回路１５０の回路図である。
【００６５】
図８に示すＣＡレイテンシ回路１５０は、レイテンシが３クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図３に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、ＣＡレイテンシ動作を有効とするか無効とするかの設定値も含まれる。ＣＡレイテンシ動作を有効とする動作モード（ＣＡＬＯＮモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばハイレベルに活性化し、ＣＡレイテンシ動作を無効とする動作モード（ＣＡＬＯＦＦモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばローレベルに非活性化する。
【００６６】
図８に示すＣＡレイテンシ回路１５０においては、内部チップ選択信号ＩＣＳ１を受けて内部チップ選択信号ＣＣＳを出力するパスに３段のシフトレジスタが用いられている。これにより、内部チップ選択信号ＩＣＳ１を受けてから、３クロックサイクル後に内部チップ選択信号ＣＣＳが出力される。内部チップ選択信号ＩＣＳ１、１段目のフリップフロップ回路ＦＦ１１の出力信号ＣＣＳｍ２、２段目のフリップフロップ回路ＦＦ１２の出力信号ＣＣＳｍ１は、ＮＯＲゲート回路Ｇ２に供給される。ＮＯＲゲート回路Ｇ２の出力信号Ｇ２ａ及び３段目のフリップフロップ回路ＦＦ１３の出力信号（内部チップ選択信号）ＣＣＳは、ＡＮＤゲート回路Ｇ３に供給される。ＡＮＤゲート回路Ｇ３の出力はフリップフロップ回路ＦＦ１４に供給される。かかる構成により、３クロックサイクルに亘って内部チップ選択信号ＩＣＳ１がハイレベルに活性化しなかった場合、４クロックサイクル目にリセット信号ＲＳＴがハイレベルに活性化する。リセット信号ＲＳＴは、レシーバコントロール回路１６０に供給される。
【００６７】
また、ＣＡレイテンシ回路１５０に用いられるシフトクロックは、ＡＮＤゲート回路Ｇ０によって内部クロック信号ＩＣＬＫとモード信号ＣＡＬＥＮを論理積合成した信号が用いられる。これは、ＣＡＬＯＦＦモードが選択されている場合にシフト動作を停止させることによって、消費電力を低減させるためである。
【００６８】
図９は、レシーバコントロール回路１６０の回路図である。
【００６９】
図９に示すように、レシーバコントロール回路１６０はＳＲラッチ回路Ｌを備えている。ＳＲラッチ回路ＬのセットノードＳには、モード信号ＣＡＬＥＮの反転信号と内部チップ選択信号ＩＣＳ１を受けるＮＯＲゲート回路Ｇ４の出力が供給される。また、ＳＲラッチ回路ＬのリセットノードＲにはリセット信号ＲＳＴの反転信号が供給される。かかる構成により、モード信号ＣＡＬＥＮがハイレベルに活性化している状態、つまり、ＣＡＬＯＮモードに設定されている場合において、内部チップ選択信号ＩＣＳ１が活性化すると、イネーブル信号ＲＥＮは直ちにハイレベルに活性化する。その後、リセット信号ＲＳＴが活性化すると、イネーブル信号ＲＥＮはローレベルに非活性化する。リセット信号ＲＳＴが活性化するタイミングについては、図８を用いて説明したとおりである。一方、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には、イネーブル信号ＲＥＮは常にハイレベルに活性化される。
【００７０】
イネーブル信号ＲＥＮは、図７に示すレシーバ１１２に供給される。レシーバ１１２は、イネーブル信号ＲＥＮがハイレベルである期間に活性化され、イネーブル信号ＲＥＮがローレベルになると非活性化される。これに対し、チップ選択信号ＣＳを受けるレシーバ１１１については常時活性化される。
【００７１】
図７に示すように、内部チップ選択信号ＩＣＳ１と、ＣＡレイテンシ回路１５０を通過した内部チップ選択信号ＣＣＳは、セレクタ１４３に供給される。セレクタ１４３は、内部チップ選択信号ＩＣＳ１及びＣＣＳのいずれかをモード信号ＣＡＬＥＮに基づいて選択し、これを内部チップ選択信号ＩＣＣＳとしてパリティレイテンシ回路１００に供給する。具体的には、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には内部チップ選択信号ＩＣＳ１が選択され、モード信号ＣＡＬＥＮがハイレベルに活性化している場合、つまり、ＣＡＬＯＮモードに設定されている場合には内部チップ選択信号ＣＣＳが選択される。
【００７２】
また、内部チップ選択信号ＩＣＳ１，ＣＣＳ，ＰＣＳは、セレクタ１４１ｂに供給される。セレクタ１４１ｂは、図１０に示す真理値表にしたがって、内部チップ選択信号ＩＣＳ１，ＣＣＳ，ＰＣＳのいずれかを選択し、これを内部チップ選択信号ＩＣＳ２として回路ブロック８０に出力する。
【００７３】
以上が第２の実施形態による半導体装置１０ｂの構成である。その他の構成については基本的に第１の実施形態による半導体装置１０ａと同じである。次に、本実施形態による半導体装置１０ｂの動作について説明する。
【００７４】
図１１〜図１４は、本実施形態による半導体装置１０ｂの動作を説明するためのタイミング図である。このうち、図１１はＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図１２はＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図１３はＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示しており、図１４はＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【００７５】
ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作は、図１１に示すように、図６（ａ）に示した動作と同じである。つまり、チップ選択信号ＣＳとコマンド信号ＣＭＤ及びアドレス信号ＡＤＤはコントローラ５０から同時に発行され、これらに基づいた動作が直ちに実行される。ＣＡＬＯＦＦモードに設定されている場合、図９に示したレシーバコントロール回路１６０に含まれるＳＲラッチ回路Ｌが常にセットされることから、レシーバ１１２は常時活性化される。
【００７６】
これに対し、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合は、図１２に示すように、コントローラ５０からチップ選択信号ＣＳが発行されるタイミングと、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングは同時ではなく、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。図１２には、ＣＡＬレイテンシが３クロックサイクルに設定されている場合を例示している。
【００７７】
図１２に示すように、チップ選択信号ＣＳが発行されると、内部チップ選択信号ＩＣＳ１がハイレベルに変化するため、イネーブル信号ＲＥＮがハイレベルに活性化する。これにより、非活性化されていたレシーバ１１２が活性化され、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤの受信が可能となる。但し、レシーバ１１２の入力初段を非活性状態から活性状態に変化させるためにはある程度の時間が必要である。図１２においてイネーブル信号ＲＥＮの変化を緩やかとしているのは、これを意味している。
【００７８】
内部チップ選択信号ＩＣＳ１は、ＣＡレイテンシ回路１５０に含まれるフリップフロップ回路ＦＦ１１〜ＦＦ１３を経由し、３クロックサイクル後に内部チップ選択信号ＣＣＳとして出力される。内部チップ選択信号ＣＣＳが活性化するタイミングは、コントローラ５０からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングと同期しており、これにより、当該コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが回路ブロック８０に含まれるアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂによって処理される。
【００７９】
そして、内部チップ選択信号ＣＣＳが活性化した後さらに１クロックサイクルが経過すると、リセット信号ＲＳＴが活性化する。これにより、レシーバコントロール回路１６０に含まれるＳＲラッチ回路Ｌがリセットされるため、レシーバ１１２は非活性状態に戻り、レシーバ１１２の消費電力が低減される。
【００８０】
一方、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作は、図１３に示すように、図６（ｂ）に示した動作と同じである。図１３に示す例では、時刻ｔ２１，ｔ２２にてチップ選択信号ＣＳ、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【００８１】
ここで、時刻ｔ２１，ｔ２２にて供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。時刻ｔ２１にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ハイレベルの検証信号ＰＲＴＹが正しく供給されているのに対し、時刻ｔ２２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ローレベルの検証信号ＰＲＴＹが供給されている。これに応答して、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。パリティエラー信号ＰＥＲＲが活性化すると、内部チップ選択信号ＰＣＳはローレベルに非活性化されるため、ＤＥＳＥＬコマンドが発行された状態と同じ状態になる。また、時刻ｔ２２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【００８２】
そして、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合は、図１４に示すように、図１２及び図１３に示した動作が組み合わされる。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるとともに、発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤのパリティチェックが行われる。図１４に示す例では、時刻ｔ３１，ｔ３２にてチップ選択信号ＣＳが発行されるとともに、これら時刻ｔ３１，ｔ３２から３クロックサイクル経過後に、対応するコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【００８３】
図１３に示した例と同様、時刻ｔ３１，ｔ３２から３クロックサイクル経過後に供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このためいずれも合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。しかしながら、時刻ｔ３２から３クロックサイクル経過後に供給された検証信号ＰＲＴＹはローレベルであり、その結果、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【００８４】
このように、本実施形態による半導体装置１０ｂは、ＣＡＬＯＮモードを備えていることから、第１の実施形態による半導体装置１０ａによる効果に加え、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが発行されるタイミングでレシーバ１１２を活性化させることができる。換言すれば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが発行されないタイミングにおいては、レシーバ１１２を非活性状態とすることができるため、消費電力を削減することができる。
【００８５】
次に、本発明の第３の実施形態について説明する。
【００８６】
図１５は、本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
【００８７】
図１５に示すように、本実施形態においては、図７に示したパリティレイテンシ回路１００、ＣＡレイテンシ回路１５０及びセレクタ１４１ｂがそれぞれパリティレイテンシ回路１００ｃ、ＣＡレイテンシ回路１５０ｃ及びセレクタ１４１ｃに置き換えられている。その他の点については図７に示した半導体装置１０ｂと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８８】
図１６は、パリティレイテンシ回路１００ｃの回路図である。
【００８９】
図１６に示すように、パリティレイテンシ回路１００ｃは、図５に示すパリティレイテンシ回路１００に含まれるフリップフロップ回路ＦＦ５及びＡＮＤゲート回路Ｇ１が削除され、その代わりに、フリップフロップ回路ＦＦ２４とＦＦ２５との間に論理ゲート回路Ｇ５が挿入された構成を有している。図１６においては、論理ゲート回路Ｇ５をＡＮＤゲート回路のシンボルマークで表記している。これは、後述するように、コマンド信号ＣＭＤ構成する各ビット（ＡＣＴ，ＲＡＳ，ＣＡＳ，ＷＥ）が全てローレベルである場合にはＮＯＰコマンドとして取り扱われることに対応している。
【００９０】
論理ゲート回路Ｇ５は、フリップフロップ回路ＦＦ４，ＦＦ２４の出力信号とパリティエラー信号ＰＥＲＲを受ける回路であり、それらの論理を合成したＰＣＭＤｍ１＿２信号（合成信号）をフリップフロップ回路ＦＦ２５へ出力する。フリップフロップ回路ＦＦ４の出力である内部チップ選択信号ＰＣＳｍ１ａがハイレベル、パリティエラー信号ＰＥＲＲがローレベルである場合は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１ａをそのままフリップフロップ回路ＦＦ２５に供給する。つまり、当該半導体装置１０ｃが選択されており、且つ、パリティエラーが発生していない場合には、内部コマンド信号の通過を許可する。
【００９１】
これに対し、内部チップ選択信号ＰＣＳｍ１ａがローレベル又はパリティエラー信号ＰＥＲＲがハイレベルである場合、論理ゲート回路Ｇ５は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１ａの内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２５に供給する。つまり、当該半導体装置１０ｃが選択されていないか、或いは、パリティエラーが発生した場合には、内部コマンド信号を強制的にＮＯＰコマンドに変換する。
【００９２】
図１７は、ＣＡレイテンシ回路１５０ｃの回路図である。
【００９３】
図１７に示すように、ＣＡレイテンシ回路１５０ｃは、図９に示すＣＡレイテンシ回路１５０に含まれるフリップフロップ回路ＦＦ１３の代わりに、並列接続された２つのフリップフロップ回路ＦＦ１３ａ，ＦＦ１３ｂが備えられている。フリップフロップ回路ＦＦ１３ａの出力は内部チップ選択信号ＣＰＣＳとして用いられ、フリップフロップ回路ＦＦ１３ｂの出力は内部チップ選択信号ＣＣＳとして用いられる。フリップフロップ回路ＦＦ１３ｂは、モード信号ＰＥＮが入力されるセットノードＳＮを備えており、これによりモード信号ＰＥＮがハイレベル（パリティＯＮモード）である場合には、内部チップ選択信号ＣＣＳがハイレベルに固定される。図１５に示すように、内部チップ選択信号ＣＣＳはセレクタ１４１ｃに供給され、内部チップ選択信号ＣＰＣＳはセレクタ１４３に供給される。
【００９４】
セレクタ１４１ｃは、図１８に示す真理値表にしたがって、内部チップ選択信号ＩＣＳ１，ＣＣＳのいずれかを選択し、これを内部チップ選択信号ＩＣＳ２として回路ブロック８０に出力する。
【００９５】
本実施形態においては、回路ブロック８０から出力される内部コマンド信号ＩＣＭＤ３として、メモリセルアレイのステートを維持する内部コマンドＩＮＯＰが含まれている。内部コマンドＩＮＯＰは、内部コマンド信号ＩＣＭＤ２がＮＯＰコマンドを示している場合に生成される。
【００９６】
以上が第３の実施形態による半導体装置１０ｃの構成である。その他の構成については基本的に第２の実施形態による半導体装置１０ｂと同じである。次に、本実施形態による半導体装置１０ｃの動作について説明する。
【００９７】
図１９〜図２２は、本実施形態による半導体装置１０ｃの動作を説明するためのタイミング図である。このうち、図１９はＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図２０はＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図２１はＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示しており、図２２はＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【００９８】
ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作は、図１９に示すように、図１１に示した動作と基本的に同じである。つまり、コントローラ５０からは、チップ選択信号ＣＳとコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが同時に発行され、これらに基づいた動作が直ちに実行される。ＣＡＬＯＦＦモードに設定されている場合、イネーブル信号ＲＥＮがハイレベルに固定されることから、レシーバ１１２は常時活性化される。
【００９９】
ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作は、図２０に示すように、図１２に示した動作と基本的に同じである。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後に、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。そして、チップ選択信号ＣＳの活性化に応答してイネーブル信号ＲＥＮがハイレベルに変化し、これにより、非活性化されていたレシーバ１１２が活性化される。その後、ＣＡＬレイテンシが経過すると、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行され、レシーバ１１２はこれを正しく受信することが可能となる。
【０１００】
一方、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合、図２１に示すように、パリティチェックが行われる。ここで、時刻ｔ４１，ｔ４２にて供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。時刻ｔ４１にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ハイレベルの検証信号ＰＲＴＹが正しく供給されているのに対し、時刻ｔ４２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ローレベルの検証信号ＰＲＴＹが供給されている。これに応答して、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。
【０１０１】
パリティエラー信号ＰＥＲＲがハイレベルになると、図１６に示した論理ゲート回路Ｇ５は、入力されたコマンドにかかわらずＮＯＰコマンドを出力する。このため、時刻ｔ４２にて発行されたコマンド信号ＣＭＤは、パリティレイテンシ回路１００ｃによってＮＯＰコマンドに変換され、ＮＯＰコマンドがコマンドデコーダ８０ｂに供給される。その結果、ロウデコーダ１２やカラムデコーダ１３などの内部回路は現在の状態を維持することになる。また、このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【０１０２】
そして、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合は、図２２に示すように、図２０及び図２１に示した動作が組み合わされる。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるとともに、発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤのパリティチェックが行われる。図２２に示す例では、時刻ｔ５１，ｔ５２にてチップ選択信号ＣＳが発行されるとともに、これら時刻ｔ５１，ｔ５２から３クロックサイクル経過後に、対応するコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【０１０３】
図２２に示した例と同様、時刻ｔ５１，ｔ５２から３クロックサイクル経過後に供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。しかしながら、時刻ｔ５２から３クロックサイクル経過後に供給された検証信号ＰＲＴＹはローレベルであり、その結果、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。これにより、時刻ｔ５２から３クロックサイクル経過後に発行されたコマンド信号ＣＭＤはＮＯＰコマンドに変換される。また、このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【０１０４】
このように、本実施形態による半導体装置１０ｃは、パリティエラーが発生した場合、発行されたコマンドをＮＯＰコマンドに変換していることから、誤ったアドレス信号ＡＤＤ又は誤ったコマンド信号ＣＭＤに基づいてロウデコーダ１２やカラムデコーダ１３などの内部回路が動作することがない。
【０１０５】
次に、本発明の第４の実施形態について説明する。
【０１０６】
図２３は、本発明の第４の実施形態において使用するパリティレイテンシ回路１００ｄの回路図である。
【０１０７】
図２３に示すように、本実施形態において使用するパリティレイテンシ回路１００ｄは、図１６に示すパリティレイテンシ回路１００ｃに含まれるフリップフロップ回路ＦＦ２〜ＦＦ４が削除され、その代わりに、フリップフロップ回路ＦＦ２１とＦＦ２２との間に論理ゲート回路Ｇ６が挿入されている。図２３においては、論理ゲート回路Ｇ６をＡＮＤゲート回路のシンボルマークで表記している。これは、上述した論理ゲート回路Ｇ５をＡＮＤゲート回路のシンボルマークで表記したのと同じ理由である。
【０１０８】
論理ゲート回路Ｇ６は、フリップフロップ回路ＦＦ１の出力信号ＰＣＳｍ４とフリップフロップ回路ＦＦ２１の出力信号ＰＣＭＤｍ４ａを受ける回路であり、それらの論理を合成したＰＣＭＤｍ４信号（第１の合成信号）をフリップフロップ回路ＦＦ２２へ出力する。そして、フリップフロップ回路ＦＦ１の出力である内部チップ選択信号ＰＣＳｍ４がハイレベルである場合は、フリップフロップ回路ＦＦ２１から出力される内部コマンド信号ＰＣＭＤｍ４ａをそのままフリップフロップ回路ＦＦ２２に供給する。これに対し、内部チップ選択信号ＰＣＳｍ４がローレベルである場合、論理ゲート回路Ｇ６は、フリップフロップ回路ＦＦ２１から出力される内部コマンド信号ＰＣＭＤｍ４ａの内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２２に供給する。
【０１０９】
フリップフロップ回路ＦＦ２４とＦＦ２５との間には、論理ゲート回路Ｇ５の代わりに論理ゲート回路Ｇ７が挿入されている。図２３においては、論理ゲート回路Ｇ７をＡＮＤゲート回路のシンボルマークで表記しているが、これも上記と同様の理由による。
【０１１０】
論理ゲート回路Ｇ７は、フリップフロップ回路ＦＦ２４の出力信号ＰＣＭＤｍ１とパリティエラー信号ＰＥＲＲを受ける回路であり、それらの論理を合成したＰＣＭＤｍ１＿２信号（第２の合成信号）をフリップフロップ回路ＦＦ２５へ出力する。そして、パリティエラー信号ＰＥＲＲがローレベル、つまり、パリティエラーが発生してない場合には、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１をそのままフリップフロップ回路ＦＦ２５に供給する。これに対し、パリティエラー信号ＰＥＲＲがハイレベル、つまり、パリティエラーが発生した場合、論理ゲート回路Ｇ７は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１の内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２５に供給する。
【０１１１】
このように、本実施形態では、内部チップ選択信号ＩＣＣＳがローレベルである場合、つまり、当該半導体装置が非選択状態である場合、内部コマンド信号をより前段でＮＯＰコマンドに変換していることから、内部チップ選択信号をシフトとするフリップフロップ回路の段数を削減することができる。これにより、回路規模を縮小することが可能となるとともに、消費電力をより削減することが可能となる。
【０１１２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１３】
例えば、上記の各実施形態では、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤの全体の論理を検証しているが、本発明がこれに限定されるものではなく、コマンド信号ＣＭＤのみの論理を検証しても構わないし、アドレス信号ＡＤＤのみの論理を検証しても構わない。
【０１１４】
本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【０１１５】
また、本願の技術思想は、メモリセルを含む半導体装置に限らず、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【０１１６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１１７】
また、論理ゲート等を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１１８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２０】
さらに、本発明による半導体装置及びこれを備える情報処理システムは、以下の特徴を有している。
【０１２１】
［付記１］
複数のメモリセルを有するメモリセルアレイと、
アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、
前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする半導体装置。
［付記２］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記アクセス制御回路は、外部から供給されるチップ選択信号が第１の論理レベルであることに応答して活性化され、前記チップ選択信号が第２の論理レベルであることに応答して非活性化される、ことを特徴とする付記２に記載の半導体装置。
［付記４］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記第１の論理レベルである前記チップ選択信号を前記第２の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記１又は３に記載の半導体装置。
［付記５］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないＮＯＰコマンドに変化させる、ことを特徴とする付記１又は３に記載の半導体装置。
［付記６］
前記アクセス制御回路は、更に、前記チップ選択信号を所定時間遅延させるレイテンシ回路を有し、
前記検証回路は、前記チップ選択信号が外部から供給された後、前記所定時間後に外部から供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項３又は４に記載の半導体装置。
［付記７］
複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、
前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、
前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、
前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする情報処理システム。
［付記８］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記７に記載の情報処理システム。
［付記９］
前記出力回路は、更に、前記半導体装置を選択するチップ選択信号を前記半導体装置に供給し、
前記アクセス制御回路は、前記チップ選択信号が第１の論理レベルであることに応答して活性化され、前記チップ選択信号が第２の論理レベルであることに応答して非活性化される、ことを特徴とする付記８に記載の情報処理システム。
［付記１０］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記第１の論理レベルである前記チップ選択信号を前記第２の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記７又は９に記載の情報処理システム。
［付記１１］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないＮＯＰコマンドに変化させる、ことを特徴とする付記７又は９に記載の情報処理システム。
［付記１２］
前記出力回路は、前記チップ選択信号を出力してから所定時間後に前記アドレス信号及び前記コマンド信号を出力し、
前記アクセス制御回路は、更に、前記チップ選択信号を前記所定時間遅延させるレイテンシ回路を有し、
前記検証回路は、前記チップ選択信号が前記コントローラから供給された後、前記所定時間後に前記コントローラから供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項９又は１０に記載の情報処理システム。
【符号の説明】
【０１２２】
１０，１０ａ，１０ｂ，１０ｃ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ チップ選択端子
２４ 検証端子
２５ モードレジスタ
３０ データ入出力回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
６０ 出力回路
６０ａ 検証信号生成回路
６１〜６４ 端子
７０ データ処理回路
７１ データ端子
８０ 回路ブロック
８０ａ アドレスラッチ回路
８０ｂ コマンドデコーダ
９０ 検証回路
１００，１００ｃ，１００ｄ パリティレイテンシ回路
１１１，１１２ レシーバ
１１３ ドライバ
１２０ エラー処理回路
１３０ エラーレジスタ
１４１，１４１ｂ，１４１ｃ，１４２，１４３ セレクタ
１５０，１５０ｃ ＣＡレイテンシ回路
１６０ レシーバコントロール回路
ＡＤＤ アドレス信号
ＡＬＲＴ アラート信号
ＣＡＬＥＮ モード信号
ＣＭＤ コマンド信号
ＣＳ チップ選択信号
Ｇ０〜Ｇ７ ゲート回路
ＰＥＲＲ パリティエラー信号
ＰＲＴＹ 検証信号
ＲＥＮ イネーブル信号
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、外部から供給されるコマンド信号などの制御信号の論理が正しいか否かを検証可能な半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、コントローラから供給されるアドレス信号及びコマンド信号を受け、これら信号に基づいてメモリセルアレイへのアクセスを実行する。つまり、半導体メモリデバイスに供給されたアドレス信号はアドレスラッチ回路にラッチされ、これに基づいてアクセスすべきメモリセルが特定される。また、半導体メモリデバイスに供給されたコマンド信号はコマンドデコーダによってデコードされ、これに基づいてアクセスの種別（リード動作であるかライト動作であるかなど）が特定される（特許文献１参照）。
【０００３】
近年、ＤＤＲ３（Double Data Rate 3）仕様のＤＲＡＭよりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）仕様のＤＲＡＭが提案されている。ＤＤＲ４仕様のＤＲＡＭでは「ＣＡパリティ」と呼ばれる新機能がサポートされる。ＣＡパリティとは、コントローラから供給されるアドレス信号及びコマンド信号の論理が正しいか否かを検証する機能である。この機能を用いれば、アドレス信号及びコマンド信号を構成するビットの論理が伝送の途中で反転した場合、つまりパリティエラーが発生した場合、これを発見することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８１８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パリティエラーが発生した場合、ＤＲＡＭ側でどのような処理を行うべきかが、実使用時における半導体装置の信頼性を高める視点から重要である。パリティエラーが発生した場合に適切な処理を実行可能なＤＲＡＭが望まれる。尚、このような要望は、ＤＤＲ４仕様のＤＲＡＭに限らず、外部から供給された制御信号を検証可能な半導体装置全般に対する要望である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、前記複数の内部コマンドに基づいて動作する第１の回路と、を備え、前記複数の外部コマンドは、前記第１の回路にアクセスする第１のコマンドと、前記第１の回路にアクセスしない又は前記第１の回路のステートを維持する第２のコマンドとを含み、前記アクセス制御回路は、前記検証結果信号が第１の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、前記検証結果信号が第２の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第２のコマンドを生成する。
【０００７】
本発明の他の一側面による半導体装置は、複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。
【０００８】
本発明による情報処理システムは、複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。
【発明の効果】
【０００９】
本発明によれば、いわゆるパリティエラーなどの不良が検出された場合、メモリセルアレイなどの内部回路へのアクセスが停止されることから、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。これにより、実使用時における半導体装置の信頼性を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の原理を説明するためのブロック図である。
【図２】コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。
【図３】本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図である。
【図４】検証回路９０の機能を説明するための回路図である。
【図５】パリティレイテンシ回路１００の回路図である。
【図６】半導体装置１０ａの動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。
【図７】本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図である。
【図８】ＣＡレイテンシ回路１５０の回路図である。
【図９】レシーバコントロール回路１６０の回路図である。
【図１０】セレクタ１４１ｂの動作を説明するための真理値表である。
【図１１】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図１２】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図１３】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図１４】半導体装置１０ｂの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図１５】本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図である。
【図１６】パリティレイテンシ回路１００ｃの回路図である。
【図１７】ＣＡＬレイテンシ回路１５０ｃの回路図である。
【図１８】セレクタ１４１ｃの動作を説明するための真理値表である。
【図１９】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図２０】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示している。
【図２１】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図２２】半導体装置１０ｃの動作を説明するためのタイミング図であり、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【図２３】本発明の第４の実施形態において使用するパリティレイテンシ回路１００ｄの回路図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、検証信号に基づいてアドレス信号及びコマンドを検証し、その結果、アドレス信号又はコマンド信号がエラーであると判定した場合、そのコマンド信号が示すメモリセルアレイへのアクセスを停止することを技術思想とする。尚、停止とは、そのコマンド信号が示すアクセス種別を異なるアクセス種別に変換することを意味し、異なるアクセス種別とは例えばＤＥＳＥＬコマンド、ＮＯＰコマンドを示す。アクセスの停止方法としては、チップ選択信号を強制的に非活性化させることによってアクセス自体を無効化する方法（ＤＥＳＥＬコマンドに対応）や、コマンドの内容を強制的にＮＯＰ（no operation）コマンドに変換する方法などが挙げられる。これにより、いわゆるパリティエラーなどの不良が検出された場合であっても、誤ったコマンドの実行によって後段の回路の誤動作（後段の回路が、メモリセルである場合、そのデータが破壊されたり、誤ったアドレスにデータを上書きしたりすること）がない。
【００１２】
図１は、本発明の原理を説明するためのブロック図である。
【００１３】
図１には、１個のコントローラ５０と１個の半導体装置１０からなる情報処理システムが示されている。図１に示す半導体装置１０は、ＤＲＡＭなどの半導体メモリデバイスであり、メモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１４】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。アクセス制御回路２０によって制御される各回路ブロック、例えば、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５、データ入出力回路３０などは、本発明において「第１の回路」と呼ぶことがある。また、本発明においては、チップ選択信号ＣＳを構成するビットを「第１のビット」、コマンド信号ＣＭＤを構成する複数のビットを「第２のビット」と呼ぶことがある。
【００１５】
具体的には、コマンド信号ＣＭＤがアクティブコマンドである場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１６】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１７】
図１に示すように、アクセス制御回路２０にはアドレスラッチ回路８０ａ、コマンドデコーダ８０ｂ及び検証回路９０が含まれている。
【００１８】
アドレスラッチ回路８０ａは、アドレス端子２１を介して供給されたアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路８０ａにラッチされたアドレス信号ＡＤＤは、上述の通り、コマンド信号ＣＭＤの内容に基づいてロウデコーダ１２又はカラムデコーダ１３に供給される。
【００１９】
コマンドデコーダ８０ｂは、コマンド端子２２を介して供給されたコマンド信号ＣＭＤをデコードする回路である。特に限定されるものではないが、コマンド信号ＣＭＤは、アクティブ信号ＡＣＴ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、ＮＯＰコマンドに基づく現状維持動作が挙げられる。
【００２０】
図２は、半導体装置１０のコマンド種別を示し、コマンドデコーダ８０ｂの動作を説明するための真理値表の一例である。図２に示す例では、チップ選択信号ＣＳ及びコマンド信号ＣＭＤの組み合わせによって生成される内部コマンドには、ＤＥＳＥＬコマンド、ＮＯＰコマンド、アクティブコマンドＩＡＣＴ、プリチャージコマンドＩＰＲＥ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１、モードレジスタセットコマンドＭＲＳが含まれる。
【００２１】
ＤＥＳＥＬコマンドは、チップ選択信号ＣＳが非活性状態である場合に生成されるコマンドである。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しない。ＮＯＰコマンドは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤを構成する各ビットが全てローレベルである場合に生成されるコマンドである。ＮＯＰコマンドが発行された場合も、アクセス制御回路２０はアクセス動作を一切実行しない。
【００２２】
アクティブコマンドＩＡＣＴ、ライトコマンドＩＷＲ１、リードコマンドＩＲＤ１が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドＩＰＲＥは、アクティブコマンドＩＡＣＴによって活性化されたメモリセルアレイ１１を非活性化させるためのコマンドである。また、モードレジスタセットコマンドＭＲＳは、後述するモードレジスタの設定値を書き換えるための内部コマンドである。
【００２３】
アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂは、チップ選択端子２３を介して供給されたチップ選択信号ＣＳに基づいて活性化される。チップ選択信号ＣＳが非活性状態である場合にはアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂも非活性化され、この場合、入力されたアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは無効化される。本発明ではチップ選択信号ＣＳが非活性状態された状態も一種のコマンドとして捉え、ＤＥＳＥＬコマンドと呼ぶことがある。ＤＥＳＥＬコマンドが発行されると、アクセス制御回路２０はアクセス動作を一切実行しないため、ＮＯＰコマンドが発行された場合と同じ結果が得られる。
【００２４】
検証回路９０は、検証端子２４を介して供給された検証信号ＰＲＴＹに基づいて、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する回路である。検証の方法については特に限定されないが、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベル（又はローレベル）であるビットの数が偶数であるか奇数であるかを判定し、判定結果を検証信号ＰＲＴＹと照合する方法を好ましく挙げることが可能である。この場合、検証信号ＰＲＴＹはいわゆるパリティビットに相当し、１ビットで足りる。
【００２５】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２６】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２７】
一方、コントローラ５０は、出力回路６０及びデータ処理回路７０を備えている。出力回路６０は、端子６１〜６４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及び検証信号ＰＲＴＹを半導体装置１０に供給するための回路である。また、データ処理回路７０は、データ端子７１を介して入出力されるリードデータＤＱ及びライトデータＤＱを処理する回路である。
【００２８】
コントローラ５０は、半導体装置１０にアクセスする際、チップ選択信号ＣＳを活性化させるとともに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを供給し、さらに、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づき生成した検証信号ＰＲＴＹを供給する。検証信号ＰＲＴＹは、検証信号生成回路６０ａによって生成される。検証信号ＰＲＴＹとしてパリティビットを用いる場合、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットの数が偶数であれば、検証信号生成回路６０ａは検証信号ＰＲＴＹをローレベルとし、奇数であれば検証信号ＰＲＴＹをハイレベルとする。このことは、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを構成する複数のビットのうち、ハイレベルであるビットの数は常に偶数になることを意味する。チップ選択信号ＣＳ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹをコントローラ５０から半導体装置１０に供給するタイミングについては特に限定されず、全て同時であっても構わないし、或いは、チップ選択信号ＣＳのみを先行して発行し、そのご所定時間が経過してからアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを発行しても構わない。
【００２９】
そして、コントローラ５０から半導体装置１０に対してアクセスが行われる度に、半導体装置１０に含まれる検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの検証を行う。検証の結果、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに不良がなければ、コマンドデコーダ８０ｂによるコマンド信号ＣＭＤのデコード動作を許可し、これによりコマンド信号ＣＭＤによって選択されたアクセス動作が実行される。本発明においては、メモリセルアレイ１１に対して有効なアクセスを行うためのコマンドを「第１のコマンド」と呼ぶことがある。
【００３０】
これに対し、検証の結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに不良があることが判明した場合、検証回路９０はコマンドデコーダ８０ｂを制御し、ＤＥＳＥＬコマンド又はＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させる。本発明においては、メモリセルアレイ１１に対してアクセスを行わない又はメモリセルアレイ１１の状態を維持するコマンドを「第２のコマンド」と呼ぶことがある。
【００３１】
ＤＥＳＥＬコマンドが発行された場合とは、チップ選択信号ＣＳが非活性状態である場合を意味する。したがって、ＤＥＳＥＬコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたチップ選択信号ＣＳを活性状態から非活性状態に内部で強制的に変換すればよい。また、ＮＯＰコマンドが発行された場合とは、チップ選択信号ＣＳは活性状態であるものの、コマンド信号ＣＭＤの組み合わせがＮＯＰコマンドを示している場合を意味する。したがって、ＮＯＰコマンドが発行された場合と同じ動作をコマンドデコーダ８０ｂに実行させるためには、外部から供給されたコマンド信号ＣＭＤの組み合わせをＮＯＰコマンドの組み合わせに内部で強制的に変換すればよい。
【００３２】
これにより、例えばアドレス信号ＡＤＤ及びコマンド信号ＣＭＤをコントローラ５０から半導体装置１０に伝送する途中である１ビットが反転してしまった場合、検証回路９０によってエラーが検出され、その結果、当該コマンドはＤＥＳＥＬコマンド又はＮＯＰコマンドに変換される。これにより、メモリセルアレイ１１に対する有効なアクセスは実行されないため、誤ったコマンドが実行されたり、誤ったデータをメモリセルアレイ１１に上書きしたりするといった問題が生じない。
【００３３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３４】
図３は、本発明の好ましい第１の実施形態による半導体装置１０ａを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
【００３５】
図３に示すように、アクセス制御回路２０にはレシーバ１１１，１１２が含まれている。レシーバ１１１は、コントローラ５０から供給されるチップ選択信号ＣＳを受けて、内部チップ選択信号ＩＣＳ１を生成する。また、レシーバ１１２は、コントローラ５０から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び検証信号ＰＲＴＹを受け、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹを生成する。内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１、内部コマンド信号ＩＣＭＤ１及び内部検証信号ＩＰＲＴＹは、いずれも検証回路９０に供給される。
【００３６】
本実施形態では、検証信号ＰＲＴＹがパリティビットであり、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であるか奇数個であるかを示す。具体的には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビットのうち、ハイレベルであるビットが偶数個であれば検証信号ＰＲＴＹはローレベルを取り、ハイレベルであるビットが奇数個であれば検証信号ＰＲＴＹはハイレベルを取る。したがって、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに検証信号ＰＲＴＹを含めた複数のビットのうち、ハイレベルであるビットは常に偶数個でなければならない。したがって、これが奇数個であれば、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが生じていることを意味する。
【００３７】
図４は、検証回路９０の機能を説明するための回路図である。図４に示す検証回路９０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを構成する複数のビット、並びに、検証信号ＰＲＴＹを構成するビットを２ビットずつ排他的論理和演算し、得られた結果をさらに排他的論理和演算することによって、最終的に１ビットの演算結果を得る。排他的論理和演算においては、入力された２ビットが一致した場合（つまりハイレベルの数が偶数個である場合）にはローレベルとなり、入力された２ビットが一致しない場合（つまりハイレベルの数が奇数個である場合）にはハイレベルとなることから、最終的に得られるビットがローレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが偶数個であることが分かる。これに対し、最終的に得られるビットがハイレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが奇数個であることが分かる。検証回路９０によって最終的に得られるビットは、パリティエラー信号ＰＥＲＲであり、ハイレベルであればエラーが発生したことを示す。本発明においては、パリティエラー信号ＰＥＲＲを「検証結果信号」と呼ぶことがある。パリティエラー信号ＰＥＲＲは、図３に示すパリティレイテンシ回路１００、エラー処理回路１２０及びエラーレジスタ１３０などに供給される。
【００３８】
パリティレイテンシ回路１００は、検証回路９０によるパリティチェックに要する時間分（すなわち、検証期間であるパリティレイテンシ分）、内部チップ選択信号ＩＣＳ１、内部アドレス信号ＩＡＤＤ１及び内部コマンド信号ＩＣＭＤ１を保持し、パリティレイテンシが経過した後、保持されたこれらの信号をそれぞれ内部チップ選択信号ＰＣＳ、内部アドレス信号ＰＡＤＤ及び内部コマンド信号ＰＣＭＤとして出力する回路である。本発明においては、パリティレイテンシ回路１００を「第２の回路」と呼ぶことがある。また、パリティレイテンシ回路１００が備える内部チップ選択信号ＩＣＳ１の入力ノードを「第３の入力ノード」と呼び、パリティレイテンシ回路１００が備える内部コマンド信号ＩＣＭＤ１の入力ノードを「第４の入力ノード」と呼ぶことがある。
【００３９】
エラー処理回路１２０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、エラー処理を行う回路である。エラー処理の内容については特に限定されず、例えば、メモリセルアレイ１１を強制的に非活性化させる処理などが挙げられる。メモリセルアレイ１１の非活性化とは、アクティブコマンドによってワード線ＷＬが選択された状態のメモリセルアレイをプリチャージ状態、すなわち、全てのワード線ＷＬを非活性状態に戻す処理などが該当する。メモリセルアレイ１１が複数のバンクに分割されている場合は、全てのバンクを非活性状態とすることが好ましい。パリティエラーが発生した場合にメモリセルアレイ１１を非活性化させれば、誤ったコマンドや誤ったアドレスによってメモリセルアレイ１１に保持されているデータが破損することがない。
【００４０】
また、本実施形態では、パリティエラー信号ＰＥＲＲが活性化するとエラー処理回路１２０によってアラート信号ＡＬＲＴが生成され、ドライバ１１３を介して外部に出力される。外部に出力されたアラート信号ＡＬＲＴはコントローラ５０に供給され、これによりコントローラ５０はパリティエラーが発生したことを知ることができる。
【００４１】
エラーレジスタ１３０は、パリティエラー信号ＰＥＲＲがハイレベルに活性化した場合、パリティエラーの対象となったアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを保持する回路である。実際には、パリティレイテンシ回路１００による遅延途中の内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１がエラーレジスタ１３０に保持される。エラーレジスタ１３０に保持された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１は、データ入出力回路３０を介して外部に出力される。外部に出力された内部アドレス信号ＰＡＤＤｍ１及び内部コマンド信号ＰＣＭＤｍ１はコントローラ５０に供給され、これによりコントローラ５０はどのアドレス信号ＡＤＤ又はコマンド信号ＣＭＤがパリティエラーを発生させたか知ることができる。
【００４２】
図５は、パリティレイテンシ回路１００の回路図である。
【００４３】
図５に示すパリティレイテンシ回路１００は、レイテンシが５クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図３に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤのパリティチェックを有効とするか無効とするかの設定値も含まれる。パリティチェックを有効とする動作モード（パリティＯＮモード）が設定されている場合にはモード信号ＰＥＮが例えばハイレベルに活性化し、パリティチェックを無効とする動作モード（パリティＯＦＦモード）が設定されている場合にはモード信号ＰＥＮが例えばローレベルに非活性化する。
【００４４】
パリティレイテンシ回路１００に用いられる内部クロック信号ＩＣＬＫは、コントローラ５０から供給される外部クロック信号に基づき生成された信号である。本例では、内部チップ選択信号ＩＣＳ１を受けて内部チップ選択信号ＰＣＳを出力するパスに５段のシフトレジスタが用いられており、これにより、内部チップ選択信号ＩＣＳ１を受けてから、５クロックサイクル後に内部チップ選択信号ＰＣＳが出力される。内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１についても同様であり、５段のシフトレジスタを経由することによって、それぞれ内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。
【００４５】
図５に示すパリティレイテンシ回路１００においては、内部チップ選択信号ＩＣＳ１をカウントするパスのうち、４段目のフリップフロップＦＦ４の出力ノードと、５段目のフリップフロップＦＦ５の出力ノードとの間にＡＮＤゲート回路Ｇ１が挿入されている。ＡＮＤゲート回路Ｇ１は、パリティエラー信号ＰＥＲＲがローレベルであれば４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１ａをそのまま５段目のフリップフロップＦＦ５に供給する。これに対し、パリティエラー信号ＰＥＲＲがハイレベルである場合、ＡＮＤゲート回路Ｇ１は、４段目のフリップフロップＦＦ４から出力される信号ＰＣＳｍ１に関わらず、５段目のフリップフロップＦＦ５に供給する信号ＰＣＳｍ１を強制的にローレベルとする。
【００４６】
本例では、５段目のフリップフロップＦＦ５に信号ＰＣＳｍ１がラッチされる前に、検証回路９０によるパリティチェックが完了する必要がある。これにより、検証回路９０によるパリティチェックの結果、パリティエラーが発生していない場合には、５クロックサイクル目に正しく内部チップ選択信号ＰＣＳが出力される。これに対し、検証回路９０によるパリティチェックの結果、パリティエラーが発生している場合には、５クロックサイクル目に出力される内部チップ選択信号ＰＣＳは、強制的にローレベルに非活性化される。つまり、当該コマンドがＤＥＳＥＬコマンドに変換される。
【００４７】
一方、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１については、パリティチェックの結果にかかわらず、５クロックサイクル目に内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤとして出力される。尚、４段目のフリップフロップＦＦ４から出力される信号ＰＣＭＤｍ１，ＰＡＤＤｍ１は、上述したエラーレジスタ１３０に供給される。これに同期する内部検証信号ＰＰＲＴＹｍ１についても同様である。
【００４８】
パリティレイテンシ回路１００から出力される内部チップ選択信号ＰＣＳは、図３に示すセレクタ１４１の一方の入力ノードに供給される。セレクタ１４１の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部チップ選択信号ＩＣＳ１が供給される。本発明においては、セレクタ１４１を「第３の回路」と呼ぶことがある。
【００４９】
セレクタ１４１は、モード信号ＰＥＮに基づいてこれらのいずれかを内部チップ選択信号ＩＣＳ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部チップ選択信号ＰＣＳが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部チップ選択信号ＩＣＳ１を選択される。選択の結果出力される内部チップ選択信号ＩＣＳ２は、回路ブロック８０の第１の入力ノードに供給される。回路ブロック８０は、図１に示したアドレスラッチ回路８０ａとコマンドデコーダ８０ｂを含む回路ブロックである。回路ブロック８０は、内部チップ選択信号ＩＣＳ２に基づいて活性化される。
【００５０】
同様に、パリティレイテンシ回路１００から出力される内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤは、セレクタ１４２の一方の入力ノードに供給される。セレクタ１４２の他方の入力ノードには、パリティレイテンシ回路１００を経由していない内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が供給される。本発明においては、セレクタ１４２を「第４の回路」と呼ぶことがある。
【００５１】
セレクタ１４２は、モード信号ＰＥＮに基づいてこれらのいずれかを内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として出力する。具体的には、モード信号ＰＥＮがハイレベルに活性化している場合（パリティＯＮモードに設定されている場合）には内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが選択され、モード信号ＰＥＮがローレベルに非活性化している場合（パリティＯＦＦモードに設定されている場合）には内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が選択される。選択の結果出力される内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２は、回路ブロック８０の第２の入力ノードに供給される。その結果、内部アドレス信号ＩＡＤＤ２はアドレスラッチ回路８０ａにラッチされ、内部コマンド信号ＩＣＭＤ２はコマンドデコーダ８０ｂによってデコードされる。アドレスラッチ回路８０ａにラッチされた内部アドレス信号ＩＡＤＤ２は、内部アドレス信号ＩＡＤＤ３として出力され、図１に示したロウデコーダ１２やカラムデコーダ１３に供給される。また、コマンドデコーダ８０ｂによって内部コマンド信号ＩＣＭＤ２がデコードされると、内部コマンド信号ＩＣＭＤ３が生成され、ロウデコーダ１２やカラムデコーダ１３などの回路ブロックが制御される。
【００５２】
内部コマンド信号ＩＣＭＤ３には、ロウアクセスを行うためのアクティブ信号ＩＡＣＴ、リード動作を行うためのリード信号ＩＲＤ１、ライト動作を行うためのライト信号ＩＷＲ１など、メモリセルアレイに対して有効なアクセスを行うための複数の信号が含まれる。これらの信号は、内部コマンド信号ＩＣＭＤ２に対応していずれかが活性化される。また、内部コマンド信号ＩＣＭＤ３には、メモリセルアレイに対してアクセスを行わない内部コマンドＤＥＳＥＬも含まれている。内部チップ選択信号ＩＣＳ２が非活性化している場合には、内部コマンド信号ＩＣＭＤ２に関わらず内部コマンドＤＥＳＥＬが活性化する。
【００５３】
以上が本実施形態による半導体装置１０ａの主要な回路構成である。次に、本実施形態による半導体装置１０ａの動作について説明する。
【００５４】
図６は本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、（ａ）はパリティＯＦＦモードにおける動作を示し、（ｂ）はパリティＯＮモードにおける動作を示している。尚、図６に示す波形／ＩＣＬＫは、内部クロック信号ＩＣＬＫの反転信号である。
【００５５】
パリティＯＦＦモードにおいては、モード信号ＰＥＮがローレベルに非活性化していることから、セレクタ１４１は内部チップ選択信号ＩＣＳ１を選択し、セレクタ１４２は内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１を選択する。これにより、図６（ａ）に示すように、内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、そのまま内部チップ選択信号ＩＣＳ２、内部コマンド信号ＩＣＭＤ２及び内部アドレス信号ＩＡＤＤ２として回路ブロック８０に供給され、内部コマンド信号ＩＣＭＤ２のデコード動作と内部アドレス信号ＩＡＤＤ２のラッチ動作が実行される。したがって、パリティレイテンシを待つことなく、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が直ちに実行される。
【００５６】
一方、パリティＯＮモードにおいては、モード信号ＰＥＮがハイレベルに活性化していることから、セレクタ１４１は内部チップ選択信号ＰＣＳを選択し、セレクタ１４２は内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤを選択する。図６（ｂ）に示す例では、時刻ｔ１１，ｔ１２，ｔ１３にて内部チップ選択信号ＩＣＳ１、内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１が発生している。
【００５７】
ここで、時刻ｔ１１にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくハイレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１１から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１１から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が実行される。
【００５８】
また、時刻ｔ１２にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがいずれも偶数である。このため合計でも偶数であり、これに対応して内部検証信号ＩＰＲＴＹが正しくローレベルであることから、検証回路９０はパリティエラー信号ＰＥＲＲをローレベルに非活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１２から４クロックサイクル目（パリティレイテンシ−１）であり、時刻ｔ１２から５クロックサイクルが経過すると、パリティレイテンシ回路１００から内部チップ選択信号ＰＣＳ、内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される。その結果、内部コマンド信号ＩＣＭＤ３及び内部アドレス信号ＩＡＤＤ３が出力され、これらに基づいた動作が実行される。
【００５９】
これに対し、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、内部検証信号ＩＰＲＴＹがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。パリティエラー信号ＰＥＲＲのレベルが確定するタイミングは、時刻ｔ１３から４クロックサイクル目（パリティレイテンシ−１）である。時刻ｔ１３から５クロックサイクルが経過すると、パリティレイテンシ回路１００からは内部コマンド信号ＰＣＭＤ及び内部アドレス信号ＰＡＤＤが出力される一方、内部チップ選択信号ＰＣＳはローレベルに非活性化された状態となる。つまり、ＤＥＳＥＬコマンドが発行された状態と同じ状態になる。その結果、アドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂの動作は行われず、したがって、メモリセルアレイ１１に対するアクセスも実行されない。このことは、時刻ｔ１１に開始されたアクセスＡ、時刻ｔ１２に開始されたアクセスＢが実行中であっても、これらアクセスＡ，Ｂを停止させたり、変化させたりしないことを意味する。したがって、アクセスＡ，Ｂについては正常に実行される。
【００６０】
そして、時刻ｔ１３にて発生した内部コマンド信号ＩＣＭＤ１及び内部アドレス信号ＩＡＤＤ１は、エラーレジスタ１３０に取り込まれる。また、エラー処理回路１２０によってアラート信号ＡＬＲＴが発生する。これにより、コントローラ５０はパリティエラーの発生を知ることができるとともに、どのコマンド信号ＣＭＤ又はアドレス信号ＡＤＤがエラーを発生させたのかを知ることも可能となる。
【００６１】
次に、本発明の第２の実施形態について説明する。
【００６２】
図７は、本発明の好ましい第２の実施形態による半導体装置１０ｂを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。図７において、図３に示した構成要素と同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００６３】
図７に示すように、本実施形態においては、アクセス制御回路２０にＣＡレイテンシ回路１５０及びレシーバコントロール回路１６０が追加されている。ＣＡレイテンシ回路１５０は、内部チップ選択信号ＩＣＳ１を所定のクロックサイクル分遅延させ、内部チップ選択信号ＣＣＳとして出力する回路である。本発明においては、ＣＡレイテンシ回路１５０を「第５の回路」と呼ぶことがある。内部チップ選択信号ＣＣＳは、セレクタ１４１ｂ，１４３に供給される。本発明においては、セレクタ１４３を「第６の回路」と呼ぶことがある。また、レシーバコントロール回路１６０は、内部チップ選択信号ＩＣＳ１及びリセット信号ＲＳＴに基づいてイネーブル信号ＲＥＮを生成する回路である。イネーブル信号ＲＥＮはレシーバ１１２に供給され、レシーバ１１２の動作を制御する。
【００６４】
図８は、ＣＡレイテンシ回路１５０の回路図である。
【００６５】
図８に示すＣＡレイテンシ回路１５０は、レイテンシが３クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図３に示すモードレジスタ２５に所定のモード信号を設定することにより行う。モードレジスタ２５の設定値には、ＣＡレイテンシ動作を有効とするか無効とするかの設定値も含まれる。ＣＡレイテンシ動作を有効とする動作モード（ＣＡＬＯＮモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばハイレベルに活性化し、ＣＡレイテンシ動作を無効とする動作モード（ＣＡＬＯＦＦモード）が設定されている場合にはモード信号ＣＡＬＥＮが例えばローレベルに非活性化する。
【００６６】
図８に示すＣＡレイテンシ回路１５０においては、内部チップ選択信号ＩＣＳ１を受けて内部チップ選択信号ＣＣＳを出力するパスに３段のシフトレジスタが用いられている。これにより、内部チップ選択信号ＩＣＳ１を受けてから、３クロックサイクル後に内部チップ選択信号ＣＣＳが出力される。内部チップ選択信号ＩＣＳ１、１段目のフリップフロップ回路ＦＦ１１の出力信号ＣＣＳｍ２、２段目のフリップフロップ回路ＦＦ１２の出力信号ＣＣＳｍ１は、ＮＯＲゲート回路Ｇ２に供給される。ＮＯＲゲート回路Ｇ２の出力信号Ｇ２ａ及び３段目のフリップフロップ回路ＦＦ１３の出力信号（内部チップ選択信号）ＣＣＳは、ＡＮＤゲート回路Ｇ３に供給される。ＡＮＤゲート回路Ｇ３の出力はフリップフロップ回路ＦＦ１４に供給される。かかる構成により、３クロックサイクルに亘って内部チップ選択信号ＩＣＳ１がハイレベルに活性化しなかった場合、４クロックサイクル目にリセット信号ＲＳＴがハイレベルに活性化する。リセット信号ＲＳＴは、レシーバコントロール回路１６０に供給される。
【００６７】
また、ＣＡレイテンシ回路１５０に用いられるシフトクロックは、ＡＮＤゲート回路Ｇ０によって内部クロック信号ＩＣＬＫとモード信号ＣＡＬＥＮを論理積合成した信号が用いられる。これは、ＣＡＬＯＦＦモードが選択されている場合にシフト動作を停止させることによって、消費電力を低減させるためである。
【００６８】
図９は、レシーバコントロール回路１６０の回路図である。
【００６９】
図９に示すように、レシーバコントロール回路１６０はＳＲラッチ回路Ｌを備えている。ＳＲラッチ回路ＬのセットノードＳには、モード信号ＣＡＬＥＮの反転信号と内部チップ選択信号ＩＣＳ１を受けるＮＯＲゲート回路Ｇ４の出力が供給される。また、ＳＲラッチ回路ＬのリセットノードＲにはリセット信号ＲＳＴの反転信号が供給される。かかる構成により、モード信号ＣＡＬＥＮがハイレベルに活性化している状態、つまり、ＣＡＬＯＮモードに設定されている場合において、内部チップ選択信号ＩＣＳ１が活性化すると、イネーブル信号ＲＥＮは直ちにハイレベルに活性化する。その後、リセット信号ＲＳＴが活性化すると、イネーブル信号ＲＥＮはローレベルに非活性化する。リセット信号ＲＳＴが活性化するタイミングについては、図８を用いて説明したとおりである。一方、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には、イネーブル信号ＲＥＮは常にハイレベルに活性化される。
【００７０】
イネーブル信号ＲＥＮは、図７に示すレシーバ１１２に供給される。レシーバ１１２は、イネーブル信号ＲＥＮがハイレベルである期間に活性化され、イネーブル信号ＲＥＮがローレベルになると非活性化される。これに対し、チップ選択信号ＣＳを受けるレシーバ１１１については常時活性化される。
【００７１】
図７に示すように、内部チップ選択信号ＩＣＳ１と、ＣＡレイテンシ回路１５０を通過した内部チップ選択信号ＣＣＳは、セレクタ１４３に供給される。セレクタ１４３は、内部チップ選択信号ＩＣＳ１及びＣＣＳのいずれかをモード信号ＣＡＬＥＮに基づいて選択し、これを内部チップ選択信号ＩＣＣＳとしてパリティレイテンシ回路１００に供給する。具体的には、モード信号ＣＡＬＥＮがローレベルに非活性化している場合、つまり、ＣＡＬＯＦＦモードに設定されている場合には内部チップ選択信号ＩＣＳ１が選択され、モード信号ＣＡＬＥＮがハイレベルに活性化している場合、つまり、ＣＡＬＯＮモードに設定されている場合には内部チップ選択信号ＣＣＳが選択される。
【００７２】
また、内部チップ選択信号ＩＣＳ１，ＣＣＳ，ＰＣＳは、セレクタ１４１ｂに供給される。セレクタ１４１ｂは、図１０に示す真理値表にしたがって、内部チップ選択信号ＩＣＳ１，ＣＣＳ，ＰＣＳのいずれかを選択し、これを内部チップ選択信号ＩＣＳ２として回路ブロック８０に出力する。
【００７３】
以上が第２の実施形態による半導体装置１０ｂの構成である。その他の構成については基本的に第１の実施形態による半導体装置１０ａと同じである。次に、本実施形態による半導体装置１０ｂの動作について説明する。
【００７４】
図１１〜図１４は、本実施形態による半導体装置１０ｂの動作を説明するためのタイミング図である。このうち、図１１はＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図１２はＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図１３はＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示しており、図１４はＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【００７５】
ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作は、図１１に示すように、図６（ａ）に示した動作と同じである。つまり、チップ選択信号ＣＳとコマンド信号ＣＭＤ及びアドレス信号ＡＤＤはコントローラ５０から同時に発行され、これらに基づいた動作が直ちに実行される。ＣＡＬＯＦＦモードに設定されている場合、図９に示したレシーバコントロール回路１６０に含まれるＳＲラッチ回路Ｌが常にセットされることから、レシーバ１１２は常時活性化される。
【００７６】
これに対し、ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合は、図１２に示すように、コントローラ５０からチップ選択信号ＣＳが発行されるタイミングと、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングは同時ではなく、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。図１２には、ＣＡＬレイテンシが３クロックサイクルに設定されている場合を例示している。
【００７７】
図１２に示すように、チップ選択信号ＣＳが発行されると、内部チップ選択信号ＩＣＳ１がハイレベルに変化するため、イネーブル信号ＲＥＮがハイレベルに活性化する。これにより、非活性化されていたレシーバ１１２が活性化され、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤの受信が可能となる。但し、レシーバ１１２の入力初段を非活性状態から活性状態に変化させるためにはある程度の時間が必要である。図１２においてイネーブル信号ＲＥＮの変化を緩やかとしているのは、これを意味している。
【００７８】
内部チップ選択信号ＩＣＳ１は、ＣＡレイテンシ回路１５０に含まれるフリップフロップ回路ＦＦ１１〜ＦＦ１３を経由し、３クロックサイクル後に内部チップ選択信号ＣＣＳとして出力される。内部チップ選択信号ＣＣＳが活性化するタイミングは、コントローラ５０からコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるタイミングと同期しており、これにより、当該コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが回路ブロック８０に含まれるアドレスラッチ回路８０ａ及びコマンドデコーダ８０ｂによって処理される。
【００７９】
そして、内部チップ選択信号ＣＣＳが活性化した後さらに１クロックサイクルが経過すると、リセット信号ＲＳＴが活性化する。これにより、レシーバコントロール回路１６０に含まれるＳＲラッチ回路Ｌがリセットされるため、レシーバ１１２は非活性状態に戻り、レシーバ１１２の消費電力が低減される。
【００８０】
一方、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作は、図１３に示すように、図６（ｂ）に示した動作と同じである。図１３に示す例では、時刻ｔ２１，ｔ２２にてチップ選択信号ＣＳ、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【００８１】
ここで、時刻ｔ２１，ｔ２２にて供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。時刻ｔ２１にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ハイレベルの検証信号ＰＲＴＹが正しく供給されているのに対し、時刻ｔ２２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ローレベルの検証信号ＰＲＴＹが供給されている。これに応答して、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。パリティエラー信号ＰＥＲＲが活性化すると、内部チップ選択信号ＰＣＳはローレベルに非活性化されるため、ＤＥＳＥＬコマンドが発行された状態と同じ状態になる。また、時刻ｔ２２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【００８２】
そして、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合は、図１４に示すように、図１２及び図１３に示した動作が組み合わされる。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるとともに、発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤのパリティチェックが行われる。図１４に示す例では、時刻ｔ３１，ｔ３２にてチップ選択信号ＣＳが発行されるとともに、これら時刻ｔ３１，ｔ３２から３クロックサイクル経過後に、対応するコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【００８３】
図１３に示した例と同様、時刻ｔ３１，ｔ３２から３クロックサイクル経過後に供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このためいずれも合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。しかしながら、時刻ｔ３２から３クロックサイクル経過後に供給された検証信号ＰＲＴＹはローレベルであり、その結果、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【００８４】
このように、本実施形態による半導体装置１０ｂは、ＣＡＬＯＮモードを備えていることから、第１の実施形態による半導体装置１０ａによる効果に加え、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが発行されるタイミングでレシーバ１１２を活性化させることができる。換言すれば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤが発行されないタイミングにおいては、レシーバ１１２を非活性状態とすることができるため、消費電力を削減することができる。
【００８５】
次に、本発明の第３の実施形態について説明する。
【００８６】
図１５は、本発明の好ましい第３の実施形態による半導体装置１０ｃを示すブロック図であり、主に図１に示したアクセス制御回路２０に属する回路ブロックを詳細に示している。
【００８７】
図１５に示すように、本実施形態においては、図７に示したパリティレイテンシ回路１００、ＣＡレイテンシ回路１５０及びセレクタ１４１ｂがそれぞれパリティレイテンシ回路１００ｃ、ＣＡレイテンシ回路１５０ｃ及びセレクタ１４１ｃに置き換えられている。その他の点については図７に示した半導体装置１０ｂと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８８】
図１６は、パリティレイテンシ回路１００ｃの回路図である。
【００８９】
図１６に示すように、パリティレイテンシ回路１００ｃは、図５に示すパリティレイテンシ回路１００に含まれるフリップフロップ回路ＦＦ５及びＡＮＤゲート回路Ｇ１が削除され、その代わりに、フリップフロップ回路ＦＦ２４とＦＦ２５との間に論理ゲート回路Ｇ５が挿入された構成を有している。図１６においては、論理ゲート回路Ｇ５をＡＮＤゲート回路のシンボルマークで表記している。これは、後述するように、コマンド信号ＣＭＤ構成する各ビット（ＡＣＴ，ＲＡＳ，ＣＡＳ，ＷＥ）が全てローレベルである場合にはＮＯＰコマンドとして取り扱われることに対応している。
【００９０】
論理ゲート回路Ｇ５は、フリップフロップ回路ＦＦ４，ＦＦ２４の出力信号とパリティエラー信号ＰＥＲＲを受ける回路であり、それらの論理を合成したＰＣＭＤｍ１＿２信号（合成信号）をフリップフロップ回路ＦＦ２５へ出力する。フリップフロップ回路ＦＦ４の出力である内部チップ選択信号ＰＣＳｍ１ａがハイレベル、パリティエラー信号ＰＥＲＲがローレベルである場合は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１ａをそのままフリップフロップ回路ＦＦ２５に供給する。つまり、当該半導体装置１０ｃが選択されており、且つ、パリティエラーが発生していない場合には、内部コマンド信号の通過を許可する。
【００９１】
これに対し、内部チップ選択信号ＰＣＳｍ１ａがローレベル又はパリティエラー信号ＰＥＲＲがハイレベルである場合、論理ゲート回路Ｇ５は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１ａの内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２５に供給する。つまり、当該半導体装置１０ｃが選択されていないか、或いは、パリティエラーが発生した場合には、内部コマンド信号を強制的にＮＯＰコマンドに変換する。
【００９２】
図１７は、ＣＡレイテンシ回路１５０ｃの回路図である。
【００９３】
図１７に示すように、ＣＡレイテンシ回路１５０ｃは、図９に示すＣＡレイテンシ回路１５０に含まれるフリップフロップ回路ＦＦ１３の代わりに、並列接続された２つのフリップフロップ回路ＦＦ１３ａ，ＦＦ１３ｂが備えられている。フリップフロップ回路ＦＦ１３ａの出力は内部チップ選択信号ＣＰＣＳとして用いられ、フリップフロップ回路ＦＦ１３ｂの出力は内部チップ選択信号ＣＣＳとして用いられる。フリップフロップ回路ＦＦ１３ｂは、モード信号ＰＥＮが入力されるセットノードＳＮを備えており、これによりモード信号ＰＥＮがハイレベル（パリティＯＮモード）である場合には、内部チップ選択信号ＣＣＳがハイレベルに固定される。図１５に示すように、内部チップ選択信号ＣＣＳはセレクタ１４１ｃに供給され、内部チップ選択信号ＣＰＣＳはセレクタ１４３に供給される。
【００９４】
セレクタ１４１ｃは、図１８に示す真理値表にしたがって、内部チップ選択信号ＩＣＳ１，ＣＣＳのいずれかを選択し、これを内部チップ選択信号ＩＣＳ２として回路ブロック８０に出力する。
【００９５】
本実施形態においては、回路ブロック８０から出力される内部コマンド信号ＩＣＭＤ３として、メモリセルアレイのステートを維持する内部コマンドＩＮＯＰが含まれている。内部コマンドＩＮＯＰは、内部コマンド信号ＩＣＭＤ２がＮＯＰコマンドを示している場合に生成される。
【００９６】
以上が第３の実施形態による半導体装置１０ｃの構成である。その他の構成については基本的に第２の実施形態による半導体装置１０ｂと同じである。次に、本実施形態による半導体装置１０ｃの動作について説明する。
【００９７】
図１９〜図２２は、本実施形態による半導体装置１０ｃの動作を説明するためのタイミング図である。このうち、図１９はＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図２０はＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作を示しており、図２１はＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合の動作を示しており、図２２はＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合の動作を示している。
【００９８】
ＣＡＬＯＦＦモード且つパリティＯＦＦモードに設定されている場合の動作は、図１９に示すように、図１１に示した動作と基本的に同じである。つまり、コントローラ５０からは、チップ選択信号ＣＳとコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが同時に発行され、これらに基づいた動作が直ちに実行される。ＣＡＬＯＦＦモードに設定されている場合、イネーブル信号ＲＥＮがハイレベルに固定されることから、レシーバ１１２は常時活性化される。
【００９９】
ＣＡＬＯＮモード且つパリティＯＦＦモードに設定されている場合の動作は、図２０に示すように、図１２に示した動作と基本的に同じである。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後に、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行される。そして、チップ選択信号ＣＳの活性化に応答してイネーブル信号ＲＥＮがハイレベルに変化し、これにより、非活性化されていたレシーバ１１２が活性化される。その後、ＣＡＬレイテンシが経過すると、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行され、レシーバ１１２はこれを正しく受信することが可能となる。
【０１００】
一方、ＣＡＬＯＦＦモード且つパリティＯＮモードに設定されている場合、図２１に示すように、パリティチェックが行われる。ここで、時刻ｔ４１，ｔ４２にて供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。時刻ｔ４１にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ハイレベルの検証信号ＰＲＴＹが正しく供給されているのに対し、時刻ｔ４２にて発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤに対しては、ローレベルの検証信号ＰＲＴＹが供給されている。これに応答して、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。
【０１０１】
パリティエラー信号ＰＥＲＲがハイレベルになると、図１６に示した論理ゲート回路Ｇ５は、入力されたコマンドにかかわらずＮＯＰコマンドを出力する。このため、時刻ｔ４２にて発行されたコマンド信号ＣＭＤは、パリティレイテンシ回路１００ｃによってＮＯＰコマンドに変換され、ＮＯＰコマンドがコマンドデコーダ８０ｂに供給される。その結果、ロウデコーダ１２やカラムデコーダ１３などの内部回路は現在の状態を維持することになる。また、このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【０１０２】
そして、ＣＡＬＯＮモード且つパリティＯＮモードに設定されている場合は、図２２に示すように、図２０及び図２１に示した動作が組み合わされる。つまり、チップ選択信号ＣＳが発行されてからＣＡＬレイテンシが経過した後にコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されるとともに、発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤのパリティチェックが行われる。図２２に示す例では、時刻ｔ５１，ｔ５２にてチップ選択信号ＣＳが発行されるとともに、これら時刻ｔ５１，ｔ５２から３クロックサイクル経過後に、対応するコマンド信号ＣＭＤ及びアドレス信号ＡＤＤが発行されている。
【０１０３】
図２２に示した例と同様、時刻ｔ５１，ｔ５２から３クロックサイクル経過後に供給されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号ＰＲＴＹはハイレベルである。しかしながら、時刻ｔ５２から３クロックサイクル経過後に供給された検証信号ＰＲＴＹはローレベルであり、その結果、検証回路９０はパリティエラー信号ＰＥＲＲをハイレベルに活性化させる。これにより、時刻ｔ５２から３クロックサイクル経過後に発行されたコマンド信号ＣＭＤはＮＯＰコマンドに変換される。また、このコマンド信号ＣＭＤ及びアドレス信号ＡＤＤは、エラーレジスタ１３０に取り込まれるとともに、アラート信号ＡＬＲＴが発生する。
【０１０４】
このように、本実施形態による半導体装置１０ｃは、パリティエラーが発生した場合、発行されたコマンドをＮＯＰコマンドに変換していることから、誤ったアドレス信号ＡＤＤ又は誤ったコマンド信号ＣＭＤに基づいてロウデコーダ１２やカラムデコーダ１３などの内部回路が動作することがない。
【０１０５】
次に、本発明の第４の実施形態について説明する。
【０１０６】
図２３は、本発明の第４の実施形態において使用するパリティレイテンシ回路１００ｄの回路図である。
【０１０７】
図２３に示すように、本実施形態において使用するパリティレイテンシ回路１００ｄは、図１６に示すパリティレイテンシ回路１００ｃに含まれるフリップフロップ回路ＦＦ２〜ＦＦ４が削除され、その代わりに、フリップフロップ回路ＦＦ２１とＦＦ２２との間に論理ゲート回路Ｇ６が挿入されている。図２３においては、論理ゲート回路Ｇ６をＡＮＤゲート回路のシンボルマークで表記している。これは、上述した論理ゲート回路Ｇ５をＡＮＤゲート回路のシンボルマークで表記したのと同じ理由である。
【０１０８】
論理ゲート回路Ｇ６は、フリップフロップ回路ＦＦ１の出力信号ＰＣＳｍ４とフリップフロップ回路ＦＦ２１の出力信号ＰＣＭＤｍ４ａを受ける回路であり、それらの論理を合成したＰＣＭＤｍ４信号（第１の合成信号）をフリップフロップ回路ＦＦ２２へ出力する。そして、フリップフロップ回路ＦＦ１の出力である内部チップ選択信号ＰＣＳｍ４がハイレベルである場合は、フリップフロップ回路ＦＦ２１から出力される内部コマンド信号ＰＣＭＤｍ４ａをそのままフリップフロップ回路ＦＦ２２に供給する。これに対し、内部チップ選択信号ＰＣＳｍ４がローレベルである場合、論理ゲート回路Ｇ６は、フリップフロップ回路ＦＦ２１から出力される内部コマンド信号ＰＣＭＤｍ４ａの内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２２に供給する。
【０１０９】
フリップフロップ回路ＦＦ２４とＦＦ２５との間には、論理ゲート回路Ｇ５の代わりに論理ゲート回路Ｇ７が挿入されている。図２３においては、論理ゲート回路Ｇ７をＡＮＤゲート回路のシンボルマークで表記しているが、これも上記と同様の理由による。
【０１１０】
論理ゲート回路Ｇ７は、フリップフロップ回路ＦＦ２４の出力信号ＰＣＭＤｍ１とパリティエラー信号ＰＥＲＲを受ける回路であり、それらの論理を合成したＰＣＭＤｍ１＿２信号（第２の合成信号）をフリップフロップ回路ＦＦ２５へ出力する。そして、パリティエラー信号ＰＥＲＲがローレベル、つまり、パリティエラーが発生してない場合には、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１をそのままフリップフロップ回路ＦＦ２５に供給する。これに対し、パリティエラー信号ＰＥＲＲがハイレベル、つまり、パリティエラーが発生した場合、論理ゲート回路Ｇ７は、フリップフロップ回路ＦＦ２４から出力される内部コマンド信号ＰＣＭＤｍ１の内容にかかわらず、ＮＯＰコマンドをフリップフロップ回路ＦＦ２５に供給する。
【０１１１】
このように、本実施形態では、内部チップ選択信号ＩＣＣＳがローレベルである場合、つまり、当該半導体装置が非選択状態である場合、内部コマンド信号をより前段でＮＯＰコマンドに変換していることから、内部チップ選択信号をシフトとするフリップフロップ回路の段数を削減することができる。これにより、回路規模を縮小することが可能となるとともに、消費電力をより削減することが可能となる。
【０１１２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１３】
例えば、上記の各実施形態では、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤの全体の論理を検証しているが、本発明がこれに限定されるものではなく、コマンド信号ＣＭＤのみの論理を検証しても構わないし、アドレス信号ＡＤＤのみの論理を検証しても構わない。
【０１１４】
本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【０１１５】
また、本願の技術思想は、メモリセルを含む半導体装置に限らず、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【０１１６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１１７】
また、論理ゲート等を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１１８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２０】
さらに、本発明による半導体装置及びこれを備える情報処理システムは、以下の特徴を有している。
【０１２１】
［付記１］
複数のメモリセルを有するメモリセルアレイと、
アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、
前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする半導体装置。
［付記２］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記アクセス制御回路は、外部から供給されるチップ選択信号が第１の論理レベルであることに応答して活性化され、前記チップ選択信号が第２の論理レベルであることに応答して非活性化される、ことを特徴とする付記２に記載の半導体装置。
［付記４］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記第１の論理レベルである前記チップ選択信号を前記第２の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記１又は３に記載の半導体装置。
［付記５］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないＮＯＰコマンドに変化させる、ことを特徴とする付記１又は３に記載の半導体装置。
［付記６］
前記アクセス制御回路は、更に、前記チップ選択信号を所定時間遅延させるレイテンシ回路を有し、
前記検証回路は、前記チップ選択信号が外部から供給された後、前記所定時間後に外部から供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項３又は４に記載の半導体装置。
［付記７］
複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、
前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、
前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、
前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする情報処理システム。
［付記８］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記７に記載の情報処理システム。
［付記９］
前記出力回路は、更に、前記半導体装置を選択するチップ選択信号を前記半導体装置に供給し、
前記アクセス制御回路は、前記チップ選択信号が第１の論理レベルであることに応答して活性化され、前記チップ選択信号が第２の論理レベルであることに応答して非活性化される、ことを特徴とする付記８に記載の情報処理システム。
［付記１０］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記第１の論理レベルである前記チップ選択信号を前記第２の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記７又は９に記載の情報処理システム。
［付記１１］
前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないＮＯＰコマンドに変化させる、ことを特徴とする付記７又は９に記載の情報処理システム。
［付記１２］
前記出力回路は、前記チップ選択信号を出力してから所定時間後に前記アドレス信号及び前記コマンド信号を出力し、
前記アクセス制御回路は、更に、前記チップ選択信号を前記所定時間遅延させるレイテンシ回路を有し、
前記検証回路は、前記チップ選択信号が前記コントローラから供給された後、前記所定時間後に前記コントローラから供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項９又は１０に記載の情報処理システム。
【符号の説明】
【０１２２】
１０，１０ａ，１０ｂ，１０ｃ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ アドレス端子
２２ コマンド端子
２３ チップ選択端子
２４ 検証端子
２５ モードレジスタ
３０ データ入出力回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
５０ コントローラ
６０ 出力回路
６０ａ 検証信号生成回路
６１〜６４ 端子
７０ データ処理回路
７１ データ端子
８０ 回路ブロック
８０ａ アドレスラッチ回路
８０ｂ コマンドデコーダ
９０ 検証回路
１００，１００ｃ，１００ｄ パリティレイテンシ回路
１１１，１１２ レシーバ
１１３ ドライバ
１２０ エラー処理回路
１３０ エラーレジスタ
１４１，１４１ｂ，１４１ｃ，１４２，１４３ セレクタ
１５０，１５０ｃ ＣＡレイテンシ回路
１６０ レシーバコントロール回路
ＡＤＤ アドレス信号
ＡＬＲＴ アラート信号
ＣＡＬＥＮ モード信号
ＣＭＤ コマンド信号
ＣＳ チップ選択信号
Ｇ０〜Ｇ７ ゲート回路
ＰＥＲＲ パリティエラー信号
ＰＲＴＹ 検証信号
ＲＥＮ イネーブル信号
【特許請求の範囲】
【請求項１】
外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、
前記複数の内部コマンドに基づいて動作する第１の回路と、を備え、
前記複数の外部コマンドは、前記第１の回路にアクセスする第１のコマンドと、前記第１の回路にアクセスしない又は前記第１の回路のステートを維持する第２のコマンドとを含み、
前記アクセス制御回路は、
前記検証結果信号が第１の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、
前記検証結果信号が第２の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第２のコマンドを生成する、半導体装置。
【請求項２】
前記第１のビットは、前記半導体装置を選択するチップ選択信号であり、
前記複数の第２のビットは、前記第１の回路の動作の種類を選択する複数の制御信号であり、
前記第２のコマンドは、前記チップ選択信号が非活性レベルであるＤＥＳＥＬコマンド、及び前記チップ選択信号が活性レベルであり且つ前記複数の制御信号の論理の組み合わせに基づいて前記第１の回路のステートを維持するＮＯＰコマンドを含む、請求項１に記載の半導体装置。
【請求項３】
前記アクセス制御回路は、前記検証結果信号が前記第２の論理を示す場合、前記ＤＥＳＥＬコマンドを生成する、請求項２に記載の半導体装置。
【請求項４】
前記アクセス制御回路は、前記検証結果信号が前記第２の論理を示す場合、前記ＮＯＰコマンドを生成する、請求項２に記載の半導体装置。
【請求項５】
前記アクセス制御回路は、
第３及び第４の入力ノードを有する第２の回路、第３の回路、第４の回路、及び第１及び第２の入力ノードを有するコマンドデコーダを含み、
前記第２の回路は、前記第３及び第４の入力ノードにそれぞれ供給される前記チップ選択信号及び前記複数の制御信号を、前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記チップ選択信号を第１のチップ選択信号として前記第３の回路へ出力し、保持された前記複数の制御信号を第１の複数の制御信号として前記第４の回路へ出力し、
前記第３の回路は、前記チップ選択信号及び前記第１のチップ選択信号が供給され、第１のモード信号が第１の論理を示している場合には前記チップ選択信号を選択し、前記第１のモード信号が第２の論理を示している場合には前記第１のチップ選択信号を選択し、
前記第４の回路は、前記複数の制御信号及び前記第１の複数の制御信号が供給され、前記第１のモード信号が前記第１の論理を示している場合には前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数の制御信号を選択し、
前記コマンドデコーダは、前記第３の回路を介して前記第１の入力ノードに供給された前記チップ選択信号又は前記第１のチップ選択信号と、前記第４の回路を介して前記第２の入力ノードに供給された前記複数の制御信号又は前記第１の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含む請求項３に記載の半導体装置。
【請求項６】
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１のチップ選択信号を非活性状態とすることによって、前記ＤＥＳＥＬコマンドに相当する論理を生成する論理ゲート回路を含む、請求項５に記載の半導体装置。
【請求項７】
更に、第１のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第２のタイミングまで保持する第５の回路を備え、
前記第５の回路は、前記第１のタイミングから前記第２のタイミングまでの期間を示すＣＡＬレイテンシが経過した後、保持された前記チップ選択信号を第２のチップ選択信号として出力し、
前記第３の回路は、前記第１のモード信号及び第２のモード信号の論理に基づいて、前記チップ選択信号、前記第１のチップ選択信号、及び前記第２のチップ選択信号のいずれか一つを選択して前記コマンドデコーダの前記第１の入力ノードに供給する、請求項６に記載の半導体装置。
【請求項８】
前記第３の回路は、
前記第１のモード信号が第１の論理であり且つ前記第２のモード信号が第１の論理である場合、前記チップ選択信号を選択し、
前記第１のモード信号が前記第１の論理であり且つ前記第２のモード信号が第２の論理である場合、前記第２のチップ選択信号を選択し、
前記第１のモード信号が前記第２の論理である場合、前記第１のチップ選択信号を選択する、請求項７に記載の半導体装置。
【請求項９】
更に、前記第２のモード信号が前記第１の論理である場合には前記チップ選択信号を選択し、前記第２のモード信号が前記第２の論理である場合には前記第２のチップ選択信号を選択して、前記第２の回路の前記第３の入力ノードに供給する第６の回路を備える、請求項７に記載の半導体装置。
【請求項１０】
前記第４の回路は、前記第１のモード信号が前記第１の論理を示している場合には前記第２のモード信号の論理にかかわらず前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第２のモード信号の論理にかかわらず前記第１の複数の制御信号を選択する請求項９に記載の半導体装置。
【請求項１１】
前記第５の回路は、前記第２のモード信号が前記第１の論理である場合に非活性化される、請求項７に記載の半導体装置。
【請求項１２】
前記アクセス制御回路は、
第３及び第４の入力ノードを有する第２の回路、第４の回路、及び第１及び第２の入力ノードを有するコマンドデコーダを含み、
前記第２の回路は、前記チップ選択信号及び前記複数の制御信号が前記第３及び第４の入力ノードにそれぞれ供給され、前記チップ選択信号及び前記複数の制御信号の論理を合成して合成信号を生成すると共に、前記合成信号を前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記合成信号を第１の複数の制御信号として前記第４の回路へ出力し、
前記第４の回路は、前記複数の制御信号及び前記第１の複数の制御信号が供給され、前記第１のモード信号が前記第１の論理を示している場合には前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数の制御信号を選択し、
前記コマンドデコーダは、前記第１の入力ノードに供給された前記チップ選択信号と、前記第２の入力ノードに供給された前記複数の制御信号又は前記第１の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含み、
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１の複数の制御信号の論理の組み合わせを特定の組み合わせに変化させた前記合成信号を生成する、請求項４に記載の半導体装置。
【請求項１３】
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１の複数の制御信号の論理の組み合わせを前記特定の組み合わせに制御することによって、前記ＮＯＰコマンドを生成する第１の論理ゲート回路を含む、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の論理ゲート回路には、前記合成信号及び前記前記検証結果信号が供給される、請求項１３に記載の半導体装置。
【請求項１５】
更に、
第１のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第２のタイミングまで保持し、前記第１のタイミングから前記第２のタイミングまでの期間を示すＣＡレイテンシが経過した後、保持された前記チップ選択信号を第２のチップ選択信号として出力する第５の回路と、
第２のモード信号が第１の論理である場合には前記チップ選択信号を選択し、前記第２のモード信号が第２の論理である場合には前記第２のチップ選択信号を選択して、前記第２の回路の前記第３の入力ノードに供給する第６の回路を備える、請求項１３に記載の半導体装置。
【請求項１６】
前記第５の回路は、前記第２のモード信号が前記第１の論理である場合に非活性化される、請求項１５に記載の半導体装置。
【請求項１７】
前記第２の回路は、
前記第４の入力ノードから供給される前記複数の制御信号を受け、前記第１の複数の制御信号を出力する同期型の複数のラッチ回路が縦続接続されたシフトレジスタと、
前記シフトレジスタの第１の場所に配置された前記第１の論理ゲート回路と、
前記シフトレジスタの第２の場所に配置され、前記第３の入力ノードから供給されたチップ選択信号の論理と前記第１の複数の制御信号の論理を合成する第２の論理ゲート回路と、を含み、
前記シフトレジスタの中における前記第２の場所は、前記第１の場所よりも前段である、請求項１３に記載の半導体装置。
【請求項１８】
前記半導体装置は、更に、外部から供給される複数のアドレス信号に基づいて、前記第１の回路に含まれる複数のメモリセルを選択するアドレスデコーダを備え、
前記検証回路は、前記複数の第２のビット及び前記複数のアドレス信号を検証することによって前記検証結果信号を生成し、
前記第２の回路は、第５の入力ノードから供給された前記複数のアドレス信号を、前記パリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記複数のアドレス信号を第１の複数のアドレス信号として出力し、
前記第４の回路は、前記第１のモード信号が前記第１の論理を示している場合には前記複数のアドレス信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数のアドレス信号を選択して、前記アドレスデコーダに供給する、請求項５乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記検証回路は、更に、一方の論理を示す前記複数の第２のビット及び前記複数のアドレス信号の合計が偶数であるか奇数であるかを示すパリティビットを外部から受け、前記パリティビットを参照することによって検証を行う、請求項１８に記載の半導体装置。
【請求項１】
外部から供給される第１のビット及び複数の第２のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第２のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、
前記複数の内部コマンドに基づいて動作する第１の回路と、を備え、
前記複数の外部コマンドは、前記第１の回路にアクセスする第１のコマンドと、前記第１の回路にアクセスしない又は前記第１の回路のステートを維持する第２のコマンドとを含み、
前記アクセス制御回路は、
前記検証結果信号が第１の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、
前記検証結果信号が第２の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第２のコマンドを生成する、半導体装置。
【請求項２】
前記第１のビットは、前記半導体装置を選択するチップ選択信号であり、
前記複数の第２のビットは、前記第１の回路の動作の種類を選択する複数の制御信号であり、
前記第２のコマンドは、前記チップ選択信号が非活性レベルであるＤＥＳＥＬコマンド、及び前記チップ選択信号が活性レベルであり且つ前記複数の制御信号の論理の組み合わせに基づいて前記第１の回路のステートを維持するＮＯＰコマンドを含む、請求項１に記載の半導体装置。
【請求項３】
前記アクセス制御回路は、前記検証結果信号が前記第２の論理を示す場合、前記ＤＥＳＥＬコマンドを生成する、請求項２に記載の半導体装置。
【請求項４】
前記アクセス制御回路は、前記検証結果信号が前記第２の論理を示す場合、前記ＮＯＰコマンドを生成する、請求項２に記載の半導体装置。
【請求項５】
前記アクセス制御回路は、
第３及び第４の入力ノードを有する第２の回路、第３の回路、第４の回路、及び第１及び第２の入力ノードを有するコマンドデコーダを含み、
前記第２の回路は、前記第３及び第４の入力ノードにそれぞれ供給される前記チップ選択信号及び前記複数の制御信号を、前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記チップ選択信号を第１のチップ選択信号として前記第３の回路へ出力し、保持された前記複数の制御信号を第１の複数の制御信号として前記第４の回路へ出力し、
前記第３の回路は、前記チップ選択信号及び前記第１のチップ選択信号が供給され、第１のモード信号が第１の論理を示している場合には前記チップ選択信号を選択し、前記第１のモード信号が第２の論理を示している場合には前記第１のチップ選択信号を選択し、
前記第４の回路は、前記複数の制御信号及び前記第１の複数の制御信号が供給され、前記第１のモード信号が前記第１の論理を示している場合には前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数の制御信号を選択し、
前記コマンドデコーダは、前記第３の回路を介して前記第１の入力ノードに供給された前記チップ選択信号又は前記第１のチップ選択信号と、前記第４の回路を介して前記第２の入力ノードに供給された前記複数の制御信号又は前記第１の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含む請求項３に記載の半導体装置。
【請求項６】
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１のチップ選択信号を非活性状態とすることによって、前記ＤＥＳＥＬコマンドに相当する論理を生成する論理ゲート回路を含む、請求項５に記載の半導体装置。
【請求項７】
更に、第１のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第２のタイミングまで保持する第５の回路を備え、
前記第５の回路は、前記第１のタイミングから前記第２のタイミングまでの期間を示すＣＡＬレイテンシが経過した後、保持された前記チップ選択信号を第２のチップ選択信号として出力し、
前記第３の回路は、前記第１のモード信号及び第２のモード信号の論理に基づいて、前記チップ選択信号、前記第１のチップ選択信号、及び前記第２のチップ選択信号のいずれか一つを選択して前記コマンドデコーダの前記第１の入力ノードに供給する、請求項６に記載の半導体装置。
【請求項８】
前記第３の回路は、
前記第１のモード信号が第１の論理であり且つ前記第２のモード信号が第１の論理である場合、前記チップ選択信号を選択し、
前記第１のモード信号が前記第１の論理であり且つ前記第２のモード信号が第２の論理である場合、前記第２のチップ選択信号を選択し、
前記第１のモード信号が前記第２の論理である場合、前記第１のチップ選択信号を選択する、請求項７に記載の半導体装置。
【請求項９】
更に、前記第２のモード信号が前記第１の論理である場合には前記チップ選択信号を選択し、前記第２のモード信号が前記第２の論理である場合には前記第２のチップ選択信号を選択して、前記第２の回路の前記第３の入力ノードに供給する第６の回路を備える、請求項７に記載の半導体装置。
【請求項１０】
前記第４の回路は、前記第１のモード信号が前記第１の論理を示している場合には前記第２のモード信号の論理にかかわらず前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第２のモード信号の論理にかかわらず前記第１の複数の制御信号を選択する請求項９に記載の半導体装置。
【請求項１１】
前記第５の回路は、前記第２のモード信号が前記第１の論理である場合に非活性化される、請求項７に記載の半導体装置。
【請求項１２】
前記アクセス制御回路は、
第３及び第４の入力ノードを有する第２の回路、第４の回路、及び第１及び第２の入力ノードを有するコマンドデコーダを含み、
前記第２の回路は、前記チップ選択信号及び前記複数の制御信号が前記第３及び第４の入力ノードにそれぞれ供給され、前記チップ選択信号及び前記複数の制御信号の論理を合成して合成信号を生成すると共に、前記合成信号を前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記合成信号を第１の複数の制御信号として前記第４の回路へ出力し、
前記第４の回路は、前記複数の制御信号及び前記第１の複数の制御信号が供給され、前記第１のモード信号が前記第１の論理を示している場合には前記複数の制御信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数の制御信号を選択し、
前記コマンドデコーダは、前記第１の入力ノードに供給された前記チップ選択信号と、前記第２の入力ノードに供給された前記複数の制御信号又は前記第１の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含み、
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１の複数の制御信号の論理の組み合わせを特定の組み合わせに変化させた前記合成信号を生成する、請求項４に記載の半導体装置。
【請求項１３】
前記第２の回路は、前記検証結果信号が前記第２の論理を示す場合、前記第１の複数の制御信号の論理の組み合わせを前記特定の組み合わせに制御することによって、前記ＮＯＰコマンドを生成する第１の論理ゲート回路を含む、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の論理ゲート回路には、前記合成信号及び前記前記検証結果信号が供給される、請求項１３に記載の半導体装置。
【請求項１５】
更に、
第１のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第２のタイミングまで保持し、前記第１のタイミングから前記第２のタイミングまでの期間を示すＣＡレイテンシが経過した後、保持された前記チップ選択信号を第２のチップ選択信号として出力する第５の回路と、
第２のモード信号が第１の論理である場合には前記チップ選択信号を選択し、前記第２のモード信号が第２の論理である場合には前記第２のチップ選択信号を選択して、前記第２の回路の前記第３の入力ノードに供給する第６の回路を備える、請求項１３に記載の半導体装置。
【請求項１６】
前記第５の回路は、前記第２のモード信号が前記第１の論理である場合に非活性化される、請求項１５に記載の半導体装置。
【請求項１７】
前記第２の回路は、
前記第４の入力ノードから供給される前記複数の制御信号を受け、前記第１の複数の制御信号を出力する同期型の複数のラッチ回路が縦続接続されたシフトレジスタと、
前記シフトレジスタの第１の場所に配置された前記第１の論理ゲート回路と、
前記シフトレジスタの第２の場所に配置され、前記第３の入力ノードから供給されたチップ選択信号の論理と前記第１の複数の制御信号の論理を合成する第２の論理ゲート回路と、を含み、
前記シフトレジスタの中における前記第２の場所は、前記第１の場所よりも前段である、請求項１３に記載の半導体装置。
【請求項１８】
前記半導体装置は、更に、外部から供給される複数のアドレス信号に基づいて、前記第１の回路に含まれる複数のメモリセルを選択するアドレスデコーダを備え、
前記検証回路は、前記複数の第２のビット及び前記複数のアドレス信号を検証することによって前記検証結果信号を生成し、
前記第２の回路は、第５の入力ノードから供給された前記複数のアドレス信号を、前記パリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記複数のアドレス信号を第１の複数のアドレス信号として出力し、
前記第４の回路は、前記第１のモード信号が前記第１の論理を示している場合には前記複数のアドレス信号を選択し、前記第１のモード信号が前記第２の論理を示している場合には前記第１の複数のアドレス信号を選択して、前記アドレスデコーダに供給する、請求項５乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記検証回路は、更に、一方の論理を示す前記複数の第２のビット及び前記複数のアドレス信号の合計が偶数であるか奇数であるかを示すパリティビットを外部から受け、前記パリティビットを参照することによって検証を行う、請求項１８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−７３６５３（Ｐ２０１３−７３６５３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１２１４３（Ｐ２０１１−２１２１４３）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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