【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１に第１のデータバスを介して結合されると共に、インターフェイス回路１０５−１から出力される第１のアクセス制御信号に結合されたメモリコア１０６−１と、インターフェイス回路１０５−２に第２のデータバスを介して結合されたメモリコア１０６−２と、第１のアクセス制御信号、又は、インターフェイス回路１０５−２から出力される第２のアクセス制御信号を選択的にメモリコア１０６−２に結合させる選択回路１０７−１と、を備える。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。 （もっと読む）

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提
供を目的の一つとする。
【解決手段】記憶素子として機能するトランジスタに蓄積された電荷を保持するためのス
イッチング素子として、酸化物半導体膜を活性層として用いたトランジスタを、記憶装置
の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第１のゲート電
極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体
膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と
半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極
と、を有する。 （もっと読む）

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。 （もっと読む）

【課題】高速動作を実現できる記憶装置、或いは、リフレッシュ動作の頻度が低減できる記憶装置を提供する。
【解決手段】セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。そして、スイッチング素子として用いられるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体を、チャネル形成領域に含んでいる。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】ビット線と、選択線と、選択トランジスタと、ｍ（ｍは２以上の自然数）本の書き込みワード線と、ｍ本の読み出しワード線と、ソース線と、第１乃至ｍのメモリセルと、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。上記構成の半導体装置の駆動方法において、メモリセルに書き込みを行う場合、第１のトランジスタを導通させて第１のソース端子または第１のドレイン端子を固定電位とし、容量素子に安定した電位の書き込みを行う。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】ＤＲＡＭなどの揮発性メモリ装置に係わり、リフレッシュ時に必要な消費電力の低減を実現できる技術を提供する。
【解決手段】本コンピュータシステム１は、ＤＲＡＭ２とＣＰＵ４を含んで成り、例えばＣＰＵ４側にデータ反転制御回路１００を備える。データ反転制御回路１００は、ＤＲＡＭ２への書き込み時（ａ）のデータにおける所定幅の書込データ単位ごとに、値“１”の数が過半数かどうかを判定し、過半数である場合は、値“１”／“０”を反転処理する。またデータ反転制御回路１００は、ＤＲＡＭ２からの読み出し時（ｂ）のデータにおける所定幅の読出データ単位ごとに、上記反転状態の値“１”／“０”を反転処理して復元し、読み出しデータとする。上記構成により、ＤＲＡＭ２におけるリフレッシュ動作の対象となる値“１”が記憶されるメモリセルの数を少なくする。 （もっと読む）

【課題】メモリセル毎に選択動作を行う。
【解決手段】装置は、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、を具備し、前記第１及び第２のメモリセルのそれぞれは、第１のゲート及び第２のゲートを有し、オン状態又はオフ状態になることにより、メモリセルにおける少なくともデータの書き込み及びデータの保持を制御する電界効果トランジスタを備え、前記第１のメモリセル及び前記第２のメモリセルが備える前記電界効果トランジスタの前記第１のゲートのそれぞれに電気的に接続される行選択線と、前記第１のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第１の列選択線と、前記第２のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第２の列選択線と、をさらに具備する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置の提供。
【解決手段】酸化物半導体材料を用いたトランジスタ１６２と、酸化物半導体以外の半導体材料を用いたトランジスタ１６０を組み合わせて用いることにより、書き込み回数にも制限が無く、長期間にわたる情報の保持ができる、新たな構造の半導体装置を実現することができる。さらに、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極１３０ｂを、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極１２９より小さくすることにより、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性のある半導体記憶装置を提供する。
【解決手段】制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 （もっと読む）

【課題】半導体記憶装置において未使用ビットが存在すると、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。
【解決手段】図１に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。 （もっと読む）

【課題】ピーク電流を抑制することができる、半導体集積回路装置及び半導体集積回路装置の動作方法を提供すること。
【解決手段】リフレッシュ動作を行うことを示すリフレッシュコマンドの発行を検出し、リフレッシュ検出信号を生成する、リフレッシュコマンド検出回路と、前記リフレッシュ検出信号に基づいて、リフレッシュ動作時に駆動される複数の昇圧回路の動作を制御するための制御信号群を生成する、台数決定回路とを具備する。前記台数決定回路は、前記リフレッシュ検出信号の生成間隔に基づいて、リフレッシュ動作時に駆動される前記昇圧回路の台数を決定し、決定した台数の前記昇圧回路を駆動させる信号群を、前記制御信号群として生成する。 （もっと読む）

【課題】セルフリフレッシュモード時の消費電流量を低減させる。
【解決手段】データを格納する複数のメモリ２，３と、メモリ２，３を制御する各信号を入出力するメモリコントローラ１と、各信号を接続／切断可能なスイッチ２０と、を備え、メモリコントローラ１は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリ２，３を、セルフリフレッシュモード時に電源供給されるメモリ２と、セルフリフレッシュモード時に電源遮断されるメモリ３と、に分け、電源遮断されるメモリ３上における保持が必要なデータを電源供給するメモリ２上に格納する。 （もっと読む）