メモリ制御装置および画像形成装置
【課題】セルフリフレッシュモード時の消費電流量を低減させる。
【解決手段】データを格納する複数のメモリ２，３と、メモリ２，３を制御する各信号を入出力するメモリコントローラ１と、各信号を接続／切断可能なスイッチ２０と、を備え、メモリコントローラ１は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリ２，３を、セルフリフレッシュモード時に電源供給されるメモリ２と、セルフリフレッシュモード時に電源遮断されるメモリ３と、に分け、電源遮断されるメモリ３上における保持が必要なデータを電源供給するメモリ２上に格納する。
【解決手段】データを格納する複数のメモリ２，３と、メモリ２，３を制御する各信号を入出力するメモリコントローラ１と、各信号を接続／切断可能なスイッチ２０と、を備え、メモリコントローラ１は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリ２，３を、セルフリフレッシュモード時に電源供給されるメモリ２と、セルフリフレッシュモード時に電源遮断されるメモリ３と、に分け、電源遮断されるメモリ３上における保持が必要なデータを電源供給するメモリ２上に格納する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置および画像形成装置に関する。さらに詳述すると、セルフリフレッシュモード時における消費電流量の低減に好適なメモリ制御装置および該メモリ制御装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
プリンタ、ファクシミリ、複写装置、これらの複合機等の画像形成装置として、例えば、液体吐出ヘッドで構成した記録ヘッドを含む装置を用いて、記録媒体（以下、用紙ともいうが材質を限定するものではなく、印刷媒体、被記録媒体、記録用紙、転写材、記録紙なども同義で使用する）を搬送しながら、液体としてのインクを用紙に付着させて画像形成（記録、印刷、印写、印字も同義語で用いる）を行なう、いわゆるインクジェット方式の画像形成装置が知られている。
【０００３】
また、例えば、像担持体である感光ドラムの表面に静電潜像を形成し、感光ドラム上の静電潜像を現像剤であるトナー等によって現像して可視像化し、現像された画像を転写装置により記録紙に転写して画像を担持させ、圧力や熱等を用いる定着装置によって記録紙上のトナー画像を定着する電子写真方式の画像形成装置が知られている。
【０００４】
上記画像形成装置を含む種々の電子情報機器が搭載するメモリ、例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、リフレッシュを必要とするダイナミックメモリによるＲＡＭであり、多くの電子情報機器の記憶装置に用いられている。ＤＲＡＭは、メモリ内に保有するキャパシタに電荷を蓄え、この電荷の有無によって１ビットの情報を記憶しているが、電荷は漏洩しやがて失われるために１秒間に数回程、列単位でデータを読み出して列単位で再び記録し直すリフレッシュが絶えず必要となる。このリフレッシュは、外部から読み出しの必要が無くとも記憶保持の間は常に必要である。なお、リフレッシュとは、メモリセルに蓄えられた電荷は、素子内部の漏れ電流によって徐々に失われていき、電荷の無い状態との区別が困難となるが、これに対して、定期的に電荷を補充する操作を行うことで記憶保持を行う動作をいう。
【０００５】
また、ＤＲＡＭでは、このようなリフレッシュをおこなう回路をＤＲＡＭ自身に内蔵し、所定の命令(例えば、ＣＫＥ信号をＬｏｗにする等)と電力を与えることで、自律的にリフレッシュを行う方式が広く採用されている（セルフリフレッシュ）。
【０００６】
例えば、ＤＲＡＭ規格の一種であり、現在、広く用いられているＤＤＲメモリ（DDR-SDRAM：Double-Data-Rate Synchronous Dynamic Random Access Memory）は、セルフリフレッシュを行うことで、格納されたデータを保持することができる不揮発性メモリである。
【０００７】
ところで、上記画像形成装置を含む種々の電子情報機器における機器のパフォーマンス向上に際しては、機器が搭載するメモリの容量を増やすことが要求される。しかしながら、メモリ容量の増加とともに、セルフリフレッシュモードに消費される電流量も増え、データを保持するのに必要な電流量も増えることとなる。特に、機器の電源をオフとしてデータを保持する場合には、電池等によるバックアップが必要となり、所望のバックアップ時間を満たす電池が必要となるため、コスト高となってしまう。
【０００８】
このような問題に対して、例えば、特許文献１には、半導体装置のトータルの電力を低下させることを目的として、リフレッシュ時間に対して十分短い間隔で、電源供給部位／電源を遮断する部位を変えることで、メモリ全体の消費電力を減少させる半導体集積回路装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のようにＤＤＲメモリ等におけるセルフリフレッシュモード制御では、（１）消費電流量が多く、（２）メモリ容量を増やすと、セルフリフレッシュモードを保持する為のコストが高くなる（大容量の電池や、ＤＤＲメモリ低消費電力品が必要となるため）という問題があった。
【００１０】
これに対し、上記特許文献１に記載の技術では、セルフリフレッシュ時の制御で消費電力を減少させて上記（１）の課題の解決を図っているが、メモリ容量を増やすと、ＤＤＲメモリ内部を分割して細かな電源供給、電源制御する仕組みが必要となるため、上記（２）の課題を解決できていない。
【００１１】
そこで本発明は、複数のメモリについて、少なくとも１のメモリをセルフリフレッシュ制御して、その他のメモリの電源をオフにすることにより、簡易な構成により低コストで消費電流量を削減可能なメモリ制御装置および該メモリ制御装置を備えた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる目的を達成するため、請求項１に記載のメモリ制御装置は、データを格納する複数のメモリと、メモリを制御する各信号を入出力する制御手段と、メモリと制御手段との間に設けられ、各信号を接続／切断可能なスイッチと、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。
【００１３】
また、請求項２に記載の発明は、請求項１に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードへの移行前において、保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくものである。
【００１４】
また、請求項３に記載の発明は、請求項１に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードからの復帰後に、電源供給するメモリ上に格納した電源遮断されるメモリのデータを、そのまま使用するものである。
【００１５】
また、請求項４に記載の発明は、請求項１に記載のメモリ制御装置において、セルフリフレッシュモードへの移行に必要な制御信号を個別に接続／切断可能な信号別スイッチを備え、制御手段は、セルフリフレッシュモードへの移行時に、信号別スイッチを切り替えた後、当該制御手段への電源供給を停止するものである。
【００１６】
また、請求項５に記載の画像形成装置は、請求項１から４までのいずれかに記載のメモリ制御装置を備え、該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および／または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うものである。
【発明の効果】
【００１７】
本発明によれば、簡易な構成によりセルフリフレッシュモード時の消費電流量を低減させることができる。
【図面の簡単な説明】
【００１８】
【図１】メモリ制御装置の概略構成図である。
【図２】前提となるメモリ制御装置の構成図である。
【図３】図２に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャートである。
【図４】本実施形態に係るメモリ制御装置の構成図（１）である。
【図５】図４に示すメモリ制御装置におけるスイッチの状態を示す模式図である。
【図６】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（１）である。
【図７】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（２）である。
【図８】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（３）である。
【図９】本実施形態に係るメモリ制御装置の構成図（２）である。
【図１０】図９に示すメモリ制御装置におけるスイッチの状態を示す模式図（１）である。
【図１１】図９に示すメモリ制御装置におけるスイッチの状態を示す模式図（２）である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る構成を図１から図１１に示す実施の形態に基づいて詳細に説明する。
【００２０】
本実施形態に係るメモリ制御装置１００は、データを格納する複数のメモリ（ＤＤＲ２−ＳＤＲＡＭ）２，３と、メモリ２，３を制御する各信号を入出力する制御手段（メモリコントローラ１）と、メモリと制御手段との間に設けられ、各信号を接続／切断可能なスイッチ（ＳＷ２０）と、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリ（メモリ２）と、セルフリフレッシュモード時に電源遮断されるメモリ（メモリ３）と、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。
【００２１】
（メモリ制御装置の構成）
図１にメモリ制御装置１００の概略構成図を示す。メモリ制御装置１００は、メモリコントローラ１により、複数のメモリ、本実施形態では、ＤＤＲ２−ＳＤＲＡＭ２とＤＤＲ２−ＳＤＲＡＭ３（以下、メモリ２，３とも記す）の２つのメモリを制御する。なお、以下の実施形態では、メモリ２，３として、ＤＤＲ２−ＳＤＲＡＭを例に説明するが、メモリの種別（規格）は、これに限られるものではなく、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭや、その他のセルフリフレッシュ動作が可能なメモリであってもよいのは勿論である。
【００２２】
メモリ制御装置１００への電源供給は、ＶＴＴ（終端用電源）９、Ｖｒｅｆ（基準電圧）１０によりなされ、メモリコントローラ１と、メモリ２，３との間では、ＣＬＫ４、制御系信号５、アドレス６、データ７、ＣＫＥ８等の各信号の送受信がなされる。
【００２３】
なお、ＣＬＫ４は転送速度の基準となるクロック信号、制御系信号５は、ライトイネーブルやアドレス指定に用いられるＲＡＳ（Row Address Strobe）信号等である。また、ＣＫＥ８は、ＣＬＫ制御をオンオフし、かつ、セルフリフレッシュ動作時に使用する信号である。
【００２４】
本実施形態では、メモリ２,３としてＤＤＲ２−ＳＤＲＡＭを用いる例について説明するため、メモリコントローラ１とメモリ２，３との間の信号は、ＳＳＴＬ＿２インターフェース(Stub series terminated logic for 2.5V)に準拠する。なお、動作電源電圧は、ＤＤＲ２−ＳＤＲＡＭでは、ＶＴＴ：１．８Ｖ，Ｖｒｅｆ：０．９Ｖであるが、ＤＤＲ−ＳＤＲＡＭでは、ＶＴＴ：２．５Ｖ，Ｖｒｅｆ：１．２５Ｖ、ＤＤＲ３−ＳＤＲＡＭでは、ＶＴＴ：１．５Ｖ，Ｖｒｅｆ：０．７５Ｖと異なる。
【００２５】
先ず、図２及び図３を参照して、本発明の前提となるメモリ制御装置およびセルフリフレッシュ制御について説明する。図２は、前提となるメモリ制御装置１００の構成図を示している。
【００２６】
メモリ２，３は、メモリコントローラ１により制御されるが、メモリ２はセルフリフレッシュモード時に電源供給されるメモリであり、メモリ３はセルフリフレッシュモード時に電源遮断されるメモリである。
【００２７】
また、ＶＴＴ９はＳＳＴＬ＿２インターフェースの各信号を、抵抗（終端抵抗）１３を介して終端するための終端電源であり、Ｖｒｅｆ１０はＳＳＴＬ＿２インターフェースの各信号、メモリコントローラ１、メモリ２，３の基準電圧である。
【００２８】
また、抵抗１１，１２は、メモリコントローラ１とメモリ２，３との間のインピーダンスを制御するための抵抗である。また、抵抗１３は、ＳＳＴＬ＿２インターフェースの各信号の終端抵抗である。
【００２９】
図３は、図２に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時(Ｓ００１)においては、メモリコントローラ１はメモリ２，３に対して、リード／ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。
【００３０】
消費電力を抑えたい省エネモード等の際に、メモリ２，３のデータを保持するだけのモード（セルフリフレッシュモード）に移行する場合（Ｓ００２：Ｙ）は、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ００３）。セルフリフレッシュモードでは、ＣＫＥ＿Ｎの信号をＬｏｗに保持することにより、消費電力を抑えて、メモリ２，３のデータを保持する。
【００３１】
セルフリフレッシュモードを解除する場合（Ｓ００４：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除され（Ｓ００５）、通常アクセス時に戻ることとなる（Ｓ００６）。
【００３２】
このセルフリフレッシュモードの際、例えば、ＤＤＲ２−ＳＤＲＡＭでは、１Ｇｂｉｔの容量でｍａｘ：８ｍＡ〜１０ｍＡ程度消費し、複数個制御する場合は、その個数倍の消費電流を要している。また、機器の電源がオフの状態等において、ＡＣ電源からの電源供給がなく、機器が備える電池からの電流でセルフリフレッシュモードを実行する場合は、電池のスペックにも依存するが、１０ｍＡの電流差で、数十時間のセルフリフレッシュモード保持時間差が生まれる場合がある。したがって、大規模なメモリ構成の電子機器の設計において、セルフリフレッシュモードにおける消費電流を低減させることが重要な課題となる。
【００３３】
（第１の実施形態）
本実施形態に係るメモリ制御装置の構成図を図４に示す。本実施形態に係るメモリ制御装置１００は、図２に示した前提となるメモリ制御装置１００にスイッチとして、ＳＷ２０を備え、メモリ２，３への供給電源を、＋１．８Ｖ（９Ｂ）／＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ（１０Ｂ）／＋０．９Ｖ＿ＯＦＦ（１０Ｃ）と分けた構成としている。
【００３４】
図５は、スイッチ（ＳＷ２０）の模式図を示している。ＳＷ２０は、双方のメモリ２，３を使用する通常動作モード時においては、全信号がオンとなり（図５（Ａ）：オン）、メモリ２に電源を供給し、メモリ３の電源を遮断するセルフリフレッシュモード時においては、全信号がオフとなる（図５（Ｂ）：オフ）。
【００３５】
ＳＷ２０は、メモリコントローラ１からのｓｌｆ_ｏｎ信号により制御される。ここで、ＳＷ２０は、メモリ２，３への信号の分岐点に近い位置に配置されることが望ましい。このような配置位置とすることにより、信号切替の際における信号ノイズの影響を低減できる。すなわち、セルフリフレッシュモードへの移行時に、電源を遮断するメモリ３側への信号線やデータバス、アドレスバスを切断することで、電源が供給されるメモリ２側への信号品質を劣化させないようにすることができる。
【００３６】
図６は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時(Ｓ１０１)においては、メモリコントローラ１はメモリ２，３に対して、リード／ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。
【００３７】
消費電力を抑えたい省エネモード等の際に、メモリ２，３のデータを保持するだけのセルフリフレッシュモードに移行する場合（Ｓ１０２：Ｙ）は、メモリコントローラ１は、
保持したいメモリ３のデータを、メモリ２に移し、格納する（Ｓ１０３）。
【００３８】
次に、メモリコントローラ１は、ｓｌｆ_ｏｎ信号を、例えばｈｉｇｈ出力することでＳＷ２０をオフにし、メモリ２とメモリ３との共通信号を切断する（Ｓ１０４）。また、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）を遮断する（Ｓ１０５）。
【００３９】
上記Ｓ１０３〜Ｓ１０５の処理の後、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ１０６）。
【００４０】
セルフリフレッシュモードを解除する場合（Ｓ１０７：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除される（Ｓ１０８）。
【００４１】
次に、メモリコントローラ１は、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）への供給を開始し（Ｓ１０９）、ｓｌｆ_ｏｎ信号を、例えばｌｏｗ出力することでＳＷ２０をオンとし（Ｓ１１０）、Ｓ１０３でメモリ２へ移行（退避）させてデータを元のアドレスに戻して（Ｓ１１１）、通常アクセス時に戻り（Ｓ１１２）、通常動作が可能となる。
【００４２】
なお、上記の例では、セルフリフレッシュモード時に電源を遮断する側のメモリ（メモリ３に相当）が１つである場合を例に説明したが、メモリ３に相当するメモリ個数は２以上であっても良い。また、セルフリフレッシュモード時に電源を供給する側のメモリ（メモリ２に相当）についても、その個数は２以上であっても良いのは勿論である。
【００４３】
以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、電流を供給するＤＤＲ−ＳＤＲＡＭの個数を削減できるため、セルフリフレッシュモード時の消費電流量を低下することが可能となる。また、上記の前提となる構成（図２）に対して、スイッチ（ＳＷ２０）のみを付加した簡易な構成により実現されるため、低コストでの実現が可能である。
【００４４】
（第２の実施形態）
以下、本発明に係るメモリ制御装置のその他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は省略する。図７は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。
【００４５】
本実施形態に係るメモリ制御装置１００では、１つのメモリコントローラ１に対して、メモリ（ＤＤＲ２−ＳＤＲＡＭ）が２つ設けられており、アドレスの上位ビット／下位ビットがそれぞれメモリ２／メモリ３に割り当てられている。
【００４６】
ここで、上述のように、セルフリフレッシュモードにおいては、電源を遮断するメモリ３に格納されたデータは保持できなくなるため、本実施形態では、セルフリフレッシュモード移行前の通常アクセス時(Ｓ２０１)において、セルフリフレッシュモード時に保持するデータを、常に上位ビット（すなわち、メモリ２）に格納するようにする（Ｓ２０２）。
【００４７】
次に、セルフリフレッシュモードに移行する場合（Ｓ２０３：Ｙ）は、メモリコントローラ１は、ｓｌｆ_ｏｎ信号を、例えばｈｉｇｈ出力することでＳＷ２０をオフにし、メモリ２とメモリ３との共通信号を切断する（Ｓ２０４）。また、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）を遮断する（Ｓ２０５）。
【００４８】
上記Ｓ２０３〜Ｓ２０５の処理の後、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ２０６）。
【００４９】
セルフリフレッシュモードを解除する場合（Ｓ２０７：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除される（Ｓ２０８）。
【００５０】
次に、メモリコントローラ１は、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）への供給を開始し（Ｓ２０９）、ｓｌｆ_ｏｎ信号を、例えばｌｏｗ出力することでＳＷ２０をオンとし（Ｓ１１０）通常アクセス時に戻るものである（Ｓ２１１）。
【００５１】
以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、セルフリフレッシュモード時に保持したいデータを上位ビット（メモリ２）に書き込む制御をしているため（Ｓ２０２）、上記第１の実施形態におけるデータの移し変え処理（Ｓ１０３，Ｓ１１１１）を実行する必要がなく、セルフリフレッシュモードへの移行／復帰に要する時間を短縮することができる。
【００５２】
なお、上記の例では、アドレスの上位ビット／下位ビットを、それぞれメモリ２／メモリ３に割り当てる例について説明したが、アドレスの上位ビット／下位ビットを、それぞれメモリ３／メモリ２に、逆に割り当てて、セルフリフレッシュモード時に保持したいデータを下位ビット（すなわち、メモリ２）に書き込む制御をするようにしても良いのは勿論である。
【００５３】
（第３の実施形態）
図８は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。なお、Ｓ３０１〜Ｓ３１０は、Ｓ１０１〜Ｓ１１０と同処理であるため説明は省略する。
【００５４】
本実施形態では、セルフリフレッシュモードからの復帰時において、メモリ２に移行したデータを、メモリ３の元のアドレスに戻さず、上位ビットのメモリ２のデータを変換して、利用するものである（Ｓ３１１)。なお、データの変換は、公知の変換処理によれば良い。
【００５５】
このように、セルフリフレッシュモードからの復帰時において、メモリ２が保持したメモリ３のデータをそのまま使用することにより、セルフリフレッシュモードへの復帰時おけるデータ移し戻し時間を短縮することができる。
【００５６】
（第４の実施形態）
本実施形態に係るメモリ制御装置の構成図を図９に示す。本実施形態に係るメモリ制御装置１００は、図４に示したメモリ制御装置１００に、さらに、スイッチとしてＳＷ２１〜ＳＷ２５（信号別スイッチ）を備え、メモリコントローラ１への供給電源を、＋ＶＴＴ＿ＯＦＦ（９Ａ）、＋Ｖｒｅｆ＿ＯＦＦ（１０Ａ）とした構成である。このように、セルフリフレッシュモード移行に必要な制御信号上にスイッチを設け、制御することにより、セルフリフレッシュ時においてメモリコントローラ１の電源を遮断することを可能とするものである。
【００５７】
ＳＷ２１〜２５は、通常動作モード時は全信号がＯＮとなり、セルフリフレッシュモード時は、全信号がＯＦＦとなる。ＯＦＦ時の制御はＳＷ２１〜２５毎に異なり、セルフリフレッシュ時にＬｏｗにすべき信号は、図１０に示すようなＳＷ（ＳＷ２１を例とする）となり、セルフリフレッシュ時にＨｉｇｈにすべき信号は、図１１に示すようなＳＷ（ＳＷ２４を例とする）となる。
【００５８】
このように、本実施形態に係るメモリ制御装置１００では、セルフリフレッシュモード移行時に出力するｓｌｐ_ｏｎ信号によって駆動するＳＷを追加することにより、セルフリフレッシュ時において、メモリコントローラ１による制御が不要となり、メモリコントローラ１が駆動している必要がなくなる。よって、ハード的に固定（ソフト制御を不要）として、安定したセルフリフレッシュモードとすることができる。
【００５９】
また、メモリコントローラ１への供給電源ＶＴＴ＿ＯＦＦ（９Ａ）、Ｖｒｅｆ＿ＯＦＦ（１０Ａ）への供給を遮断できるので、セルフリフレッシュモード時の消費電流を削減することができる。
【００６０】
また、以上説明したメモリ制御装置１００を備えた画像形成装置とすることが好ましい。本発明に係る画像形成装置は、メモリ制御装置１００により、画像形成装置の通常動作モードから省エネルギーモードへの移行、および／または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うことで、消費電力の低減を図ることが可能となる。この画像形成装置による、メモリ制御は、プログラムで実行させることもできる。また、当該プログラムを画像形成装置で実行可能に記録した記録媒体の態様にも適用される。
【００６１】
尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【符号の説明】
【００６２】
１ メモリコントローラ
２，３ メモリ（ＤＤＲ２−ＳＤＲＡＭ２）
４ ＣＬＫ
５ 制御系信号
６ アドレス
７ データ
８ ＣＫＥ
９，９Ａ，９Ｂ，９Ｃ ＶＴＴ（終端用電源）
１０，１０Ａ，１０Ｂ，１０Ｃ Ｖｒｅｆ（基準電圧）
１１，１２ 抵抗（インピーダンス制御用）
１３ 抵抗（終端抵抗）
２０ スイッチ
２１，２２，２３，２４，２５ スイッチ（信号別スイッチ）
１００ メモリ制御装置
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】国際公開ＷＯ００／７０６２１号公報
【技術分野】
【０００１】
本発明は、メモリ制御装置および画像形成装置に関する。さらに詳述すると、セルフリフレッシュモード時における消費電流量の低減に好適なメモリ制御装置および該メモリ制御装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
プリンタ、ファクシミリ、複写装置、これらの複合機等の画像形成装置として、例えば、液体吐出ヘッドで構成した記録ヘッドを含む装置を用いて、記録媒体（以下、用紙ともいうが材質を限定するものではなく、印刷媒体、被記録媒体、記録用紙、転写材、記録紙なども同義で使用する）を搬送しながら、液体としてのインクを用紙に付着させて画像形成（記録、印刷、印写、印字も同義語で用いる）を行なう、いわゆるインクジェット方式の画像形成装置が知られている。
【０００３】
また、例えば、像担持体である感光ドラムの表面に静電潜像を形成し、感光ドラム上の静電潜像を現像剤であるトナー等によって現像して可視像化し、現像された画像を転写装置により記録紙に転写して画像を担持させ、圧力や熱等を用いる定着装置によって記録紙上のトナー画像を定着する電子写真方式の画像形成装置が知られている。
【０００４】
上記画像形成装置を含む種々の電子情報機器が搭載するメモリ、例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、リフレッシュを必要とするダイナミックメモリによるＲＡＭであり、多くの電子情報機器の記憶装置に用いられている。ＤＲＡＭは、メモリ内に保有するキャパシタに電荷を蓄え、この電荷の有無によって１ビットの情報を記憶しているが、電荷は漏洩しやがて失われるために１秒間に数回程、列単位でデータを読み出して列単位で再び記録し直すリフレッシュが絶えず必要となる。このリフレッシュは、外部から読み出しの必要が無くとも記憶保持の間は常に必要である。なお、リフレッシュとは、メモリセルに蓄えられた電荷は、素子内部の漏れ電流によって徐々に失われていき、電荷の無い状態との区別が困難となるが、これに対して、定期的に電荷を補充する操作を行うことで記憶保持を行う動作をいう。
【０００５】
また、ＤＲＡＭでは、このようなリフレッシュをおこなう回路をＤＲＡＭ自身に内蔵し、所定の命令(例えば、ＣＫＥ信号をＬｏｗにする等)と電力を与えることで、自律的にリフレッシュを行う方式が広く採用されている（セルフリフレッシュ）。
【０００６】
例えば、ＤＲＡＭ規格の一種であり、現在、広く用いられているＤＤＲメモリ（DDR-SDRAM：Double-Data-Rate Synchronous Dynamic Random Access Memory）は、セルフリフレッシュを行うことで、格納されたデータを保持することができる不揮発性メモリである。
【０００７】
ところで、上記画像形成装置を含む種々の電子情報機器における機器のパフォーマンス向上に際しては、機器が搭載するメモリの容量を増やすことが要求される。しかしながら、メモリ容量の増加とともに、セルフリフレッシュモードに消費される電流量も増え、データを保持するのに必要な電流量も増えることとなる。特に、機器の電源をオフとしてデータを保持する場合には、電池等によるバックアップが必要となり、所望のバックアップ時間を満たす電池が必要となるため、コスト高となってしまう。
【０００８】
このような問題に対して、例えば、特許文献１には、半導体装置のトータルの電力を低下させることを目的として、リフレッシュ時間に対して十分短い間隔で、電源供給部位／電源を遮断する部位を変えることで、メモリ全体の消費電力を減少させる半導体集積回路装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のようにＤＤＲメモリ等におけるセルフリフレッシュモード制御では、（１）消費電流量が多く、（２）メモリ容量を増やすと、セルフリフレッシュモードを保持する為のコストが高くなる（大容量の電池や、ＤＤＲメモリ低消費電力品が必要となるため）という問題があった。
【００１０】
これに対し、上記特許文献１に記載の技術では、セルフリフレッシュ時の制御で消費電力を減少させて上記（１）の課題の解決を図っているが、メモリ容量を増やすと、ＤＤＲメモリ内部を分割して細かな電源供給、電源制御する仕組みが必要となるため、上記（２）の課題を解決できていない。
【００１１】
そこで本発明は、複数のメモリについて、少なくとも１のメモリをセルフリフレッシュ制御して、その他のメモリの電源をオフにすることにより、簡易な構成により低コストで消費電流量を削減可能なメモリ制御装置および該メモリ制御装置を備えた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる目的を達成するため、請求項１に記載のメモリ制御装置は、データを格納する複数のメモリと、メモリを制御する各信号を入出力する制御手段と、メモリと制御手段との間に設けられ、各信号を接続／切断可能なスイッチと、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。
【００１３】
また、請求項２に記載の発明は、請求項１に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードへの移行前において、保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくものである。
【００１４】
また、請求項３に記載の発明は、請求項１に記載のメモリ制御装置において、制御手段は、セルフリフレッシュモードからの復帰後に、電源供給するメモリ上に格納した電源遮断されるメモリのデータを、そのまま使用するものである。
【００１５】
また、請求項４に記載の発明は、請求項１に記載のメモリ制御装置において、セルフリフレッシュモードへの移行に必要な制御信号を個別に接続／切断可能な信号別スイッチを備え、制御手段は、セルフリフレッシュモードへの移行時に、信号別スイッチを切り替えた後、当該制御手段への電源供給を停止するものである。
【００１６】
また、請求項５に記載の画像形成装置は、請求項１から４までのいずれかに記載のメモリ制御装置を備え、該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および／または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うものである。
【発明の効果】
【００１７】
本発明によれば、簡易な構成によりセルフリフレッシュモード時の消費電流量を低減させることができる。
【図面の簡単な説明】
【００１８】
【図１】メモリ制御装置の概略構成図である。
【図２】前提となるメモリ制御装置の構成図である。
【図３】図２に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャートである。
【図４】本実施形態に係るメモリ制御装置の構成図（１）である。
【図５】図４に示すメモリ制御装置におけるスイッチの状態を示す模式図である。
【図６】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（１）である。
【図７】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（２）である。
【図８】図４に示すメモリ制御装置によるセルフリフレッシュ制御を示すフローチャート（３）である。
【図９】本実施形態に係るメモリ制御装置の構成図（２）である。
【図１０】図９に示すメモリ制御装置におけるスイッチの状態を示す模式図（１）である。
【図１１】図９に示すメモリ制御装置におけるスイッチの状態を示す模式図（２）である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る構成を図１から図１１に示す実施の形態に基づいて詳細に説明する。
【００２０】
本実施形態に係るメモリ制御装置１００は、データを格納する複数のメモリ（ＤＤＲ２−ＳＤＲＡＭ）２，３と、メモリ２，３を制御する各信号を入出力する制御手段（メモリコントローラ１）と、メモリと制御手段との間に設けられ、各信号を接続／切断可能なスイッチ（ＳＷ２０）と、を備え、制御手段は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリ（メモリ２）と、セルフリフレッシュモード時に電源遮断されるメモリ（メモリ３）と、に分け、電源遮断されるメモリ上における保持が必要なデータを電源供給するメモリ上に格納するものである。
【００２１】
（メモリ制御装置の構成）
図１にメモリ制御装置１００の概略構成図を示す。メモリ制御装置１００は、メモリコントローラ１により、複数のメモリ、本実施形態では、ＤＤＲ２−ＳＤＲＡＭ２とＤＤＲ２−ＳＤＲＡＭ３（以下、メモリ２，３とも記す）の２つのメモリを制御する。なお、以下の実施形態では、メモリ２，３として、ＤＤＲ２−ＳＤＲＡＭを例に説明するが、メモリの種別（規格）は、これに限られるものではなく、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭや、その他のセルフリフレッシュ動作が可能なメモリであってもよいのは勿論である。
【００２２】
メモリ制御装置１００への電源供給は、ＶＴＴ（終端用電源）９、Ｖｒｅｆ（基準電圧）１０によりなされ、メモリコントローラ１と、メモリ２，３との間では、ＣＬＫ４、制御系信号５、アドレス６、データ７、ＣＫＥ８等の各信号の送受信がなされる。
【００２３】
なお、ＣＬＫ４は転送速度の基準となるクロック信号、制御系信号５は、ライトイネーブルやアドレス指定に用いられるＲＡＳ（Row Address Strobe）信号等である。また、ＣＫＥ８は、ＣＬＫ制御をオンオフし、かつ、セルフリフレッシュ動作時に使用する信号である。
【００２４】
本実施形態では、メモリ２,３としてＤＤＲ２−ＳＤＲＡＭを用いる例について説明するため、メモリコントローラ１とメモリ２，３との間の信号は、ＳＳＴＬ＿２インターフェース(Stub series terminated logic for 2.5V)に準拠する。なお、動作電源電圧は、ＤＤＲ２−ＳＤＲＡＭでは、ＶＴＴ：１．８Ｖ，Ｖｒｅｆ：０．９Ｖであるが、ＤＤＲ−ＳＤＲＡＭでは、ＶＴＴ：２．５Ｖ，Ｖｒｅｆ：１．２５Ｖ、ＤＤＲ３−ＳＤＲＡＭでは、ＶＴＴ：１．５Ｖ，Ｖｒｅｆ：０．７５Ｖと異なる。
【００２５】
先ず、図２及び図３を参照して、本発明の前提となるメモリ制御装置およびセルフリフレッシュ制御について説明する。図２は、前提となるメモリ制御装置１００の構成図を示している。
【００２６】
メモリ２，３は、メモリコントローラ１により制御されるが、メモリ２はセルフリフレッシュモード時に電源供給されるメモリであり、メモリ３はセルフリフレッシュモード時に電源遮断されるメモリである。
【００２７】
また、ＶＴＴ９はＳＳＴＬ＿２インターフェースの各信号を、抵抗（終端抵抗）１３を介して終端するための終端電源であり、Ｖｒｅｆ１０はＳＳＴＬ＿２インターフェースの各信号、メモリコントローラ１、メモリ２，３の基準電圧である。
【００２８】
また、抵抗１１，１２は、メモリコントローラ１とメモリ２，３との間のインピーダンスを制御するための抵抗である。また、抵抗１３は、ＳＳＴＬ＿２インターフェースの各信号の終端抵抗である。
【００２９】
図３は、図２に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時(Ｓ００１)においては、メモリコントローラ１はメモリ２，３に対して、リード／ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。
【００３０】
消費電力を抑えたい省エネモード等の際に、メモリ２，３のデータを保持するだけのモード（セルフリフレッシュモード）に移行する場合（Ｓ００２：Ｙ）は、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ００３）。セルフリフレッシュモードでは、ＣＫＥ＿Ｎの信号をＬｏｗに保持することにより、消費電力を抑えて、メモリ２，３のデータを保持する。
【００３１】
セルフリフレッシュモードを解除する場合（Ｓ００４：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除され（Ｓ００５）、通常アクセス時に戻ることとなる（Ｓ００６）。
【００３２】
このセルフリフレッシュモードの際、例えば、ＤＤＲ２−ＳＤＲＡＭでは、１Ｇｂｉｔの容量でｍａｘ：８ｍＡ〜１０ｍＡ程度消費し、複数個制御する場合は、その個数倍の消費電流を要している。また、機器の電源がオフの状態等において、ＡＣ電源からの電源供給がなく、機器が備える電池からの電流でセルフリフレッシュモードを実行する場合は、電池のスペックにも依存するが、１０ｍＡの電流差で、数十時間のセルフリフレッシュモード保持時間差が生まれる場合がある。したがって、大規模なメモリ構成の電子機器の設計において、セルフリフレッシュモードにおける消費電流を低減させることが重要な課題となる。
【００３３】
（第１の実施形態）
本実施形態に係るメモリ制御装置の構成図を図４に示す。本実施形態に係るメモリ制御装置１００は、図２に示した前提となるメモリ制御装置１００にスイッチとして、ＳＷ２０を備え、メモリ２，３への供給電源を、＋１．８Ｖ（９Ｂ）／＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ（１０Ｂ）／＋０．９Ｖ＿ＯＦＦ（１０Ｃ）と分けた構成としている。
【００３４】
図５は、スイッチ（ＳＷ２０）の模式図を示している。ＳＷ２０は、双方のメモリ２，３を使用する通常動作モード時においては、全信号がオンとなり（図５（Ａ）：オン）、メモリ２に電源を供給し、メモリ３の電源を遮断するセルフリフレッシュモード時においては、全信号がオフとなる（図５（Ｂ）：オフ）。
【００３５】
ＳＷ２０は、メモリコントローラ１からのｓｌｆ_ｏｎ信号により制御される。ここで、ＳＷ２０は、メモリ２，３への信号の分岐点に近い位置に配置されることが望ましい。このような配置位置とすることにより、信号切替の際における信号ノイズの影響を低減できる。すなわち、セルフリフレッシュモードへの移行時に、電源を遮断するメモリ３側への信号線やデータバス、アドレスバスを切断することで、電源が供給されるメモリ２側への信号品質を劣化させないようにすることができる。
【００３６】
図６は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートである。先ず、通常アクセス時(Ｓ１０１)においては、メモリコントローラ１はメモリ２，３に対して、リード／ライト動作が可能であり、各種のデータの格納や読み出しを行い、各メモリ制御を実施できる。
【００３７】
消費電力を抑えたい省エネモード等の際に、メモリ２，３のデータを保持するだけのセルフリフレッシュモードに移行する場合（Ｓ１０２：Ｙ）は、メモリコントローラ１は、
保持したいメモリ３のデータを、メモリ２に移し、格納する（Ｓ１０３）。
【００３８】
次に、メモリコントローラ１は、ｓｌｆ_ｏｎ信号を、例えばｈｉｇｈ出力することでＳＷ２０をオフにし、メモリ２とメモリ３との共通信号を切断する（Ｓ１０４）。また、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）を遮断する（Ｓ１０５）。
【００３９】
上記Ｓ１０３〜Ｓ１０５の処理の後、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ１０６）。
【００４０】
セルフリフレッシュモードを解除する場合（Ｓ１０７：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除される（Ｓ１０８）。
【００４１】
次に、メモリコントローラ１は、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）への供給を開始し（Ｓ１０９）、ｓｌｆ_ｏｎ信号を、例えばｌｏｗ出力することでＳＷ２０をオンとし（Ｓ１１０）、Ｓ１０３でメモリ２へ移行（退避）させてデータを元のアドレスに戻して（Ｓ１１１）、通常アクセス時に戻り（Ｓ１１２）、通常動作が可能となる。
【００４２】
なお、上記の例では、セルフリフレッシュモード時に電源を遮断する側のメモリ（メモリ３に相当）が１つである場合を例に説明したが、メモリ３に相当するメモリ個数は２以上であっても良い。また、セルフリフレッシュモード時に電源を供給する側のメモリ（メモリ２に相当）についても、その個数は２以上であっても良いのは勿論である。
【００４３】
以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、電流を供給するＤＤＲ−ＳＤＲＡＭの個数を削減できるため、セルフリフレッシュモード時の消費電流量を低下することが可能となる。また、上記の前提となる構成（図２）に対して、スイッチ（ＳＷ２０）のみを付加した簡易な構成により実現されるため、低コストでの実現が可能である。
【００４４】
（第２の実施形態）
以下、本発明に係るメモリ制御装置のその他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は省略する。図７は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。
【００４５】
本実施形態に係るメモリ制御装置１００では、１つのメモリコントローラ１に対して、メモリ（ＤＤＲ２−ＳＤＲＡＭ）が２つ設けられており、アドレスの上位ビット／下位ビットがそれぞれメモリ２／メモリ３に割り当てられている。
【００４６】
ここで、上述のように、セルフリフレッシュモードにおいては、電源を遮断するメモリ３に格納されたデータは保持できなくなるため、本実施形態では、セルフリフレッシュモード移行前の通常アクセス時(Ｓ２０１)において、セルフリフレッシュモード時に保持するデータを、常に上位ビット（すなわち、メモリ２）に格納するようにする（Ｓ２０２）。
【００４７】
次に、セルフリフレッシュモードに移行する場合（Ｓ２０３：Ｙ）は、メモリコントローラ１は、ｓｌｆ_ｏｎ信号を、例えばｈｉｇｈ出力することでＳＷ２０をオフにし、メモリ２とメモリ３との共通信号を切断する（Ｓ２０４）。また、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）を遮断する（Ｓ２０５）。
【００４８】
上記Ｓ２０３〜Ｓ２０５の処理の後、メモリコントローラ１は、ＣＫＥ＿ＮをＨｉｇｈからＬｏｗに制御し、かつ、制御信号であるＣＳ＿Ｎ，ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＬｏｗに、ＷＥ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードが開始する（Ｓ２０６）。
【００４９】
セルフリフレッシュモードを解除する場合（Ｓ２０７：Ｙ）、メモリコントローラ１は、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＨｉｇｈにする。または、ＣＫＥ＿ＮをＬｏｗからＨｉｇｈに制御し、かつ、ＣＳ＿ＮをＬｏｗ、ＲＡＳ＿Ｎ，ＣＡＳ＿ＮをＨｉｇｈにすることで、セルフリフレッシュモードは解除される（Ｓ２０８）。
【００５０】
次に、メモリコントローラ１は、メモリ３の電源＋１．８Ｖ＿ＯＦＦ（９Ｃ）、＋０．９Ｖ＿ＯＦＦ（１０Ｃ）への供給を開始し（Ｓ２０９）、ｓｌｆ_ｏｎ信号を、例えばｌｏｗ出力することでＳＷ２０をオンとし（Ｓ１１０）通常アクセス時に戻るものである（Ｓ２１１）。
【００５１】
以上説明した本実施形態に係るメモリ制御装置によるメモリ制御によれば、セルフリフレッシュモード時に保持したいデータを上位ビット（メモリ２）に書き込む制御をしているため（Ｓ２０２）、上記第１の実施形態におけるデータの移し変え処理（Ｓ１０３，Ｓ１１１１）を実行する必要がなく、セルフリフレッシュモードへの移行／復帰に要する時間を短縮することができる。
【００５２】
なお、上記の例では、アドレスの上位ビット／下位ビットを、それぞれメモリ２／メモリ３に割り当てる例について説明したが、アドレスの上位ビット／下位ビットを、それぞれメモリ３／メモリ２に、逆に割り当てて、セルフリフレッシュモード時に保持したいデータを下位ビット（すなわち、メモリ２）に書き込む制御をするようにしても良いのは勿論である。
【００５３】
（第３の実施形態）
図８は、図４に示すメモリ制御装置１００が実行するセルフリフレッシュ制御を示すフローチャートの他の例である。なお、Ｓ３０１〜Ｓ３１０は、Ｓ１０１〜Ｓ１１０と同処理であるため説明は省略する。
【００５４】
本実施形態では、セルフリフレッシュモードからの復帰時において、メモリ２に移行したデータを、メモリ３の元のアドレスに戻さず、上位ビットのメモリ２のデータを変換して、利用するものである（Ｓ３１１)。なお、データの変換は、公知の変換処理によれば良い。
【００５５】
このように、セルフリフレッシュモードからの復帰時において、メモリ２が保持したメモリ３のデータをそのまま使用することにより、セルフリフレッシュモードへの復帰時おけるデータ移し戻し時間を短縮することができる。
【００５６】
（第４の実施形態）
本実施形態に係るメモリ制御装置の構成図を図９に示す。本実施形態に係るメモリ制御装置１００は、図４に示したメモリ制御装置１００に、さらに、スイッチとしてＳＷ２１〜ＳＷ２５（信号別スイッチ）を備え、メモリコントローラ１への供給電源を、＋ＶＴＴ＿ＯＦＦ（９Ａ）、＋Ｖｒｅｆ＿ＯＦＦ（１０Ａ）とした構成である。このように、セルフリフレッシュモード移行に必要な制御信号上にスイッチを設け、制御することにより、セルフリフレッシュ時においてメモリコントローラ１の電源を遮断することを可能とするものである。
【００５７】
ＳＷ２１〜２５は、通常動作モード時は全信号がＯＮとなり、セルフリフレッシュモード時は、全信号がＯＦＦとなる。ＯＦＦ時の制御はＳＷ２１〜２５毎に異なり、セルフリフレッシュ時にＬｏｗにすべき信号は、図１０に示すようなＳＷ（ＳＷ２１を例とする）となり、セルフリフレッシュ時にＨｉｇｈにすべき信号は、図１１に示すようなＳＷ（ＳＷ２４を例とする）となる。
【００５８】
このように、本実施形態に係るメモリ制御装置１００では、セルフリフレッシュモード移行時に出力するｓｌｐ_ｏｎ信号によって駆動するＳＷを追加することにより、セルフリフレッシュ時において、メモリコントローラ１による制御が不要となり、メモリコントローラ１が駆動している必要がなくなる。よって、ハード的に固定（ソフト制御を不要）として、安定したセルフリフレッシュモードとすることができる。
【００５９】
また、メモリコントローラ１への供給電源ＶＴＴ＿ＯＦＦ（９Ａ）、Ｖｒｅｆ＿ＯＦＦ（１０Ａ）への供給を遮断できるので、セルフリフレッシュモード時の消費電流を削減することができる。
【００６０】
また、以上説明したメモリ制御装置１００を備えた画像形成装置とすることが好ましい。本発明に係る画像形成装置は、メモリ制御装置１００により、画像形成装置の通常動作モードから省エネルギーモードへの移行、および／または、省エネルギーモードから通常動作モードへの復帰時におけるメモリ制御を行うことで、消費電力の低減を図ることが可能となる。この画像形成装置による、メモリ制御は、プログラムで実行させることもできる。また、当該プログラムを画像形成装置で実行可能に記録した記録媒体の態様にも適用される。
【００６１】
尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【符号の説明】
【００６２】
１ メモリコントローラ
２，３ メモリ（ＤＤＲ２−ＳＤＲＡＭ２）
４ ＣＬＫ
５ 制御系信号
６ アドレス
７ データ
８ ＣＫＥ
９，９Ａ，９Ｂ，９Ｃ ＶＴＴ（終端用電源）
１０，１０Ａ，１０Ｂ，１０Ｃ Ｖｒｅｆ（基準電圧）
１１，１２ 抵抗（インピーダンス制御用）
１３ 抵抗（終端抵抗）
２０ スイッチ
２１，２２，２３，２４，２５ スイッチ（信号別スイッチ）
１００ メモリ制御装置
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】国際公開ＷＯ００／７０６２１号公報
【特許請求の範囲】
【請求項１】
データを格納する複数のメモリと、
前記メモリを制御する各信号を入出力する制御手段と、
前記メモリと前記制御手段との間に設けられ、前記各信号を接続／切断可能なスイッチと、を備え、
前記制御手段は、
セルフリフレッシュモードへの移行時に、前記スイッチを切り替えて前記複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、
前記電源遮断されるメモリ上における保持が必要なデータを前記電源供給するメモリ上に格納することを特徴とするメモリ制御装置。
【請求項２】
前記制御手段は、
セルフリフレッシュモードへの移行前において、前記保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記制御手段は、
セルフリフレッシュモードからの復帰後に、前記電源供給するメモリ上に格納した前記電源遮断されるメモリのデータを、そのまま使用することを特徴とする請求項１に記載のメモリ制御装置。
【請求項４】
セルフリフレッシュモードへの移行に必要な制御信号を個別に接続／切断可能な信号別スイッチを備え、
前記制御手段は、
セルフリフレッシュモードへの移行時に、前記信号別スイッチを切り替えた後、当該制御手段への電源供給を停止することを特徴とする請求項１に記載のメモリ制御装置。
【請求項５】
請求項１から４までのいずれかに記載のメモリ制御装置を備え、
該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および／または、前記省エネルギーモードから前記通常動作モードへの復帰時におけるメモリ制御を行うことを特徴とする画像形成装置。
【請求項１】
データを格納する複数のメモリと、
前記メモリを制御する各信号を入出力する制御手段と、
前記メモリと前記制御手段との間に設けられ、前記各信号を接続／切断可能なスイッチと、を備え、
前記制御手段は、
セルフリフレッシュモードへの移行時に、前記スイッチを切り替えて前記複数のメモリを、セルフリフレッシュモード時に電源供給されるメモリと、セルフリフレッシュモード時に電源遮断されるメモリと、に分け、
前記電源遮断されるメモリ上における保持が必要なデータを前記電源供給するメモリ上に格納することを特徴とするメモリ制御装置。
【請求項２】
前記制御手段は、
セルフリフレッシュモードへの移行前において、前記保持が必要なデータを、上位ビット、または下位ビットのいずれかにのみ格納しておくことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記制御手段は、
セルフリフレッシュモードからの復帰後に、前記電源供給するメモリ上に格納した前記電源遮断されるメモリのデータを、そのまま使用することを特徴とする請求項１に記載のメモリ制御装置。
【請求項４】
セルフリフレッシュモードへの移行に必要な制御信号を個別に接続／切断可能な信号別スイッチを備え、
前記制御手段は、
セルフリフレッシュモードへの移行時に、前記信号別スイッチを切り替えた後、当該制御手段への電源供給を停止することを特徴とする請求項１に記載のメモリ制御装置。
【請求項５】
請求項１から４までのいずれかに記載のメモリ制御装置を備え、
該メモリ制御装置により、当該装置の通常動作モードから省エネルギーモードへの移行、および／または、前記省エネルギーモードから前記通常動作モードへの復帰時におけるメモリ制御を行うことを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１６４３８１（Ｐ２０１２−１６４３８１Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２２６３７（Ｐ２０１１−２２６３７）
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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