【課題】動作周波数が高くなっても動作マージンの確保を可能とする半導体装置を提供する。
【解決手段】外部クロック信号ＣＫ、／ＣＫから生成された内部クロック信号ＩＣＬＫを２分周し、２相の第１のクロック信号１ＣＬＫ（１：０）を生成する第１の分周回路９２と、前記外部クロック信号を遅延させた遅延同期クロック信号ＬＣＬＫ１を可変遅延素子１０２で遅延させた第３のクロック信号ＬＣＬＫＤと入力信号の位相を一致制御する遅延同期回路１００と、前記第３のクロック信号に対して第１、第２相の第１のクロック信号が時間的に正順でない場合に、前記第１、第２相の第１のクロック信号を入れ替える調整回路９３と、前記遅延同期クロック信号をｎ分周し、ｎ相の第２のクロック信号ＬＣＬＫ２（１：０）を生成する第２の分周回路９４と、複数のデータ出力を制御する制御回路８０を備える。 （もっと読む）

【課題】セルフリフレッシュモード時の消費電流量を低減させる。
【解決手段】データを格納する複数のメモリ２，３と、メモリ２，３を制御する各信号を入出力するメモリコントローラ１と、各信号を接続／切断可能なスイッチ２０と、を備え、メモリコントローラ１は、セルフリフレッシュモードへの移行時に、スイッチを切り替えて複数のメモリ２，３を、セルフリフレッシュモード時に電源供給されるメモリ２と、セルフリフレッシュモード時に電源遮断されるメモリ３と、に分け、電源遮断されるメモリ３上における保持が必要なデータを電源供給するメモリ２上に格納する。 （もっと読む）

【課題】半導体装置におけるデータアクセスに必要な時間を安定化させる。
【解決手段】半導体装置１００は、メモリセルアレイ１１０と、データ入出力回路１２３と、アクセス制御回路２００を備える。アクセス制御回路２００は、ワード線の活性化／非活性化を指示する第１信号Ｓ１を出力する第１信号部２０２と、ビット線の活性化／非活性化を指示する第２信号Ｓ２を出力する第２信号部２０４と、センス回路１２１へのオーバードライブ電圧の供給／停止を指示する第３信号Ｓ３を出力する第３信号部２０６と、ワード線の非活性化を指示する第４信号Ｓ４を出力する第４信号部２０８を含む。外部電圧に応じて第３信号Ｓ３の活性化期間が決定される。外部電圧に実質的に非依存にて第４信号Ｓ４の生成タイミングが決定される。 （もっと読む）

【課題】アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することが可能な同期型半導体記憶装置を提供する。
【解決手段】同期型半導体記憶装置のリード／ライトパルス発生装置は、クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、を有する。リード／ライトパルス発生装置は、第１の分周信号に基づいて、第１のパルス信号を発生し出力する、エッジトリガタイプの第１のパルス発生回路と、第２の分周信号に基づいて、第２のパルス信号を発生し出力する、第１のパルス発生回路と同じ構成を有するエッジトリガタイプの第２のパルス発生回路と、を有する。リード／ライトパルス発生装置は、第１のパルス信号および第２のパルス信号が入力され、リード／ライトパルス信号を出力する第１のＯＲ回路を有する。 （もっと読む）

【課題】半導体装置のデータ入力回路における消費電力を削減すること。
【解決手段】半導体装置は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの少なくともいずれか一方の近傍の期間において活性状態となる制御信号を生成して出力する制御信号生成回路と、制御信号が活性状態である期間においてデータ信号を受信可能な活性状態となり、それ以外の期間において非活性状態となるデータ入力回路と、を備えている。 （もっと読む）

【課題】クロック信号の周波数に依存しないデューティ調整回路が搭載されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を指定するカウンタ回路１２３と、カウンタ回路１２３のカウント値を調整するカウンタ制御回路１２２と、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫのライズエッジが一致する第１及び第２のカウント値との差分を演算する減算回路１３３とを備え、得られた差分の１／２に相当する値に基づいて、内部クロック信号ＬＣＬＫのフォールエッジを調整する。これにより、キャパシタを交互にディスチャージするタイプのデューティ調整回路を用いた場合のように、適用可能な周波数帯域が限られることがない。 （もっと読む）

【目的】低価格にて、電流供給が集中した場合にも安定したメモリ動作を実施させることが可能な半導体メモリの内部電源回路を提供することを目的とする
【構成】半導体メモリに搭載されているセンスアンプの標準電源電圧値としての第１電圧と電源ライン上の電圧との差分を示す差分信号を生成する第１差動増幅部と、この第１電圧よりも高い第２電圧と電源ライン上の電圧との差分を示す差分信号を生成する第２差動増幅部との内の一方だけを、センスアンプの状態（活性状態、非活性状態）に応じて活性化し、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する。この際、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は第２差動増幅部を活性状態に維持する一方、所定期間経過以降は第１差動増幅部を活性状態に維持する。 （もっと読む）

【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。
【解決手段】タイミング制御回路は、外部リセット信号の状態遷移を契機として、内部リセット信号ＰＲＥＳＥＴ１、２を活性化させる。ヒューズ回路３０は、ヒューズ素子３１と、内部リセット信号ＰＲＥＳＥＴ１に応答して、ヒューズ素子３１の設定データを取得する読出回路ＲＤと、設定データを一時的に保持し、内部リセット信号ＰＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１を備える。タイミング制御回路は、内部リセット信号ＰＲＥＳＥＴ２を活性化させることによりラッチ回路Ｌ１をリセットし、内部リセット信号ＰＲＥＳＥＴ１を所定期間だけ活性化させることにより設定データをラッチ回路Ｌ１に保持させる。 （もっと読む）

【課題】ＤＤＰ構造の半導体モジュールにおいて、上下のメモリのいずれにおいても、基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで等長にすること。
【解決手段】本発明の半導体装置は、×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する信号が入力される入力端子と、偶数番目のＤＱピンまたは奇数番目のＤＱピンを指示する切替信号が入力される入力端子と、ＤＱＳピンからＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、×Ｍ動作時に、偶数番目のＤＱピンが指示された場合、偶数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第１のＤＱＳ制御回路と、×Ｍ動作時に、奇数番目のＤＱピンが指示された場合、奇数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有する。 （もっと読む）

【課題】メモリ装置及びメモリ装置の制御方法を提供する。
【解決手段】メモリコントローラで命令を生成する段階；クロック信号に応答して命令の個数をカウントする段階；命令及び命令に対応するカウント数を保存する段階；メモリコントローラから、命令、命令のカウント数及びデータをメモリ装置に伝送する段階；メモリコントローラから伝送された命令、命令のカウント数及びデータを前記メモリ装置で受信する段階；受信された命令のカウント数を保存する段階；受信された命令のカウント数をメモリコントローラに伝送する段階；を含み、メモリコントローラに命令のカウント数を伝送する段階は、エラー状態の指示で行われ、メモリ装置から受信される命令のカウント数による命令及びデータを、メモリコントローラからメモリ装置に再伝送する段階をさらに含むメモリ装置の制御方法。 （もっと読む）

【課題】半導体装置コントローラと半導体装置との間でデータが入出力される時、データの位相が変動することと関係なく、半導体装置コントローラと半導体装置との間で常に安定的にデータが入出力できるシステム、そのシステムに用いる半導体装置、及びそのシステムの動作方法を提供すること。
【解決手段】半導体装置は、印加されるライトクロックとライトデータとを補正する回路及び方法に関するもので、データ入出力コマンドに応答してノーマルデータ（ソースクロックのセンターに同期する）を入出力するノーマルデータ入出力部１１と、所定のコマンドに応答してデータ復旧情報信号（前記ソースクロックのエッジに同期する）の入力を受けて所定の時間の後に出力するデータ復旧情報信号入出力部１００とを備える。 （もっと読む）

【課題】センスアンプに用いられる相補のトランジスタの特性変動を均一化させる。
【解決手段】データを記憶するメモリセルＭＣと、メモリセルＭＣからの読み出し信号と参照信号との比較結果に基づいて相補的な状態を維持するセンスアンプとが設けられた半導体記憶装置において、センスアンプに入力される読み出し信号と参照信号とをセンスアンプのノードＮＡ、ＮＢ間で互いに入れ替える。 （もっと読む）

【課題】ビット線及びセンスアンプが階層化された構成においてメモリセルの読み出し時にリークの温度依存性に起因するセンス動作の不具合を防止し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、複数のメモリセルＭＣを含むメモリセルアレイ１０と、選択されたメモリセルＭＣの保持情報を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの信号電圧を増幅して出力電流に変換するシングルエンド型の第１のセンスアンプ２０と、第１のセンスアンプ２０を介して第１のビット線ＬＢＬと選択的に接続される第２のビット線ＧＢＬと、第２のビット線ＧＢＬの信号電圧のレベルを判定する第２のセンスアンプ２１と、温度の検知結果に応じて各センスアンプ２０、２１の活性化期間を制御するセンスアンプ制御回路（１４、１５）を備えて構成される。これにより、メモリセルＭＣのリークの温度依存性に起因するセンス動作の不具合を防止可能となる。 （もっと読む）

【課題】高速で遅延時間を行い、パフォーマンスを向上させる。
【解決手段】温度センサＳ１は、温度を検知し、温度情報として出力する。ＴＡＰ保持回路Ｓ２は、予め使用される周波数と電圧状態とにおいて、使用温度範囲でＤＬＬ回路Ｓ４をロックさせ、その時々の温度センサＳ１により検知された温度に対応付けて、ＤＬＬ回路Ｓ４のロック状態を初期遅延時間情報として保持する。実使用時には、ＤＬＬ回路Ｓ４は、遅延時間制御開始時に温度センサＳ１により生成された温度に対する初期遅延時間情報をＴＡＰ保持回路Ｓ２から読み出し、そのロック情報に基づいて遅延時間を開始させる。 （もっと読む）

【課題】付加レイテンシを有する半導体装置を提供する。
【解決手段】コマンドを受信し、コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備でき、位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成でき、制御部は、付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の位相制御部をイネーブルさせる第１論理状態の制御信号を生成して出力できる半導体装置である。 （もっと読む）

【課題】通常動作中にドライブ能力のキャリブレーション動作を行う。
【解決手段】本発明に係るメモリインターフェース回路１１４は、ストローブ信号１２９を第１遅延量分遅延させることにより監視用ストローブ信号１２５を生成する監視用遅延部１１８と、監視用ストローブ信号１２５で示されるタイミングでリードデータ１２３を監視用データ１２６としてラッチする監視用データラッチ部１０７と、リードデータ１２３を出力リードデータ１２２としてラッチする動作用データラッチ部１０５と、監視用データラッチ部１０７がリードデータ１２３を監視用データ１２６として正しくラッチできる第１遅延量の値の範囲の幅であるウィンドウ幅１２８を算出する範囲算出部１１０と、ウィンドウ幅１２８が広くなるように、メモリデバイス１０１のドライブ能力を調整するドライブ能力設定部１１６とを備える。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。 （もっと読む）

【課題】半導体装置側において自動的にキャリブレーション動作を行う。
【解決手段】出力バッファ７１のインピーダンスを調整するキャリブレーション回路１００と、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション回路１００を活性化させるキャリブレーション起動回路２００とを備える。本発明によれば、コントローラ側からキャリブレーションコマンドを発行することなく、半導体装置側にて自動的にキャリブレーション動作を行うことが可能となる。しかも、オートリフレッシュコマンドＡＲが所定回数発行されたことに応答してキャリブレーション動作を行っていることから、定期的なキャリブレーション動作が確保されるとともに、キャリブレーション動作中にコントローラからリード動作やライト動作を要求されることもない。 （もっと読む）

【課題】メモリデバイス内の終端抵抗をＯＮさせて、データバスと各メモリデバイスとの間における反射波を有効に防止し、それが不要であるときには積極的にＯＦＦしてできるだけ消費電力を抑えて、かつ信号振幅レベルを最大にする。
【解決手段】メモリコントローラと複数のメモリデバイスが１本のデータバス１を介して接続されている。各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗５を有し、メモリコントローラは各メモリデバイスのアクティブな終端抵抗５のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、各メモリデバイスはデータバス１ごとにデータ信号の変化点を検出する回路１３を有し、検出された変化点からの一定時間の区間に対してメモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、一定時間以外の区間はアクティブ制御を無効に各メモリデバイス内で切り替える。 （もっと読む）

【課題】非同期モードから同期モードに遷移した場合であってもＯＤＴ動作を中断させない。
【解決手段】ＯＤＴ信号ＩＯＤＴ１を受けてからクロック信号ＩＣＬＫ０をアディティブレイテンシ分カウントした後、ＯＤＴ信号ＩＯＤＴ３を出力するＡＬカウンタ１１０と、非同期モードから同期モードへ遷移した後、少なくともクロック信号ＩＣＬＫ０がアディティブレイテンシ分入力されるまでの間、遷移時におけるＯＤＴ信号ＩＯＤＴ１の論理値と同じ論理値を持つＯＤＴ信号ＩＯＤＴ３が出力されるよう、ＡＬカウンタ１１０を制御するカウンタ制御回路１２０とを備える。これにより、ＣＫＥ用カウンタを別途設けることなく、ＯＤＴ動作の中断を防止することが可能となるため、回路規模を縮小することができるとともに、消費電力を低減することも可能となる。 （もっと読む）