半導体記憶装置及びデータ処理システム
【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びデータ処理システムに関し、特に、リフレッシュ動作によってデータの保持が必要な半導体記憶装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、１個のトランジスタと１個のキャパシタによってメモリセルが構成されることから、メモリセル１個あたりの占有面積が小さく、高い集積度を得ることができるという優れた特長を有している。その反面、メモリセルに書き込まれたデータは一定時間が経過すると消失することから、定期的にリフレッシュ動作を実行する必要がある。
【０００３】
リフレッシュ動作においては、多数のセンスアンプが同時に活性化されることから、比較的大きな電流が流れる。この点を考慮して、特許文献１には外部からリフレッシュコマンドが発行された場合、バンクごとにリフレッシュ動作を行うタイミングをずらすことによってピーク電流を抑制する方法が提案されている。この方法は、チップ内部におけるリフレッシュ信号の伝送パスをバンクごとに独立して設けることによって容易に実現可能である。
【０００４】
他方、近年においては、ＤＲＡＭのフロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【０００５】
この種の半導体記憶装置においては、各コアチップを同じマスクによって製造することがコスト面から極めて重要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０４３９号公報
【特許文献２】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、各コアチップを同じマスクによって製造すると、各コアチップが互いに同じ回路構成となることから、インターフェースチップから特定のコアチップに対して選択的に信号を与えることが困難となる。このため、この種の半導体記憶装置においては、特許文献１のように、リフレッシュ信号の伝送パスを複数設けることによってリフレッシュ動作を選択的に実行することは困難である。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、予め互いに異なるチップ情報が付与される複数のコアチップを備えた半導体記憶装置であって、第１のリフレッシュコマンドを互いにタイミングの異なる複数の第２のリフレッシュコマンドに分割し、分割された前記第２のリフレッシュコマンドのカウント情報と前記チップ情報とを比較し、前記カウント情報と前記チップ情報の少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ情報を参照してリフレッシュ動作を行っていることから、複数のコアチップにリフレッシュコマンドが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】半導体記憶装置１０の回路構成を示すブロック図である。
【図５】層アドレスの生成に関連する回路を抜き出して示す図である。
【図６】リフレッシュ制御回路１００の回路図である。
【図７】リフレッシュ制御回路１００の動作を説明するためのタイミング図である。
【図８】リフレッシュ制御回路２００の回路図である。
【図９】内部リフレッシュコマンドＲＥＦｂの発生回数とリフレッシュ動作を行うコアチップＣＣ０〜ＣＣ７との関係を示す表である。
【図１０】他の実施形態による半導体記憶装置１０ａの回路構成を示すブロック図である。
【図１１】リフレッシュ制御回路３００の回路図である。
【図１２】リフレッシュ制御回路３００の動作を説明するためのタイミング図である。
【図１３】バンク選択回路４００の回路図である。
【図１４】バンク選択回路４００の動作を説明するためのタイミング図である。
【図１５】半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１４】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００１５】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１６】
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００１７】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１８】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１９】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２０】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２１】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２２】
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００２３】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２４】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２５】
図４は、半導体記憶装置１０の回路構成を示すブロック図である。
【００２６】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００２７】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００２８】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００２９】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３０】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３１】
また、インターフェースチップＩＦにはリフレッシュ制御回路１００が含まれており、コマンドデコーダ３２にリフレッシュコマンドが入力された場合には、コマンドデコーダ３２からリフレッシュ制御回路１００に内部リフレッシュコマンドＲＥＦａが供給される。詳細については後述するが、リフレッシュ制御回路１００は内部リフレッシュコマンドＲＥＦａを分割することによって内部リフレッシュコマンドＲＥＦｂを複数回活性化させ、これらをコアチップＣＣ０〜ＣＣ７に供給する役割を果たす。
【００３２】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００３３】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００３４】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００３５】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００３６】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００３７】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００３８】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００３９】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４０】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４１】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４２】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００４３】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００４４】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３から内部リフレッシュコマンドＲＥＦｃが発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００４５】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００４６】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【００４７】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００４８】
コントロールロジック回路６３には、リフレッシュ制御回路２００が含まれている。詳細については後述するが、リフレッシュ制御回路２００は、インターフェースチップＩＦから供給される内部リフレッシュコマンドＲＥＦｂをカウントし、所定のカウント値が得られた場合に内部リフレッシュコマンドＲＥＦｃを活性化させる役割を果たす。内部リフレッシュコマンドＲＥＦｃは、ロウ制御回路６１内のリフレッシュカウンタ６１ｂに供給され、リフレッシュカウンタ６１ｂが示すロウアドレスに対してリフレッシュ動作が行われる。
【００４９】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００５０】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００５１】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００５２】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００５３】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００５４】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００５５】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００５６】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００５７】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００５８】
図５は、層アドレスの生成に関連する回路を抜き出して示す図である。
【００５９】
図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して縦続接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
【００６０】
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
【００６１】
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
【００６２】
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００６３】
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
【００６４】
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤと、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。層アドレス比較回路４７によって一致が検出されると、コントロールロジック回路６３が活性化され、インターフェースチップＩＦから供給された内部コマンドＩＣＭＤが有効となる。
【００６５】
また、層アドレスＬＩＤの下位２ビットであるＬＩＤ０，ＬＩＤ１は、コントロールロジック回路６３内のリフレッシュ制御回路２００にも直接供給されている。これによりリフレッシュ制御回路２００は、インターフェースチップＩＦから内部リフレッシュコマンドＲＥＦｂが発行された場合、アドレス比較回路４７による一致検出動作とは無関係に、内部リフレッシュコマンドＲＥＦｃの生成動作を行う。
【００６６】
図６は、インターフェースチップＩＦに含まれるリフレッシュ制御回路１００の回路図である。
【００６７】
図６に示すように、リフレッシュ制御回路１００は、コマンドデコーダ３２の出力である内部リフレッシュコマンドＲＥＦａをカウントするカウンタ回路１１０と、内部リフレッシュコマンドＲＥＦａ及び内部信号Ｓ１のいずれかを選択するセレクタ１２０とを有している。
【００６８】
カウンタ回路１１０は、縦続接続された２つのフリップフロップ回路１１１，１１２からなる２ビットのバイナリカウンタであり、セレクタ１２０の出力である内部リフレッシュコマンドＲＥＦｂに応答してカウント動作を行う。カウンタ回路１１０のカウント値Ｃ１は、リセット信号ＲＳＴに応答して（１，１）に初期化される。このため、初期状態において内部信号Ｓ２はハイレベルであり、カウント動作が開始されると、カウント値Ｃ１が（１，１）に戻るまで内部信号Ｓ２はローレベルとなる。
【００６９】
内部信号Ｓ２はセレクタ１２０に供給され、選択信号として用いられる。具体的に説明すると、セレクタ１２０は、内部信号Ｓ２がハイレベルである場合には内部リフレッシュコマンドＲＥＦａを選択してこれを出力し、内部信号Ｓ２がローレベルである場合には内部信号Ｓ１を選択してこれを出力する。セレクタ１２０の出力は内部リフレッシュコマンドＲＥＦｂとして用いられ、図５に示すように、各コアチップＣＣ０〜ＣＣ７内のリフレッシュ制御回路２００に共通に供給される。
【００７０】
内部信号Ｓ１は、内部リフレッシュコマンドＲＥＦｂを遅延回路１４０によって遅延させた信号である。
【００７１】
また、リフレッシュ制御回路１００にはコマンド停止回路１５０が設けられている。コマンド停止回路１５０は、内部リフレッシュコマンドＲＥＦａによってセットされ、内部リフレッシュコマンドＲＥＦｂを４回カウントするとリセットされる回路である。コマンド停止回路１５０がセットされている間はコマンド停止信号ＳＴＰが活性化し、これにより、コマンドデコーダ３２の動作が停止される。
【００７２】
図７は、リフレッシュ制御回路１００の動作を説明するためのタイミング図である。
【００７３】
まず、内部リフレッシュコマンドＲＥＦａが活性化すると、カウント値Ｃ１＝（１，１）のため、セレクタ１２０による選択によってこれがそのまま内部リフレッシュコマンドＲＥＦｂとして出力される。内部リフレッシュコマンドＲＥＦｂは、カウンタ回路１１０に供給されるためカウント値Ｃ１が変化し、これによって内部信号Ｓ２がローレベルに変化する。その後、遅延回路１４０を経由した内部リフレッシュコマンドＲＥＦｂである内部信号Ｓ１がセレクタ１２０にフィードバックされ、これが次の内部リフレッシュコマンドＲＥＦｂとして出力される。
【００７４】
このようにして、１つの内部リフレッシュコマンドＲＥＦａをトリガとして複数の内部リフレッシュコマンドＲＥＦｂが連続的に生成される。つまり、１つの内部リフレッシュコマンドＲＥＦａが互いにタイミングの異なる複数の内部リフレッシュコマンドＲＥＦｂに分割される。そして、内部リフレッシュコマンドＲＥＦｂが４回活性化すると、カウンタ回路１１０のカウント値Ｃ１は初期値である（１，１）に戻るため、これにより内部リフレッシュコマンドＲＥＦｂの生成が終了する。こうして４回活性化する内部リフレッシュコマンドＲＥＦｂは、上述の通り、コアチップＣＣ０〜ＣＣ７内のリフレッシュ制御回路２００に共通に供給される。
【００７５】
図８は、各コアチップＣＣ０〜ＣＣ７に含まれるリフレッシュ制御回路２００の回路図である。
【００７６】
図８に示すように、リフレッシュ制御回路２００は、インターフェースチップＩＦより供給される内部リフレッシュコマンドＲＥＦｂをカウントするカウンタ回路２１０と、カウンタ回路２１０のカウント値Ｃ２と層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）を比較する比較回路２２０とを有している。
【００７７】
カウンタ回路２１０は、縦続接続された２つのフリップフロップ回路２１１，２１２からなる２ビットのバイナリカウンタであり、内部リフレッシュコマンドＲＥＦｂに応答してカウント動作を行う。カウンタ回路２１０のカウント値Ｃ２は、リセット信号ＲＳＴに応答して任意の値、例えばＣ２＝（０，０）にリセットされる。
【００７８】
比較回路２２０は、カウント値Ｃ２の各ビットと層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）とをそれぞれ比較し、これらが全て一致した場合に一致信号ＨＩＴを生成する。一致信号ＨＩＴ及び内部リフレッシュコマンドＲＥＦｂは、ＡＮＤゲート回路２３０に供給され、その出力が内部リフレッシュコマンドＲＥＦｃとして用いられる。上述の通り、内部リフレッシュコマンドＲＥＦｃはロウ制御回路６１に供給され、これが活性化すると、リフレッシュカウンタ６１ｂが示すロウアドレスに対してリフレッシュ動作が行われる。
【００７９】
かかる構成により、１つの内部リフレッシュコマンドＲＥＦａに応答して４つの内部リフレッシュコマンドＲＥＦｂが連続的に生成されると、８つのコアチップＣＣ０〜ＣＣ７は２つずつ４回に分けてリフレッシュ動作を行うことになる。
【００８０】
図９は、内部リフレッシュコマンドＲＥＦｂの発生回数とリフレッシュ動作を行うコアチップＣＣ０〜ＣＣ７との関係を示す表である。
【００８１】
本実施形態では、カウンタ回路２１０のカウント値Ｃ２と層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）を比較することによって内部リフレッシュコマンドＲＥＦｃを生成していることから、図９に示すように、１回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ０，ＣＣ４がリフレッシュ動作を行い、２回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ１，ＣＣ５がリフレッシュ動作を行い、３回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ２，ＣＣ６がリフレッシュ動作を行い、４回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ３，ＣＣ７がリフレッシュ動作を行うことになる。
【００８２】
このように、本実施形態では、１つの内部リフレッシュコマンドＲＥＦａに応答したリフレッシュ動作が４回に分けて実行される。これにより、すべてのコアチップＣＣ０〜ＣＣ７が同時にリフレッシュ動作を行う場合と比べて、ピーク電流を低減することが可能となる。本実施形態では、８つのコアチップＣＣ０〜ＣＣ７を２つずつ４回に分けてリフレッシュしているが、本発明がこれに限定されないことは言うまでもない。例えば、１つの内部リフレッシュコマンドＲＥＦａに応答して８つの内部リフレッシュコマンドＲＥＦｂを生成することにより、８つのコアチップＣＣ０〜ＣＣ７を１つずつリフレッシュしても構わない。この場合は、カウンタ回路１１０，２１０のビット数を３ビットとし、比較回路２２０にて層アドレスＬＩＤの全ビットと比較すればよい。或いは、１つの内部リフレッシュコマンドＲＥＦａに応答して２つの内部リフレッシュコマンドＲＥＦｂを生成することにより、８つのコアチップＣＣ０〜ＣＣ７を４つずつ２回に分けてリフレッシュしても構わない。この場合は、カウンタ回路１１０，２１０のビット数を１ビットとし、比較回路２２０にて層アドレスＬＩＤの任意の１ビットと比較すればよい。
【００８３】
図１０は、他の実施形態による半導体記憶装置１０ａの回路構成を示すブロック図である。
【００８４】
図１０に示すように、本実施形態による半導体記憶装置１０ａは、インターフェースチップＩＦ上のリフレッシュ制御回路１００がリフレッシュ制御回路３００に置き換えられているとともに、コアチップＣＣ０〜ＣＣ７上にバンク選択回路４００が追加されている点において、図４に示した半導体記憶装置１０と相違している。その他の点については、図４に示した半導体記憶装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８５】
図１１は、リフレッシュ制御回路３００の回路図である。
【００８６】
図１１に示すように、リフレッシュ制御回路３００は、内部リフレッシュコマンドＲＥＦａに応答して内部パルスＰＵＬＳＥを生成するパルス発生回路３１０と、内部パルスＰＵＬＳＥをカウントするカウンタ回路３２０，３３０と、カウンタ回路３２０のカウント値Ｃ３をデコードするデコーダ回路３４０と、デコーダ回路３４０の出力に基づいてダミーバンクアクティブ信号Ｄ＿ＢＡＣＴを生成するダミーバンク制御回路３５０とを含んでいる。ダミーバンクアクティブ信号Ｄ＿ＢＡＣＴはパルス発生回路３１０にフィードバックされ、次の内部パルスＰＵＬＳＥを発生させるためのタイミング信号として利用される。
【００８７】
カウンタ回路３２０は２ビットのバイナリカウンタであり、そのカウント値Ｃ３はデコーダ回路３４０に入力される。これにより、デコーダ回路３４０はカウント値Ｃ３に基づいて４つの出力信号Ｄ０〜Ｄ３のいずれかを活性化させる。このうち、出力信号Ｄ０は、ＡＮＤゲート回路３６１の一方の入力端に供給される。
【００８８】
一方、カウンタ回路３３０は４ビットのバイナリカウンタであり、そのカウント値の上位２ビットＣＡ３，ＣＡ４はＮＡＮＤゲート回路３６０に供給される。ＮＡＮＤゲート回路３６０の出力ＣＡ３４は、ＡＮＤゲート回路３６１の他方の入力端に供給される。ＡＮＤゲート回路３６１は、ＯＲゲート回路３６２を介して、内部リフレッシュコマンドＲＥＦｂとして出力される。また、カウンタ回路３３０は内部パルスＰＵＬＳＥを１６回カウントすると終了信号ＥＮＤを活性化させ、これによってパルス発生回路３１０による内部パルスＰＵＬＳＥの生成を停止させる。
【００８９】
かかる構成により、内部パルスＰＵＬＳＥの発生に応じてカウンタ回路３３０のカウントが進むと、図１２に示すように、出力信号Ｄ０が活性化される度に、これに連動して内部リフレッシュコマンドＲＥＦｂが生成される。このうち、１回目の内部リフレッシュコマンドＲＥＦｂは、トリガである内部リフレッシュコマンドＲＥＦａがＯＲゲート回路３６２に入力されることによって生成され、２回目〜４回目の内部リフレッシュコマンドＲＥＦｂは、出力信号Ｄ０に連動して生成される。そして、カウンタ回路３３０が内部パルスＰＵＬＳＥを１６回カウントすると、ＮＡＮＤゲート回路３６０の出力ＣＡ３４がローレベルに変化するため、５回目以降の内部リフレッシュコマンドＲＥＦｂは生成されない。
【００９０】
リフレッシュ制御回路３００に含まれるコマンド停止回路３７０は、内部リフレッシュコマンドＲＥＦａによってセットされ、ダミーバンクアクティブ信号Ｄ＿ＢＡＣＴを１６回カウントするとリセットされる。コマンド停止回路３７０がセットされている間はコマンド停止信号ＳＴＰが活性化し、これにより、コマンドデコーダ３２の動作が停止される。
【００９１】
図１３は、各コアチップＣＣ０〜ＣＣ７に含まれるバンク選択回路４００の回路図である。
【００９２】
図１３に示すように、バンク選択回路４００は、図１１に示したリフレッシュ制御回路３００からゲート回路３６０〜３６２とコマンド停止回路３７０を削除した構成と同じ回路構成を有している。バンク選択回路４００に含まれるパルス発生回路４１０は、内部リフレッシュコマンドＲＥＦｃに応答して内部パルスＰＵＬＳＥを生成し、これをカウンタ回路４２０，４３０に供給する。
【００９３】
カウンタ回路４２０は２ビットのバイナリカウンタであり、そのカウント値Ｃ４はデコーダ回路４４０に入力される。これにより、デコーダ回路４４０はカウント値Ｃ４に基づいて４つの出力信号Ｄ０〜Ｄ３のいずれかを活性化させ、バンク制御回路４５０はこれに基づいて８つのバンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７のいずれか２つを活性化させる。具体的には、出力信号Ｄ０に応答してバンクアクティブ信号ＢＡＣＴ０，７を活性化させ、出力信号Ｄ１に応答してバンクアクティブ信号ＢＡＣＴ３，４を活性化させ、出力信号Ｄ２に応答してバンクアクティブ信号ＢＡＣＴ１，６を活性化させ、出力信号Ｄ３に応答してバンクアクティブ信号ＢＡＣＴ２，５を活性化させる。バンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７はパルス発生回路４１０にフィードバックされ、次の内部パルスＰＵＬＳＥを発生させるためのタイミング信号として利用される。
【００９４】
カウンタ回路４３０は４ビットのバイナリカウンタであり、内部パルスＰＵＬＳＥを１６回カウントすると終了信号ＥＮＤを活性化させ、これによってパルス発生回路４１０による内部パルスＰＵＬＳＥの生成を停止させる。
【００９５】
かかる構成により、バンク選択回路４００は図１１に示したリフレッシュ制御回路３００と同期した動作を行い、内部パルスＰＵＬＳＥが活性化する度に２つの異なるバンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７を活性化させる。
【００９６】
図１４は、バンク選択回路４００の動作を説明するためのタイミング図である。
【００９７】
図１４に示すように、内部リフレッシュコマンドＲＥＦａが活性化すると、内部パルスＰＵＬＳＥが連続的に１６回活性化する。また、内部パルスＰＵＬＳＥの４回ごとに内部リフレッシュコマンドＲＥＦｂが活性化するため、合計で４回の内部リフレッシュコマンドＲＥＦｂが生成されることになる。既に説明したように、内部リフレッシュコマンドＲＥＦｂが活性化すると、いずれか２つのコアチップＣＣ０〜ＣＣ７においてリフレッシュ動作が行われる。このとき、選択されたコアチップにおいては、４回発生する内部パルスＰＵＬＳＥに連動して異なる２つのメモリバンクが次々に選択されることから、全バンク同時にリフレッシュされるのではなく、８つのメモリバンクが２つずつ４回に分けてリフレッシュされることになる。
【００９８】
このように、本実施形態によれば、リフレッシュ動作の実行タイミングをコアチップ間でずらすのみならず、同一のコアチップ内においてバンク間でずらしていることから、ピーク電流をより低減することが可能となる。
【００９９】
図１５は、上記実施形態による半導体記憶装置１０（又は１０ａ）を用いたデータ処理システムの構成を示す図である。
【０１００】
図１５に示すデータ処理システムは、半導体記憶装置１０とこれに接続されたメモリコントローラ５００によって構成される。メモリコントローラ５００は、半導体記憶装置１０に対して定期的にリフレッシュコマンドＲＥＦを発行する。メモリコントローラ５００からリフレッシュコマンドが発行されると、半導体記憶装置１０内においては、コアチップＣＣ０〜ＣＣ７ごとにそれぞれ割り当てられたタイミングで内部リフレッシュコマンドＲＥＦｃが活性化するため、リフレッシュ動作が時間的に分散して実行される。
【０１０１】
また、通常のアクセスにおいては、コマンド端子１２にリードコマンドやライトコマンドが入力されるとともに、アドレス端子１３にアドレス信号ＡＤＤが入力される。これにより、リード動作であればデータ入出力端子１４からリードデータＤＱが出力され、ライト動作であればデータ入出力端子１４にライトデータＤＱが入力される。
【０１０２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０３】
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、リフレッシュ動作が必要な半導体メモリであればＤＲＡＭ以外の半導体メモリであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【０１０４】
また、上記実施形態では、外部のメモリコントローラからリフレッシュコマンドが発行された場合、つまり、オートリフレッシュコマンドに応答した動作を例に説明したが、セルフリフレッシュ時においても同様の動作を行うことが可能である。セルフリフレッシュ時においては、インターフェースチップＩＦに設けられたオシレータ回路によって内部リフレッシュコマンドが周期的に活性化されるため、これを上述した内部リフレッシュコマンドＲＥＦａとして取り扱えばよい。
【符号の説明】
【０１０５】
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体記憶装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
４７ａ 層アドレス選択回路
４７ｘ ロウアドレス比較回路
４７ｙ カラムアドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６３ａ ラッチ回路
６３ｂ，６３ｃ 制御回路
６３ｘ ロウコマンド制御回路
６３ｙ カラムコマンド制御回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００，２００，３００ リフレッシュ制御回路
１１０，２１０，３２０，３３０，４２０，４３０ カウンタ回路
１１１，１１２，２１１，２１２ フリップフロップ回路
１２０ セレクタ
１４０ 遅延回路
１５０，３７０ コマンド停止回路
２２０ 比較回路
２３０ ゲート回路
３１０，４１０ パルス発生回路
３４０，４４０ デコーダ回路
３５０ ダミーバンク制御回路
３６０〜３６２ ゲート回路
４００ バンク選択回路
４５０ ダミーバンク制御回路
５００ メモリコントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＣＭＤ 内部コマンド
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＬＩＤ 層アドレス
ＲＥＦ リフレッシュコマンド
ＲＥＦａ〜ＲＥＦｃ 内部リフレッシュコマンド
ＳＢ 外部端子
ＳＥＬ チップ選択情報
ＴＳＶ 貫通電極
ＢＡＣＴ０〜ＢＡＣＴ７ バンクアクティブ信号
Ｄ＿ＢＡＣＴ ダミーバンクアクティブ信号
【技術分野】
【０００１】
本発明は半導体記憶装置及びデータ処理システムに関し、特に、リフレッシュ動作によってデータの保持が必要な半導体記憶装置及びこれを備えるデータ処理システムに関する。
【背景技術】
【０００２】
代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、１個のトランジスタと１個のキャパシタによってメモリセルが構成されることから、メモリセル１個あたりの占有面積が小さく、高い集積度を得ることができるという優れた特長を有している。その反面、メモリセルに書き込まれたデータは一定時間が経過すると消失することから、定期的にリフレッシュ動作を実行する必要がある。
【０００３】
リフレッシュ動作においては、多数のセンスアンプが同時に活性化されることから、比較的大きな電流が流れる。この点を考慮して、特許文献１には外部からリフレッシュコマンドが発行された場合、バンクごとにリフレッシュ動作を行うタイミングをずらすことによってピーク電流を抑制する方法が提案されている。この方法は、チップ内部におけるリフレッシュ信号の伝送パスをバンクごとに独立して設けることによって容易に実現可能である。
【０００４】
他方、近年においては、ＤＲＡＭのフロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【０００５】
この種の半導体記憶装置においては、各コアチップを同じマスクによって製造することがコスト面から極めて重要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０４３９号公報
【特許文献２】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、各コアチップを同じマスクによって製造すると、各コアチップが互いに同じ回路構成となることから、インターフェースチップから特定のコアチップに対して選択的に信号を与えることが困難となる。このため、この種の半導体記憶装置においては、特許文献１のように、リフレッシュ信号の伝送パスを複数設けることによってリフレッシュ動作を選択的に実行することは困難である。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、予め互いに異なるチップ情報が付与される複数のコアチップを備えた半導体記憶装置であって、第１のリフレッシュコマンドを互いにタイミングの異なる複数の第２のリフレッシュコマンドに分割し、分割された前記第２のリフレッシュコマンドのカウント情報と前記チップ情報とを比較し、前記カウント情報と前記チップ情報の少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ情報を参照してリフレッシュ動作を行っていることから、複数のコアチップにリフレッシュコマンドが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】半導体記憶装置１０の回路構成を示すブロック図である。
【図５】層アドレスの生成に関連する回路を抜き出して示す図である。
【図６】リフレッシュ制御回路１００の回路図である。
【図７】リフレッシュ制御回路１００の動作を説明するためのタイミング図である。
【図８】リフレッシュ制御回路２００の回路図である。
【図９】内部リフレッシュコマンドＲＥＦｂの発生回数とリフレッシュ動作を行うコアチップＣＣ０〜ＣＣ７との関係を示す表である。
【図１０】他の実施形態による半導体記憶装置１０ａの回路構成を示すブロック図である。
【図１１】リフレッシュ制御回路３００の回路図である。
【図１２】リフレッシュ制御回路３００の動作を説明するためのタイミング図である。
【図１３】バンク選択回路４００の回路図である。
【図１４】バンク選択回路４００の動作を説明するためのタイミング図である。
【図１５】半導体記憶装置１０を用いたデータ処理システムの構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【００１３】
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１４】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００１５】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１６】
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００１７】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１８】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１９】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２０】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２１】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２２】
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００２３】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２４】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２５】
図４は、半導体記憶装置１０の回路構成を示すブロック図である。
【００２６】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００２７】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００２８】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００２９】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３０】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３１】
また、インターフェースチップＩＦにはリフレッシュ制御回路１００が含まれており、コマンドデコーダ３２にリフレッシュコマンドが入力された場合には、コマンドデコーダ３２からリフレッシュ制御回路１００に内部リフレッシュコマンドＲＥＦａが供給される。詳細については後述するが、リフレッシュ制御回路１００は内部リフレッシュコマンドＲＥＦａを分割することによって内部リフレッシュコマンドＲＥＦｂを複数回活性化させ、これらをコアチップＣＣ０〜ＣＣ７に供給する役割を果たす。
【００３２】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００３３】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００３４】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００３５】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００３６】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００３７】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００３８】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００３９】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４０】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４１】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４２】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００４３】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００４４】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３から内部リフレッシュコマンドＲＥＦｃが発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００４５】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００４６】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【００４７】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００４８】
コントロールロジック回路６３には、リフレッシュ制御回路２００が含まれている。詳細については後述するが、リフレッシュ制御回路２００は、インターフェースチップＩＦから供給される内部リフレッシュコマンドＲＥＦｂをカウントし、所定のカウント値が得られた場合に内部リフレッシュコマンドＲＥＦｃを活性化させる役割を果たす。内部リフレッシュコマンドＲＥＦｃは、ロウ制御回路６１内のリフレッシュカウンタ６１ｂに供給され、リフレッシュカウンタ６１ｂが示すロウアドレスに対してリフレッシュ動作が行われる。
【００４９】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００５０】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００５１】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００５２】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００５３】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００５４】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００５５】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００５６】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００５７】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００５８】
図５は、層アドレスの生成に関連する回路を抜き出して示す図である。
【００５９】
図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して縦続接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
【００６０】
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
【００６１】
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
【００６２】
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００６３】
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
【００６４】
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤと、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。層アドレス比較回路４７によって一致が検出されると、コントロールロジック回路６３が活性化され、インターフェースチップＩＦから供給された内部コマンドＩＣＭＤが有効となる。
【００６５】
また、層アドレスＬＩＤの下位２ビットであるＬＩＤ０，ＬＩＤ１は、コントロールロジック回路６３内のリフレッシュ制御回路２００にも直接供給されている。これによりリフレッシュ制御回路２００は、インターフェースチップＩＦから内部リフレッシュコマンドＲＥＦｂが発行された場合、アドレス比較回路４７による一致検出動作とは無関係に、内部リフレッシュコマンドＲＥＦｃの生成動作を行う。
【００６６】
図６は、インターフェースチップＩＦに含まれるリフレッシュ制御回路１００の回路図である。
【００６７】
図６に示すように、リフレッシュ制御回路１００は、コマンドデコーダ３２の出力である内部リフレッシュコマンドＲＥＦａをカウントするカウンタ回路１１０と、内部リフレッシュコマンドＲＥＦａ及び内部信号Ｓ１のいずれかを選択するセレクタ１２０とを有している。
【００６８】
カウンタ回路１１０は、縦続接続された２つのフリップフロップ回路１１１，１１２からなる２ビットのバイナリカウンタであり、セレクタ１２０の出力である内部リフレッシュコマンドＲＥＦｂに応答してカウント動作を行う。カウンタ回路１１０のカウント値Ｃ１は、リセット信号ＲＳＴに応答して（１，１）に初期化される。このため、初期状態において内部信号Ｓ２はハイレベルであり、カウント動作が開始されると、カウント値Ｃ１が（１，１）に戻るまで内部信号Ｓ２はローレベルとなる。
【００６９】
内部信号Ｓ２はセレクタ１２０に供給され、選択信号として用いられる。具体的に説明すると、セレクタ１２０は、内部信号Ｓ２がハイレベルである場合には内部リフレッシュコマンドＲＥＦａを選択してこれを出力し、内部信号Ｓ２がローレベルである場合には内部信号Ｓ１を選択してこれを出力する。セレクタ１２０の出力は内部リフレッシュコマンドＲＥＦｂとして用いられ、図５に示すように、各コアチップＣＣ０〜ＣＣ７内のリフレッシュ制御回路２００に共通に供給される。
【００７０】
内部信号Ｓ１は、内部リフレッシュコマンドＲＥＦｂを遅延回路１４０によって遅延させた信号である。
【００７１】
また、リフレッシュ制御回路１００にはコマンド停止回路１５０が設けられている。コマンド停止回路１５０は、内部リフレッシュコマンドＲＥＦａによってセットされ、内部リフレッシュコマンドＲＥＦｂを４回カウントするとリセットされる回路である。コマンド停止回路１５０がセットされている間はコマンド停止信号ＳＴＰが活性化し、これにより、コマンドデコーダ３２の動作が停止される。
【００７２】
図７は、リフレッシュ制御回路１００の動作を説明するためのタイミング図である。
【００７３】
まず、内部リフレッシュコマンドＲＥＦａが活性化すると、カウント値Ｃ１＝（１，１）のため、セレクタ１２０による選択によってこれがそのまま内部リフレッシュコマンドＲＥＦｂとして出力される。内部リフレッシュコマンドＲＥＦｂは、カウンタ回路１１０に供給されるためカウント値Ｃ１が変化し、これによって内部信号Ｓ２がローレベルに変化する。その後、遅延回路１４０を経由した内部リフレッシュコマンドＲＥＦｂである内部信号Ｓ１がセレクタ１２０にフィードバックされ、これが次の内部リフレッシュコマンドＲＥＦｂとして出力される。
【００７４】
このようにして、１つの内部リフレッシュコマンドＲＥＦａをトリガとして複数の内部リフレッシュコマンドＲＥＦｂが連続的に生成される。つまり、１つの内部リフレッシュコマンドＲＥＦａが互いにタイミングの異なる複数の内部リフレッシュコマンドＲＥＦｂに分割される。そして、内部リフレッシュコマンドＲＥＦｂが４回活性化すると、カウンタ回路１１０のカウント値Ｃ１は初期値である（１，１）に戻るため、これにより内部リフレッシュコマンドＲＥＦｂの生成が終了する。こうして４回活性化する内部リフレッシュコマンドＲＥＦｂは、上述の通り、コアチップＣＣ０〜ＣＣ７内のリフレッシュ制御回路２００に共通に供給される。
【００７５】
図８は、各コアチップＣＣ０〜ＣＣ７に含まれるリフレッシュ制御回路２００の回路図である。
【００７６】
図８に示すように、リフレッシュ制御回路２００は、インターフェースチップＩＦより供給される内部リフレッシュコマンドＲＥＦｂをカウントするカウンタ回路２１０と、カウンタ回路２１０のカウント値Ｃ２と層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）を比較する比較回路２２０とを有している。
【００７７】
カウンタ回路２１０は、縦続接続された２つのフリップフロップ回路２１１，２１２からなる２ビットのバイナリカウンタであり、内部リフレッシュコマンドＲＥＦｂに応答してカウント動作を行う。カウンタ回路２１０のカウント値Ｃ２は、リセット信号ＲＳＴに応答して任意の値、例えばＣ２＝（０，０）にリセットされる。
【００７８】
比較回路２２０は、カウント値Ｃ２の各ビットと層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）とをそれぞれ比較し、これらが全て一致した場合に一致信号ＨＩＴを生成する。一致信号ＨＩＴ及び内部リフレッシュコマンドＲＥＦｂは、ＡＮＤゲート回路２３０に供給され、その出力が内部リフレッシュコマンドＲＥＦｃとして用いられる。上述の通り、内部リフレッシュコマンドＲＥＦｃはロウ制御回路６１に供給され、これが活性化すると、リフレッシュカウンタ６１ｂが示すロウアドレスに対してリフレッシュ動作が行われる。
【００７９】
かかる構成により、１つの内部リフレッシュコマンドＲＥＦａに応答して４つの内部リフレッシュコマンドＲＥＦｂが連続的に生成されると、８つのコアチップＣＣ０〜ＣＣ７は２つずつ４回に分けてリフレッシュ動作を行うことになる。
【００８０】
図９は、内部リフレッシュコマンドＲＥＦｂの発生回数とリフレッシュ動作を行うコアチップＣＣ０〜ＣＣ７との関係を示す表である。
【００８１】
本実施形態では、カウンタ回路２１０のカウント値Ｃ２と層アドレスＬＩＤの下位２ビット（ＬＩＤ０，ＬＩＤ１）を比較することによって内部リフレッシュコマンドＲＥＦｃを生成していることから、図９に示すように、１回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ０，ＣＣ４がリフレッシュ動作を行い、２回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ１，ＣＣ５がリフレッシュ動作を行い、３回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ２，ＣＣ６がリフレッシュ動作を行い、４回目の内部リフレッシュコマンドＲＥＦｂに応答してコアチップＣＣ３，ＣＣ７がリフレッシュ動作を行うことになる。
【００８２】
このように、本実施形態では、１つの内部リフレッシュコマンドＲＥＦａに応答したリフレッシュ動作が４回に分けて実行される。これにより、すべてのコアチップＣＣ０〜ＣＣ７が同時にリフレッシュ動作を行う場合と比べて、ピーク電流を低減することが可能となる。本実施形態では、８つのコアチップＣＣ０〜ＣＣ７を２つずつ４回に分けてリフレッシュしているが、本発明がこれに限定されないことは言うまでもない。例えば、１つの内部リフレッシュコマンドＲＥＦａに応答して８つの内部リフレッシュコマンドＲＥＦｂを生成することにより、８つのコアチップＣＣ０〜ＣＣ７を１つずつリフレッシュしても構わない。この場合は、カウンタ回路１１０，２１０のビット数を３ビットとし、比較回路２２０にて層アドレスＬＩＤの全ビットと比較すればよい。或いは、１つの内部リフレッシュコマンドＲＥＦａに応答して２つの内部リフレッシュコマンドＲＥＦｂを生成することにより、８つのコアチップＣＣ０〜ＣＣ７を４つずつ２回に分けてリフレッシュしても構わない。この場合は、カウンタ回路１１０，２１０のビット数を１ビットとし、比較回路２２０にて層アドレスＬＩＤの任意の１ビットと比較すればよい。
【００８３】
図１０は、他の実施形態による半導体記憶装置１０ａの回路構成を示すブロック図である。
【００８４】
図１０に示すように、本実施形態による半導体記憶装置１０ａは、インターフェースチップＩＦ上のリフレッシュ制御回路１００がリフレッシュ制御回路３００に置き換えられているとともに、コアチップＣＣ０〜ＣＣ７上にバンク選択回路４００が追加されている点において、図４に示した半導体記憶装置１０と相違している。その他の点については、図４に示した半導体記憶装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８５】
図１１は、リフレッシュ制御回路３００の回路図である。
【００８６】
図１１に示すように、リフレッシュ制御回路３００は、内部リフレッシュコマンドＲＥＦａに応答して内部パルスＰＵＬＳＥを生成するパルス発生回路３１０と、内部パルスＰＵＬＳＥをカウントするカウンタ回路３２０，３３０と、カウンタ回路３２０のカウント値Ｃ３をデコードするデコーダ回路３４０と、デコーダ回路３４０の出力に基づいてダミーバンクアクティブ信号Ｄ＿ＢＡＣＴを生成するダミーバンク制御回路３５０とを含んでいる。ダミーバンクアクティブ信号Ｄ＿ＢＡＣＴはパルス発生回路３１０にフィードバックされ、次の内部パルスＰＵＬＳＥを発生させるためのタイミング信号として利用される。
【００８７】
カウンタ回路３２０は２ビットのバイナリカウンタであり、そのカウント値Ｃ３はデコーダ回路３４０に入力される。これにより、デコーダ回路３４０はカウント値Ｃ３に基づいて４つの出力信号Ｄ０〜Ｄ３のいずれかを活性化させる。このうち、出力信号Ｄ０は、ＡＮＤゲート回路３６１の一方の入力端に供給される。
【００８８】
一方、カウンタ回路３３０は４ビットのバイナリカウンタであり、そのカウント値の上位２ビットＣＡ３，ＣＡ４はＮＡＮＤゲート回路３６０に供給される。ＮＡＮＤゲート回路３６０の出力ＣＡ３４は、ＡＮＤゲート回路３６１の他方の入力端に供給される。ＡＮＤゲート回路３６１は、ＯＲゲート回路３６２を介して、内部リフレッシュコマンドＲＥＦｂとして出力される。また、カウンタ回路３３０は内部パルスＰＵＬＳＥを１６回カウントすると終了信号ＥＮＤを活性化させ、これによってパルス発生回路３１０による内部パルスＰＵＬＳＥの生成を停止させる。
【００８９】
かかる構成により、内部パルスＰＵＬＳＥの発生に応じてカウンタ回路３３０のカウントが進むと、図１２に示すように、出力信号Ｄ０が活性化される度に、これに連動して内部リフレッシュコマンドＲＥＦｂが生成される。このうち、１回目の内部リフレッシュコマンドＲＥＦｂは、トリガである内部リフレッシュコマンドＲＥＦａがＯＲゲート回路３６２に入力されることによって生成され、２回目〜４回目の内部リフレッシュコマンドＲＥＦｂは、出力信号Ｄ０に連動して生成される。そして、カウンタ回路３３０が内部パルスＰＵＬＳＥを１６回カウントすると、ＮＡＮＤゲート回路３６０の出力ＣＡ３４がローレベルに変化するため、５回目以降の内部リフレッシュコマンドＲＥＦｂは生成されない。
【００９０】
リフレッシュ制御回路３００に含まれるコマンド停止回路３７０は、内部リフレッシュコマンドＲＥＦａによってセットされ、ダミーバンクアクティブ信号Ｄ＿ＢＡＣＴを１６回カウントするとリセットされる。コマンド停止回路３７０がセットされている間はコマンド停止信号ＳＴＰが活性化し、これにより、コマンドデコーダ３２の動作が停止される。
【００９１】
図１３は、各コアチップＣＣ０〜ＣＣ７に含まれるバンク選択回路４００の回路図である。
【００９２】
図１３に示すように、バンク選択回路４００は、図１１に示したリフレッシュ制御回路３００からゲート回路３６０〜３６２とコマンド停止回路３７０を削除した構成と同じ回路構成を有している。バンク選択回路４００に含まれるパルス発生回路４１０は、内部リフレッシュコマンドＲＥＦｃに応答して内部パルスＰＵＬＳＥを生成し、これをカウンタ回路４２０，４３０に供給する。
【００９３】
カウンタ回路４２０は２ビットのバイナリカウンタであり、そのカウント値Ｃ４はデコーダ回路４４０に入力される。これにより、デコーダ回路４４０はカウント値Ｃ４に基づいて４つの出力信号Ｄ０〜Ｄ３のいずれかを活性化させ、バンク制御回路４５０はこれに基づいて８つのバンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７のいずれか２つを活性化させる。具体的には、出力信号Ｄ０に応答してバンクアクティブ信号ＢＡＣＴ０，７を活性化させ、出力信号Ｄ１に応答してバンクアクティブ信号ＢＡＣＴ３，４を活性化させ、出力信号Ｄ２に応答してバンクアクティブ信号ＢＡＣＴ１，６を活性化させ、出力信号Ｄ３に応答してバンクアクティブ信号ＢＡＣＴ２，５を活性化させる。バンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７はパルス発生回路４１０にフィードバックされ、次の内部パルスＰＵＬＳＥを発生させるためのタイミング信号として利用される。
【００９４】
カウンタ回路４３０は４ビットのバイナリカウンタであり、内部パルスＰＵＬＳＥを１６回カウントすると終了信号ＥＮＤを活性化させ、これによってパルス発生回路４１０による内部パルスＰＵＬＳＥの生成を停止させる。
【００９５】
かかる構成により、バンク選択回路４００は図１１に示したリフレッシュ制御回路３００と同期した動作を行い、内部パルスＰＵＬＳＥが活性化する度に２つの異なるバンクアクティブ信号ＢＡＣＴ０〜ＢＡＣＴ７を活性化させる。
【００９６】
図１４は、バンク選択回路４００の動作を説明するためのタイミング図である。
【００９７】
図１４に示すように、内部リフレッシュコマンドＲＥＦａが活性化すると、内部パルスＰＵＬＳＥが連続的に１６回活性化する。また、内部パルスＰＵＬＳＥの４回ごとに内部リフレッシュコマンドＲＥＦｂが活性化するため、合計で４回の内部リフレッシュコマンドＲＥＦｂが生成されることになる。既に説明したように、内部リフレッシュコマンドＲＥＦｂが活性化すると、いずれか２つのコアチップＣＣ０〜ＣＣ７においてリフレッシュ動作が行われる。このとき、選択されたコアチップにおいては、４回発生する内部パルスＰＵＬＳＥに連動して異なる２つのメモリバンクが次々に選択されることから、全バンク同時にリフレッシュされるのではなく、８つのメモリバンクが２つずつ４回に分けてリフレッシュされることになる。
【００９８】
このように、本実施形態によれば、リフレッシュ動作の実行タイミングをコアチップ間でずらすのみならず、同一のコアチップ内においてバンク間でずらしていることから、ピーク電流をより低減することが可能となる。
【００９９】
図１５は、上記実施形態による半導体記憶装置１０（又は１０ａ）を用いたデータ処理システムの構成を示す図である。
【０１００】
図１５に示すデータ処理システムは、半導体記憶装置１０とこれに接続されたメモリコントローラ５００によって構成される。メモリコントローラ５００は、半導体記憶装置１０に対して定期的にリフレッシュコマンドＲＥＦを発行する。メモリコントローラ５００からリフレッシュコマンドが発行されると、半導体記憶装置１０内においては、コアチップＣＣ０〜ＣＣ７ごとにそれぞれ割り当てられたタイミングで内部リフレッシュコマンドＲＥＦｃが活性化するため、リフレッシュ動作が時間的に分散して実行される。
【０１０１】
また、通常のアクセスにおいては、コマンド端子１２にリードコマンドやライトコマンドが入力されるとともに、アドレス端子１３にアドレス信号ＡＤＤが入力される。これにより、リード動作であればデータ入出力端子１４からリードデータＤＱが出力され、ライト動作であればデータ入出力端子１４にライトデータＤＱが入力される。
【０１０２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０３】
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、リフレッシュ動作が必要な半導体メモリであればＤＲＡＭ以外の半導体メモリであっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【０１０４】
また、上記実施形態では、外部のメモリコントローラからリフレッシュコマンドが発行された場合、つまり、オートリフレッシュコマンドに応答した動作を例に説明したが、セルフリフレッシュ時においても同様の動作を行うことが可能である。セルフリフレッシュ時においては、インターフェースチップＩＦに設けられたオシレータ回路によって内部リフレッシュコマンドが周期的に活性化されるため、これを上述した内部リフレッシュコマンドＲＥＦａとして取り扱えばよい。
【符号の説明】
【０１０５】
１〜３ ＴＳＶ
４〜６ 内部回路
１０ 半導体記憶装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５ データラッチ回路
３１ コマンド入力バッファ
３２ コマンドデコーダ
３３ 不良チップ情報保持回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４６ａ 層アドレスレジスタ
４６ｂ インクリメント回路
４６ｃ 転送回路
４７ 層アドレス比較回路
４７ａ 層アドレス選択回路
４７ｘ ロウアドレス比較回路
４７ｙ カラムアドレス比較回路
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５５ 入出力回路
６１ ロウ制御回路
６２ カラム制御回路
６３ コントロールロジック回路
６３ａ ラッチ回路
６３ｂ，６３ｃ 制御回路
６３ｘ ロウコマンド制御回路
６３ｙ カラムコマンド制御回路
６４ モードレジスタ
６５ コマンドデコーダ
７０ 内部電圧発生回路
７１ パワーオン検出回路
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ ＴＳＶの端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００，２００，３００ リフレッシュ制御回路
１１０，２１０，３２０，３３０，４２０，４３０ カウンタ回路
１１１，１１２，２１１，２１２ フリップフロップ回路
１２０ セレクタ
１４０ 遅延回路
１５０，３７０ コマンド停止回路
２２０ 比較回路
２３０ ゲート回路
３１０，４１０ パルス発生回路
３４０，４４０ デコーダ回路
３５０ ダミーバンク制御回路
３６０〜３６２ ゲート回路
４００ バンク選択回路
４５０ ダミーバンク制御回路
５００ メモリコントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＣＭＤ 内部コマンド
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＬＩＤ 層アドレス
ＲＥＦ リフレッシュコマンド
ＲＥＦａ〜ＲＥＦｃ 内部リフレッシュコマンド
ＳＢ 外部端子
ＳＥＬ チップ選択情報
ＴＳＶ 貫通電極
ＢＡＣＴ０〜ＢＡＣＴ７ バンクアクティブ信号
Ｄ＿ＢＡＣＴ ダミーバンクアクティブ信号
【特許請求の範囲】
【請求項１】
予め互いに異なるチップ情報が付与される複数のコアチップを備えた半導体記憶装置であって、
第１のリフレッシュコマンドを互いにタイミングの異なる複数の第２のリフレッシュコマンドに分割し、分割された前記第２のリフレッシュコマンドのカウント情報と前記チップ情報とを比較し、前記カウント情報と前記チップ情報の少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行されることを特徴とする半導体記憶装置。
【請求項２】
前記複数のコアチップに接続されたインターフェースチップをさらに備え、前記インターフェースチップは、前記第１のリフレッシュコマンドを互いにタイミングの異なる前記複数の第２のリフレッシュコマンドに分割するリフレッシュ制御回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のコアチップは、前記第２のリフレッシュコマンドをカウントすることによって前記カウント情報を生成する第１のカウンタ回路と、前記カウント情報と前記チップ情報の少なくとも一部とを比較する比較回路とをそれぞれ含むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントすることによってバンク情報を生成する第２のカウンタ回路をさらに含み、
複数のメモリバンクのうち、前記バンク情報が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第２のリフレッシュコマンドは、前記インターフェースチップから共通の配線を介して前記複数のコアチップに共通に供給されることを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記複数のコアチップが積層されており、前記共通の配線は前記複数のコアチップに設けられた貫通電極を含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のリフレッシュコマンドは、外部から供給されるリフレッシュコマンドに基づき生成されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１のリフレッシュコマンドは、前記インターフェースチップの内部で自動的に生成されることを特徴とする請求項２乃至６のいずれか一項に記載の半導体記憶装置。
【請求項９】
リフレッシュ動作によってデータの保持が必要なメモリセルを有し、それぞれチップ情報が割り当てられた複数のコアチップと、
前記コアチップにリフレッシュコマンドを共通に供給するインターフェースチップと、を備え、
前記複数のコアチップは、前記リフレッシュコマンドをカウントする第１のカウンタ回路と、前記第１のカウンタ回路のカウント値と当該コアチップに割り当てられた前記チップ情報の少なくとも一部に基づいて前記リフレッシュ動作の有無を判定する比較回路とをそれぞれ含むことを特徴とする半導体記憶装置。
【請求項１０】
前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントする第２のカウンタ回路とをさらに備え、
複数のメモリバンクのうち、前記第２のカウンタのカウント値が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記複数のコアチップが積層されており、前記リフレッシュコマンドは前記複数のコアチップに設けられた貫通電極を介して、前記複数のコアチップに設けられた前記第１のカウンタ回路に共通に供給されることを特徴とする請求項９又は１０に記載の半導体記憶装置。
【請求項１２】
請求項１乃至７のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置に前記第１のリフレッシュコマンドを発行するコントローラとを備えることを特徴とするデータ処理システム。
【請求項１】
予め互いに異なるチップ情報が付与される複数のコアチップを備えた半導体記憶装置であって、
第１のリフレッシュコマンドを互いにタイミングの異なる複数の第２のリフレッシュコマンドに分割し、分割された前記第２のリフレッシュコマンドのカウント情報と前記チップ情報とを比較し、前記カウント情報と前記チップ情報の少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行されることを特徴とする半導体記憶装置。
【請求項２】
前記複数のコアチップに接続されたインターフェースチップをさらに備え、前記インターフェースチップは、前記第１のリフレッシュコマンドを互いにタイミングの異なる前記複数の第２のリフレッシュコマンドに分割するリフレッシュ制御回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のコアチップは、前記第２のリフレッシュコマンドをカウントすることによって前記カウント情報を生成する第１のカウンタ回路と、前記カウント情報と前記チップ情報の少なくとも一部とを比較する比較回路とをそれぞれ含むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントすることによってバンク情報を生成する第２のカウンタ回路をさらに含み、
複数のメモリバンクのうち、前記バンク情報が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第２のリフレッシュコマンドは、前記インターフェースチップから共通の配線を介して前記複数のコアチップに共通に供給されることを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記複数のコアチップが積層されており、前記共通の配線は前記複数のコアチップに設けられた貫通電極を含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１のリフレッシュコマンドは、外部から供給されるリフレッシュコマンドに基づき生成されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１のリフレッシュコマンドは、前記インターフェースチップの内部で自動的に生成されることを特徴とする請求項２乃至６のいずれか一項に記載の半導体記憶装置。
【請求項９】
リフレッシュ動作によってデータの保持が必要なメモリセルを有し、それぞれチップ情報が割り当てられた複数のコアチップと、
前記コアチップにリフレッシュコマンドを共通に供給するインターフェースチップと、を備え、
前記複数のコアチップは、前記リフレッシュコマンドをカウントする第１のカウンタ回路と、前記第１のカウンタ回路のカウント値と当該コアチップに割り当てられた前記チップ情報の少なくとも一部に基づいて前記リフレッシュ動作の有無を判定する比較回路とをそれぞれ含むことを特徴とする半導体記憶装置。
【請求項１０】
前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントする第２のカウンタ回路とをさらに備え、
複数のメモリバンクのうち、前記第２のカウンタのカウント値が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記複数のコアチップが積層されており、前記リフレッシュコマンドは前記複数のコアチップに設けられた貫通電極を介して、前記複数のコアチップに設けられた前記第１のカウンタ回路に共通に供給されることを特徴とする請求項９又は１０に記載の半導体記憶装置。
【請求項１２】
請求項１乃至７のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置に前記第１のリフレッシュコマンドを発行するコントローラとを備えることを特徴とするデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−８１８８１（Ｐ２０１１−８１８８１Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３５４８０（Ｐ２００９−２３５４８０）
【出願日】平成２１年１０月９日（２００９．１０．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月９日（２００９．１０．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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