【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。
【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。 （もっと読む）

【課題】セルフリフレッシュのピーク電流値を低減し、セルリフレッシュからのＥｘｉｔ時間を短縮する半導体装置を提供する。
【解決手段】リフレッシュ活性化信号（ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３）が入力されると、内部のメモリセルをリフレッシュする少なくとも２以上のメモリバンク（ｂａｎｋ０〜ｂａｎｋ３）と、オートリフレッシュコマンドが入力されると、メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号をメモリバンク各々に対して出力して第１のリフレッシュ制御動作を行い、セルフリフレッシュコマンドが入力されると、メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第２のリフレッシュ制御動作を行うリフレッシュ制御回路（２２）と、を備える。 （もっと読む）

【課題】リフレッシュ動作時の消費電流を減少させること。
【解決手段】タイミングチャート１００では、ＷＬ０のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０２のＳＡ１０をオーバードライブさせ、メモリバンク１０３のＳＡ２０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ１のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０３のＳＡ２０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ２のリフレッシュ動作時にメモリバンク１０１のＳＡ００とメモリバンク１０４のＳＡ３０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０３のＳＡ２０をオーバードライブさせない。 （もっと読む）

【課題】ピーク電流を抑制することができる、半導体集積回路装置及び半導体集積回路装置の動作方法を提供すること。
【解決手段】リフレッシュ動作を行うことを示すリフレッシュコマンドの発行を検出し、リフレッシュ検出信号を生成する、リフレッシュコマンド検出回路と、前記リフレッシュ検出信号に基づいて、リフレッシュ動作時に駆動される複数の昇圧回路の動作を制御するための制御信号群を生成する、台数決定回路とを具備する。前記台数決定回路は、前記リフレッシュ検出信号の生成間隔に基づいて、リフレッシュ動作時に駆動される前記昇圧回路の台数を決定し、決定した台数の前記昇圧回路を駆動させる信号群を、前記制御信号群として生成する。 （もっと読む）

【課題】リフレッシュを必要とするメモリを有する半導体記憶装置において、リフレッシュ動作に起因した電源ノイズの周波数成分による回路動作への影響を低減する。
【解決手段】リフレッシュ信号ＣＩＮ１はリフレッシュ周期またはその整数分の１の周期を持つパルス信号である。信号変換回路２はリフレッシュ信号ＣＩＮ１を、リフレッシュサイクル毎に１個のパルスを有し、かつ、周期が不定であるリフレッシュ実行信号ＣＯＵＴに変換し出力する。リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 （もっと読む）

【課題】半導体メモリをアクセスするときに、消費電流が一時的に増加するピーク電流を低減する手段を提供する。
【解決手段】半導体メモリ１０は、メモリセルアレイ１１とデータマスク制御部１０１とを備える。データマスク制御部１０１は、メモリセルアレイ１１とデータ入出力接点とのデータ授受を制御する内部マスク信号を出力する。データマスク制御部１０１は、外部から入力または内部で生成されるデフォルトマスク信号に応じて内部マスク信号の待機状態の論理値を可変とする。 （もっと読む）

【課題】コマンドに応じて、半導体装置全体ではなく、バンクグループ別にリフレッシュ動作が可能なようにし、リフレッシュ動作を行わないバンクグループでは、読出し・書込みなどの動作が可能な半導体装置を提供すること。
【解決手段】半導体装置は、少なくとも２つ以上のバンクＢＡＮＫ０〜ＢＡＮＫ１５をそれぞれ含む複数のバンクグループＢＧ０〜ＢＧ４と、複数のバンクグループにそれぞれ対応する複数のアドレスカウンタ部１１０＿ＢＧ０〜１１０ＢＧ３とを備え、バンクグループリフレッシュコマンドＲＥＦ＿ＢＧが印加されると、選択されたバンクグループのアドレスカウンタ部１１０＿ＢＧ０〜１１０ＢＧ３のアドレスカウントによって、選択されたバンクグループのリフレッシュ動作を行うように構成されている。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。 （もっと読む）

【課題】従来の半導体集積回路は、データの送信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、複数の信号線を介してパラレルに送信データを送信するＳｏＣ回路１００と、送信データを受信するＳＤＲＡＭ回路１０１と、を備える。ＳｏＣ回路１００は、各信号線に対して設けられ、送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路２０３と、データ出力回路２０３に対して、送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路２５６と、各データ出力回路２０３において、ハイインピーダンスモードからデータ送信モードへモードが切り替わってから実際に送信データの出力を開始するまでの間、固定データを出力するように制御する制御回路２０５と、を備える。 （もっと読む）

【課題】複数のメモリ部を備える半導体記憶装置において、リフレッシュ動作の実行タイミングをメモリ部毎に異ならせることにより、電源ノイズを抑制することが可能な半導体記憶装置を得る。
【解決手段】複数のＤＲＡＭメモリ部２−１〜２−ｎには、共通の内部クロックＣＬＫが入力され、各ＤＲＡＭメモリ部２−１〜２−ｎは、ＤＲＡＭメモリセルアレイ５２と、内部クロックＣＬＫに基づいてＤＲＡＭメモリセルアレイ５２の動作を制御する制御回路５１と、入力された内部クロックＣＬＫを遅延させて制御回路５１に入力する遅延回路５３とを有し、リフレッシュ動作において、各ＤＲＡＭメモリ部２−１〜２−ｎの遅延回路５３は、入力された内部クロックＣＬＫを、ＤＲＡＭメモリ部２−１〜２−ｎ毎に遅延量を異ならせて、制御回路５１に入力する。 （もっと読む）

【課題】多バンク構成の大容量化した半導体記憶装置において、１回のリフレッシュ動作におけるピーク電流を従来よりも下げ、隣接するバンクの干渉を避け、データホールド時間の不足によるメモリセルのデータ破壊を防ぐこと。
【解決手段】本発明の半導体記憶装置は、複数のバンク（３２Ａ〜３２Ｈ）を備えるメモリセルアレイ部（３００）と、周期的にリフレッシュタイミング制御信号（ＲＦ）を出力するリフレッシュ制御回路（４１０、５０、５３、６０、６２、６６０）と、リフレッシュタイミング制御信号（ＲＦ）が供給されているときに、予め設定されたバンク同時活性の組み合わせと活性順序に従って、複数のバンクのうちの、隣接しないバンク群に対して、リフレッシュ動作を実行するアクセス制御回路（２１０、２５、２５０、２７、３５、３６、４２０）とを具備している。 （もっと読む）

【課題】メモリセルへ電流を供給するための配線に流れる電流の最大値が過大となることを防止することが可能なメモリ装置を提供すること。
【解決手段】このメモリ装置２００は、複数のワードラインと、電荷を蓄積可能な複数のメモリセルと、を備えるとともに、ワードラインの状態が活性状態に設定されている場合に、当該ワードラインに接続された複数のメモリセルに情報を読み書き可能に構成される。メモリ装置は、リフレッシュ動作を行うために活性状態に設定するワードラインの数を表す数情報と、リフレッシュ動作を行う時間間隔を表す間隔情報と、を対応付けて記憶する（２１０）。メモリ装置は、記憶されている間隔情報が表す時間間隔が経過する毎に、その間隔情報と対応付けて記憶されている数情報が表す数ずつ、順次、ワードラインの状態を活性状態に設定するとともにリフレッシュ動作を行う（２２０）。 （もっと読む）

【課題】破壊読出し型半導体記憶装置において、書き戻し電流の集中を避ける。
【解決手段】ビット線２１とセンスアンプ２６との間にそれぞれスイッチ回路２４を設け、書き戻し時に、それらのスイッチを時間を開けてずらしてオンさせる。読み出し時に、センスアンプがオフの状態で各スイッチをオンさせてメモリセルのデータをセンスアンプまで読み出してから、スイッチを一旦オフする。その後でセンスアンプをオンさせて読み出したデータを増幅する。その後でグループ毎に分けてスイッチを再びオンさせて、センスアンプで増幅したデータをメモリセルへ書き戻す。書き戻し時にスイッチをグループ毎に分けて時間を開けてずらしてオンさせているので、書き戻し電流が一時に集中することを避けることができる。 （もっと読む）

【課題】メモリアレーの電源系にかかる負担を軽減しつつ、１回のリフレッシュコマンドでリフレッシュするメモリセルの数を増やす。
【解決手段】メモリバンク上に配線されたワード線と、ワード線に対応して設けられたデータを記憶するメモリセルと、ワード線に対応して設けられたセンスアンプとを有し、発生させた行アドレスによって選択されたワード線に対応するメモリセルをリフレッシュする半導体装置であって、行アドレスに対応するカウンタアドレスを発生し、カウンタアドレスを順次カウントアップするリフレッシュカウンター２と、リフレッシュを指示するリフレッシュコマンドを受信すると、カウンタアドレスに基づき、ワード線の起動本数を決定する第１及び第２の本数情報を判定して出力する制御部１と、第１及び第２の本数情報とカウンタアドレスとにより行アドレスを決定して出力するワード線選択部３とを備える。 （もっと読む）

【課題】複数のＳＡ群が同時に動作するため、消費電流が増加するのを防止する。
【解決手段】本発明の一態様に係る半導体集積回路は、一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルＭＣと、メモリセルが接続される複数のセンスアンプＳＡとを備え、複数のセンスアンプは、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされ、第１グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了した後に、第１グループのセンスアンプに続いて活性化される第２グループのセンスアンプ回路が活性化されて所定の読み出し動作を行う。 （もっと読む）

【課題】リフレッシュ制御装置及び方法を提供する。
【解決手段】リフレッシュ命令が入力されると、バンクアクティブ信号とローアドレス信号に応答して全バンクを同時に活性化するためのローデコーディング信号を出力するローデコーダと、前記バンクアクティブ信号とリフレッシュ信号に応答して、バンク別センスアンプイネーブル信号を夫々一定間隔をおいて順次に遅延させて出力するイネーブル信号制御部と、を含むリフレッシュ制御装置を提供する。 （もっと読む）

【課題】ワード線を選択から非選択へ切り替え時のピーク電流及びこれに伴うノイズを軽減すること。
【解決手段】本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。これにより、ノイズを軽減することができる。 （もっと読む）

【課題】電源ノイズを抑制する半導体記憶装置のデータ出力回路を提供する。
【解決手段】本発明の半導体記憶装置のデータ出力回路は、第１タイミングに第１駆動データを生成する第１データ駆動手段と、前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、前記第１タイミングとは異なる第２タイミングに第２駆動データを生成する第２データ駆動手段と、および前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、を含むことを特徴とする。 （もっと読む）

【課題】データ保持時間の実力値に適合するリフレッシュ周期を確保し、リフレッシュの際の平均電流とピーク電流をともに低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、通常動作時に所定の間隔でリフレッシュ要求を受けて行アドレスＡ０〜Ａ１３に基づき選択されるワード線を対象として順次リフレッシュを実行する構成を有する。リフレッシュカウンタは、リフレッシュ対象のワード線に対応するカウント値Ｃ０〜Ｃ１３を順次出力する。行アドレス変換手段は、カウント値を変換して４個のバンクＡ、Ｂ、Ｃ、Ｄに対し互いに異なる行アドレスＡ１１〜Ａ１３を供給する。リフレッシュ動作の際、４個のバンクにおいて互いに異なるパターンに従う１本又は２本の選択ワード線が同時にリフレッシュ対象とされ、全バンクに対し同時にリフレッシュ対象とされる選択ワード線の総数の最大値が８（バンク数×２）に満たないように制御される。 （もっと読む）