メモリシステム及びそれに用いられるメモリコントローラ
【課題】メモリデバイス内の終端抵抗をＯＮさせて、データバスと各メモリデバイスとの間における反射波を有効に防止し、それが不要であるときには積極的にＯＦＦしてできるだけ消費電力を抑えて、かつ信号振幅レベルを最大にする。
【解決手段】メモリコントローラと複数のメモリデバイスが１本のデータバス１を介して接続されている。各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗５を有し、メモリコントローラは各メモリデバイスのアクティブな終端抵抗５のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、各メモリデバイスはデータバス１ごとにデータ信号の変化点を検出する回路１３を有し、検出された変化点からの一定時間の区間に対してメモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、一定時間以外の区間はアクティブ制御を無効に各メモリデバイス内で切り替える。
【解決手段】メモリコントローラと複数のメモリデバイスが１本のデータバス１を介して接続されている。各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗５を有し、メモリコントローラは各メモリデバイスのアクティブな終端抵抗５のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、各メモリデバイスはデータバス１ごとにデータ信号の変化点を検出する回路１３を有し、検出された変化点からの一定時間の区間に対してメモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、一定時間以外の区間はアクティブ制御を無効に各メモリデバイス内で切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及びそれに用いられるメモリコントローラに関し、特に、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステム、及びそれに用いられるメモリコントローラに関するものである。
【背景技術】
【０００２】
最近、メモリデバイスを高集積化する一方、高速で且つ低信号振幅で動作させるためのインターフェース（interface）が検討されている。このための規格として、ＳＳＴＬ（Series Stub Termination Logic）、ＳＳＴＬ２、ＳＳＴＬ３などの規格が提案され実用化されている。これらのインターフェースを採用して動作を行うメモリシステムは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory、単にＤＤＲとも呼ばれる）、ＤＤＲ２、ＤＤＲ３と呼ばれる規格で実用化されている。
【０００３】
デバイス間のインターフェース信号の高速化に伴って、信号振幅は必然的に減少している。スイング幅の減少は、信号伝達に関連する時間遅延を減少させることができるからである。
しかし、信号のスイング幅が減少するに従って信号への外部ノイズの影響も増加する。例えば、インピーダンスミスマッチに起因する受信端からの信号反射が次第にクリティカルになってきている。
【０００４】
インピーダンスミスマッチは、大容量化のために各メモリデバイスのデータバスをスタブやコネクタで分岐してメモリシステムを実現していることにも起因している。インピーダンスミスマッチが発生すると、データ伝送システムにおける高速伝送が難しくなり、半導体メモリ装置の出力端からの出力データが歪むか或いは信頼できなくなって、データ伝送不良を引き起こす。
【０００５】
このような観点から各デバイスの受信端は、インピーダンスミスマッチを緩和させるオンチップターミネーション又はオンダイターミネーション（On Die Termination：ＯＤＴ）と呼ばれる信号ターミネーション回路を含むように設計されることになった。
例えば特許文献１では、オンダイターミネーションを制御するための半導体メモリ装置及びそれによる制御回路において、予めプログラムされた固定値及び自己調整回路により測定され決定される多様な値を含む多様なモードのターミネーションを行い得るシステム及びその方法を提供している。
【０００６】
このようなインピーダンスマッチング回路及びその関連回路は、デバイスの入力／出力パッドの近くに配置されている。データ伝送システムの伝送端には一般にソースターミネーションが採用され、受信端には一般に並列ターミネーションが採用される。
【０００７】
ＤＤＲのようなメモリは、図４に示すような固定値をもつ抵抗素子回路で構成されたターミネーション回路を採用している場合が多い。
また、図５に示すように、高速化に伴ってこれらの抵抗素子回路を複数配置し、あらかじめ行うキャリブレーション動作によってそれらの抵抗素子回路を切り替えて組み合わせてチップのばらつきや温度条件などの使用条件に適したそのメモリシステムに最適な終端抵抗値を選択できるようになってきている。
【０００８】
図６はＤＤＲメモリシステムのデータＤＱの信号波形をあらわしており、信号の変化点でリンギングの反射波が現れているのがわかる（円で囲んだ位置を参照）。この反射波が大きくなって、本来［１］区間であるのに受信端で［０］と誤認識されたり、本来［０］区間であるのに［１］と誤認識されたりしてしまってはデータエラーが発生してしまう。
そこでＯＤＴ制御としてチップ内において終端抵抗がＯＮされてこのリンギングを抑えるようにするのがＯＤＴの役割である。図７は一般的なリンギングの波形をあらわしており、図８は終端抵抗によりその反射を抑えた時の波形をあらわしている。
【０００９】
ＤＤＲメモリシステムではメモリコントローラから各メモリデバイスに対してメモリデバイス内の終端抵抗をＯＮ／ＯＦＦできるようにＯＤＴ制御信号が出力されている。一般的にこのＯＤＴ制御信号はメモリデバイスのデータバスに対して１信号でＯＮ／ＯＦＦが制御される。従って、メモリデバイスが１６ｂｉｔ幅のデータバスを持っている場合、１信号で制御されるので各データ信号の値によらず、１６ｂｉｔ同時に終端抵抗がＯＮ／ＯＦＦされることになる。
また、データを各メモリデバイスにライトする場合には実際のライトアクセス期間の数サイクル早いタイミングで終端抵抗がＯＮされ、アクセス期間中は常に終端抵抗がＯＮされるようにメモリコントローラから制御されるのが一般的である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、これらの終端抵抗はＯＮしている間は消費電力が増大するというデメリットがある。消費電力の増大はシステムの電源設計を難しくし、駆動時間の減少、チップの発熱などにもつながり、できるだけ少なくするに越したことはない。
また、終端抵抗をＯＮすることによって反射波を抑えることはできるが同時に正常時の信号振幅も減少させてしまうことになり、効力を持ちすぎても良くない。
【００１１】
本発明の目的は、メモリデバイス内の終端抵抗をＯＮさせて、データバスと各メモリデバイスとの間における反射波を有効に防止し、それが不要であるときには積極的にＯＦＦしてできるだけ消費電力を抑えて、かつ信号振幅レベルを最大にできるメモリシステム及びそれに用いるメモリコントローラを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムと、それに用いるメモリコントローラに関する。
本発明のメモリシステムの第１態様は、上記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは上記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、上記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して上記メモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、上記一定時間以外の区間は上記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とする。
本発明のメモリシステムの第１態様において、上記一定時間を調整可能にする手段を有するようにしてもよい。
【００１３】
本発明のメモリシステムの第２態様は、上記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは上記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、上記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して上記メモリコントローラからの終端抵抗制御信号のアクティブ制御を無効とし、上記第１一定時間の区間の後の第２一定時間の区間に対して上記アクティブ制御を有効とし、上記第２一定時間以外の区間は上記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とする。
本発明のメモリシステムの第２態様において、上記第２一定時間を調整可能にする手段を有するようにしてもよい。
【００１４】
本発明のメモリコントローラの第１態様は、上記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、上記メモリコントローラは上記各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して自身の終端抵抗のアクティブ制御を有効とし、上記一定時間以外の区間は上記アクティブ制御を無効に切り替えることを特徴とする。
本発明のメモリコントローラの第１態様において、上記一定時間を調整可能にするようにしてもよい。
【００１５】
本発明のメモリコントローラの第２態様は、上記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、上記メモリコントローラは各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して自身の終端抵抗のアクティブ制御を無効とし、上記第１一定時間の区間の後の第２一定時間の区間に対して上記アクティブ制御を有効とし、上記第２一定時間以外の区間は上記アクティブ制御を無効に切り替えることを特徴とする。
本発明のメモリコントローラの第２態様において、上記第２一定期間を調整可能にする手段を有するようにしてもよい。
【発明の効果】
【００１６】
本発明のメモリシステム及びメモリコントローラでは、入力信号の変化点を検出する手段と、その変化点からある一定時間の区間だけ終端抵抗をＯＮし、それ以外の区間では終端抵抗をＯＦＦする手段を備えているようにしたので、消費電力を可能な限り抑えて、信号振幅を大きくとった最適な高速かつ大容量が実現できるメモリシステムを提供できるようになる。
【００１７】
また、検出された変化点から第１一定時間の区間の後の第２一定時間の区間だけ終端抵抗をＯＮし、それ以外の区間（第１一定時間の区間を含む）では終端抵抗をＯＦＦする手段を備えているようにすれば、データの変化点の反射波が変化点直後には発生せずに変化点から一定時間後に発生する場合にも対応することができるようになる。
【図面の簡単な説明】
【００１８】
【図１】メモリシステムの第１態様の一実施例におけるターミネーション回路を説明するための回路図である。
【図２】データ信号波形を示す図であり、同実施例で終端抵抗をオンさせる区間を説明するための図である。
【図３】メモリシステムの第２態様の一実施例におけるターミネーション回路を説明するための回路図である。
【図４】従来のメモリシステムにおけるターミネーション回路の一例を説明するための回路図である。
【図５】従来のメモリシステムにおけるターミネーション回路の他の例を説明するための回路図である。
【図６】メモリシステムにおけるデータ信号波形の一例を示す図である。
【図７】データ信号波形における一般的なリンギングの波形を示す図である。
【図８】終端抵抗によりその反射を抑えた時のデータ信号波形を示す図である。
【発明を実施するための形態】
【００１９】
図１は、メモリシステムの第１態様の一実施例におけるターミネーション回路を説明するための回路図である。
データ入出力端子ＤＱｎはデータ信号線１に接続されている。データ信号線１に、バッファ３と終端抵抗５が接続されている。終端抵抗５はスイッチ素子５ａ、抵抗素子５ａ、抵抗素子５ｂ及びスイッチ素子５ｄの直列回路によって構成されている。抵抗素子５ａ、５ｂ間の端子がデータ信号線１に接続されている。
【００２０】
オンダイターミネーション端子ＯＤＴはＯＤＴ信号線７が接続されている。ＯＤＴ信号線７にインバータ９が設けられている。
２入力ＯＲゲート１１が設けられている。ＯＤＴ信号線７はＯＲゲート１１の一方の入力端子に接続されている。
【００２１】
データ信号変化点検出回路１３が設けられている。データ信号変化点検出回路１３は２入力Ｅｘ．ＮＯＲゲート１３ａとディレイ回路１３ｂによって構成されている。Ｅｘ．ＮＯＲゲート１３ａの一方の入力端子は直接に、他方の入力端子はディレイ回路１３ｂを介して、バッファ３と終端抵抗５の間でデータ信号線１に接続されている。Ｅｘ．ＮＯＲゲート１３ａの出力端子はＯＲゲート１１の他方の入力端子に接続されている。
ＯＲゲート１１の出力端子はスイッチ素子５ａ，５ｂのゲートに接続されている。
【００２２】
図２を参照してこの実施例の動作について説明する。
データ信号変化点検出回路１３は、データ信号線１におけるデータ信号の変化点を検出した後、ディレイ回路１３ｂによってある一定時間の区間だけ終端抵抗５がＯＮされるように、ＯＲゲート１１へ信号を出力する。それ以外の時間の区間は、外部制御によらず、終端抵抗５はＯＦＦされる。
【００２３】
この一実施例では、メモリデバイスの外部からのアクティブ制御に、メモリデバイスの内部で加味する形で、図２に示すようにデータ信号の変化点からある一定時間の区間をアクティブ制御にし（円で囲まれた部分及び両方向矢印を参照）、それ以外の変化がない区間は外部からのアクティブ制御をＯＦＦに切り替えるように制御する。
【００２４】
これらの回路は、データバスを構成するデータ信号毎に設けるようにすれば、従来のデータバスの全ビットに対して一様にＯＮ／ＯＦＦが制御されていたものがデータ信号毎のデータ変化に応じて制御が可能となるので、全く変化のないデータ信号に対して意味なくＯＤＴがアクティブになるのを防止でき、大幅に消費電力を抑えることが可能となる。
さらに、データアクセス区間の全てをＯＮしていた従来の制御に対して、変化点からの一定区間をＯＮするように制御するため、同様に大幅に消費電力を抑えることが可能となる。
ディレイ回路１３ｂは、ディレイ量すなわちＯＮ区間を選択できるように制御できるのがさらに良い。
【００２５】
図２は、メモリシステムの第２態様の一実施例におけるターミネーション回路を説明するための回路図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、図１に示した回路構成に加えて、データ信号変化点検出回路１３の出力端子とＯＲゲート１１の入力端子との間にディレイ回路１５がさらに設けられている。ディレイ回路１５は、データ信号線１におけるデータ信号の変化点から終端抵抗５をアクティブにするまでの区間を制御するためのものである。
【００２６】
データ信号の変化点の反射波は、システムを構成する線路の長さや分岐の仕方によっては必ずしも変化点直後に発生するとは限らない。そこで、ディレイ回路１５により、データ信号の変化点からある一定時間（第１一定時間）経過後に、所定の一定時間（第２一定時間）だけ終端抵抗５をアクティブにするようにすれば、ディレイ量とアクティブ区間の両方を選択的に制御でき、より最適な制御が可能となる。
ディレイ回路１５はディレイ量を選択できるように制御できるのがさらに良い。
【００２７】
また、図５に示したように、終端抵抗値を複数の抵抗素子回路を組み合わせて制御できるような構成をとる場合、図１の回路を組み合わせることによって、図５に示した回路構成だけで実施した単純なＯＮ／ＯＦＦ制御ではなく、データ信号の変化点からの一定時間の区間とそれ以外の時間の区間で抵抗値を変えるように制御してもよい。このような構成は、図３に示した実施例を図５に示した回路構成に組み合わせる場合も同様である。
【００２８】
上記実施例のメモリシステムでは、終端抵抗５及びデータ信号変化点検出回路１３をメモリデバイス内に設けているが、終端抵抗５及びデータ信号変化点検出回路１３と同じ機能を有する回路をメモリコントローラ内に持つようにしてもよい。
この場合、メモリコントローラは、メモリデバイスからのデータリード時にメモリコントローラ内に設けられた終端抵抗を自身でデータ信号変化点検出回路を用いてＯＮ／ＯＦＦ制御する。すなわち、外部からのＯＤＴ制御信号が存在せず、その制御はメモリコントローラ自身がメモリコントローラ内部で行うことになる。これにより、図１を参照して説明した実施例と同様に最適な制御が可能となる。
【００２９】
また、メモリコントローラにおいて、図３を参照して説明した実施例と同様に、データ信号の変化点からある一定時間（第１一定時間）経過後に、所定の一定時間（第２一定時間）だけ終端抵抗をアクティブにするためのディレイ回路１５を設けてもよいし、図５の回路構成との組み合わせであってもよい。
【００３０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図１，３に示したデータ信号変化点検出回路１３の回路構成は一例であり、データ信号の変化点が検出できればどのような回路でもよい。
【産業上の利用可能性】
【００３１】
本発明は、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステム、及びそれに用いられるメモリコントローラに適用でき、例えば、ＳＤＲＡＭ、ＤＤＲなどのメモリシステムに適用できる。
【符号の説明】
【００３２】
１ データ信号線
３ バッファ
５ 終端抵抗
７ ＯＤＴ信号線
９ インバータ
１１ ２入力ＯＲゲート
１３ データ信号変化点検出回路１３
１３ａ ２入力Ｅｘ．ＮＯＴゲート
１３ｂ ディレイ回路
１５ ディレイ回路
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００３−３４５７３５号公報
【技術分野】
【０００１】
本発明は、メモリシステム及びそれに用いられるメモリコントローラに関し、特に、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステム、及びそれに用いられるメモリコントローラに関するものである。
【背景技術】
【０００２】
最近、メモリデバイスを高集積化する一方、高速で且つ低信号振幅で動作させるためのインターフェース（interface）が検討されている。このための規格として、ＳＳＴＬ（Series Stub Termination Logic）、ＳＳＴＬ２、ＳＳＴＬ３などの規格が提案され実用化されている。これらのインターフェースを採用して動作を行うメモリシステムは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory、単にＤＤＲとも呼ばれる）、ＤＤＲ２、ＤＤＲ３と呼ばれる規格で実用化されている。
【０００３】
デバイス間のインターフェース信号の高速化に伴って、信号振幅は必然的に減少している。スイング幅の減少は、信号伝達に関連する時間遅延を減少させることができるからである。
しかし、信号のスイング幅が減少するに従って信号への外部ノイズの影響も増加する。例えば、インピーダンスミスマッチに起因する受信端からの信号反射が次第にクリティカルになってきている。
【０００４】
インピーダンスミスマッチは、大容量化のために各メモリデバイスのデータバスをスタブやコネクタで分岐してメモリシステムを実現していることにも起因している。インピーダンスミスマッチが発生すると、データ伝送システムにおける高速伝送が難しくなり、半導体メモリ装置の出力端からの出力データが歪むか或いは信頼できなくなって、データ伝送不良を引き起こす。
【０００５】
このような観点から各デバイスの受信端は、インピーダンスミスマッチを緩和させるオンチップターミネーション又はオンダイターミネーション（On Die Termination：ＯＤＴ）と呼ばれる信号ターミネーション回路を含むように設計されることになった。
例えば特許文献１では、オンダイターミネーションを制御するための半導体メモリ装置及びそれによる制御回路において、予めプログラムされた固定値及び自己調整回路により測定され決定される多様な値を含む多様なモードのターミネーションを行い得るシステム及びその方法を提供している。
【０００６】
このようなインピーダンスマッチング回路及びその関連回路は、デバイスの入力／出力パッドの近くに配置されている。データ伝送システムの伝送端には一般にソースターミネーションが採用され、受信端には一般に並列ターミネーションが採用される。
【０００７】
ＤＤＲのようなメモリは、図４に示すような固定値をもつ抵抗素子回路で構成されたターミネーション回路を採用している場合が多い。
また、図５に示すように、高速化に伴ってこれらの抵抗素子回路を複数配置し、あらかじめ行うキャリブレーション動作によってそれらの抵抗素子回路を切り替えて組み合わせてチップのばらつきや温度条件などの使用条件に適したそのメモリシステムに最適な終端抵抗値を選択できるようになってきている。
【０００８】
図６はＤＤＲメモリシステムのデータＤＱの信号波形をあらわしており、信号の変化点でリンギングの反射波が現れているのがわかる（円で囲んだ位置を参照）。この反射波が大きくなって、本来［１］区間であるのに受信端で［０］と誤認識されたり、本来［０］区間であるのに［１］と誤認識されたりしてしまってはデータエラーが発生してしまう。
そこでＯＤＴ制御としてチップ内において終端抵抗がＯＮされてこのリンギングを抑えるようにするのがＯＤＴの役割である。図７は一般的なリンギングの波形をあらわしており、図８は終端抵抗によりその反射を抑えた時の波形をあらわしている。
【０００９】
ＤＤＲメモリシステムではメモリコントローラから各メモリデバイスに対してメモリデバイス内の終端抵抗をＯＮ／ＯＦＦできるようにＯＤＴ制御信号が出力されている。一般的にこのＯＤＴ制御信号はメモリデバイスのデータバスに対して１信号でＯＮ／ＯＦＦが制御される。従って、メモリデバイスが１６ｂｉｔ幅のデータバスを持っている場合、１信号で制御されるので各データ信号の値によらず、１６ｂｉｔ同時に終端抵抗がＯＮ／ＯＦＦされることになる。
また、データを各メモリデバイスにライトする場合には実際のライトアクセス期間の数サイクル早いタイミングで終端抵抗がＯＮされ、アクセス期間中は常に終端抵抗がＯＮされるようにメモリコントローラから制御されるのが一般的である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、これらの終端抵抗はＯＮしている間は消費電力が増大するというデメリットがある。消費電力の増大はシステムの電源設計を難しくし、駆動時間の減少、チップの発熱などにもつながり、できるだけ少なくするに越したことはない。
また、終端抵抗をＯＮすることによって反射波を抑えることはできるが同時に正常時の信号振幅も減少させてしまうことになり、効力を持ちすぎても良くない。
【００１１】
本発明の目的は、メモリデバイス内の終端抵抗をＯＮさせて、データバスと各メモリデバイスとの間における反射波を有効に防止し、それが不要であるときには積極的にＯＦＦしてできるだけ消費電力を抑えて、かつ信号振幅レベルを最大にできるメモリシステム及びそれに用いるメモリコントローラを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムと、それに用いるメモリコントローラに関する。
本発明のメモリシステムの第１態様は、上記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは上記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、上記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して上記メモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、上記一定時間以外の区間は上記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とする。
本発明のメモリシステムの第１態様において、上記一定時間を調整可能にする手段を有するようにしてもよい。
【００１３】
本発明のメモリシステムの第２態様は、上記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは上記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、上記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して上記メモリコントローラからの終端抵抗制御信号のアクティブ制御を無効とし、上記第１一定時間の区間の後の第２一定時間の区間に対して上記アクティブ制御を有効とし、上記第２一定時間以外の区間は上記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とする。
本発明のメモリシステムの第２態様において、上記第２一定時間を調整可能にする手段を有するようにしてもよい。
【００１４】
本発明のメモリコントローラの第１態様は、上記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、上記メモリコントローラは上記各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して自身の終端抵抗のアクティブ制御を有効とし、上記一定時間以外の区間は上記アクティブ制御を無効に切り替えることを特徴とする。
本発明のメモリコントローラの第１態様において、上記一定時間を調整可能にするようにしてもよい。
【００１５】
本発明のメモリコントローラの第２態様は、上記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、上記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、上記メモリコントローラは各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して自身の終端抵抗のアクティブ制御を無効とし、上記第１一定時間の区間の後の第２一定時間の区間に対して上記アクティブ制御を有効とし、上記第２一定時間以外の区間は上記アクティブ制御を無効に切り替えることを特徴とする。
本発明のメモリコントローラの第２態様において、上記第２一定期間を調整可能にする手段を有するようにしてもよい。
【発明の効果】
【００１６】
本発明のメモリシステム及びメモリコントローラでは、入力信号の変化点を検出する手段と、その変化点からある一定時間の区間だけ終端抵抗をＯＮし、それ以外の区間では終端抵抗をＯＦＦする手段を備えているようにしたので、消費電力を可能な限り抑えて、信号振幅を大きくとった最適な高速かつ大容量が実現できるメモリシステムを提供できるようになる。
【００１７】
また、検出された変化点から第１一定時間の区間の後の第２一定時間の区間だけ終端抵抗をＯＮし、それ以外の区間（第１一定時間の区間を含む）では終端抵抗をＯＦＦする手段を備えているようにすれば、データの変化点の反射波が変化点直後には発生せずに変化点から一定時間後に発生する場合にも対応することができるようになる。
【図面の簡単な説明】
【００１８】
【図１】メモリシステムの第１態様の一実施例におけるターミネーション回路を説明するための回路図である。
【図２】データ信号波形を示す図であり、同実施例で終端抵抗をオンさせる区間を説明するための図である。
【図３】メモリシステムの第２態様の一実施例におけるターミネーション回路を説明するための回路図である。
【図４】従来のメモリシステムにおけるターミネーション回路の一例を説明するための回路図である。
【図５】従来のメモリシステムにおけるターミネーション回路の他の例を説明するための回路図である。
【図６】メモリシステムにおけるデータ信号波形の一例を示す図である。
【図７】データ信号波形における一般的なリンギングの波形を示す図である。
【図８】終端抵抗によりその反射を抑えた時のデータ信号波形を示す図である。
【発明を実施するための形態】
【００１９】
図１は、メモリシステムの第１態様の一実施例におけるターミネーション回路を説明するための回路図である。
データ入出力端子ＤＱｎはデータ信号線１に接続されている。データ信号線１に、バッファ３と終端抵抗５が接続されている。終端抵抗５はスイッチ素子５ａ、抵抗素子５ａ、抵抗素子５ｂ及びスイッチ素子５ｄの直列回路によって構成されている。抵抗素子５ａ、５ｂ間の端子がデータ信号線１に接続されている。
【００２０】
オンダイターミネーション端子ＯＤＴはＯＤＴ信号線７が接続されている。ＯＤＴ信号線７にインバータ９が設けられている。
２入力ＯＲゲート１１が設けられている。ＯＤＴ信号線７はＯＲゲート１１の一方の入力端子に接続されている。
【００２１】
データ信号変化点検出回路１３が設けられている。データ信号変化点検出回路１３は２入力Ｅｘ．ＮＯＲゲート１３ａとディレイ回路１３ｂによって構成されている。Ｅｘ．ＮＯＲゲート１３ａの一方の入力端子は直接に、他方の入力端子はディレイ回路１３ｂを介して、バッファ３と終端抵抗５の間でデータ信号線１に接続されている。Ｅｘ．ＮＯＲゲート１３ａの出力端子はＯＲゲート１１の他方の入力端子に接続されている。
ＯＲゲート１１の出力端子はスイッチ素子５ａ，５ｂのゲートに接続されている。
【００２２】
図２を参照してこの実施例の動作について説明する。
データ信号変化点検出回路１３は、データ信号線１におけるデータ信号の変化点を検出した後、ディレイ回路１３ｂによってある一定時間の区間だけ終端抵抗５がＯＮされるように、ＯＲゲート１１へ信号を出力する。それ以外の時間の区間は、外部制御によらず、終端抵抗５はＯＦＦされる。
【００２３】
この一実施例では、メモリデバイスの外部からのアクティブ制御に、メモリデバイスの内部で加味する形で、図２に示すようにデータ信号の変化点からある一定時間の区間をアクティブ制御にし（円で囲まれた部分及び両方向矢印を参照）、それ以外の変化がない区間は外部からのアクティブ制御をＯＦＦに切り替えるように制御する。
【００２４】
これらの回路は、データバスを構成するデータ信号毎に設けるようにすれば、従来のデータバスの全ビットに対して一様にＯＮ／ＯＦＦが制御されていたものがデータ信号毎のデータ変化に応じて制御が可能となるので、全く変化のないデータ信号に対して意味なくＯＤＴがアクティブになるのを防止でき、大幅に消費電力を抑えることが可能となる。
さらに、データアクセス区間の全てをＯＮしていた従来の制御に対して、変化点からの一定区間をＯＮするように制御するため、同様に大幅に消費電力を抑えることが可能となる。
ディレイ回路１３ｂは、ディレイ量すなわちＯＮ区間を選択できるように制御できるのがさらに良い。
【００２５】
図２は、メモリシステムの第２態様の一実施例におけるターミネーション回路を説明するための回路図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、図１に示した回路構成に加えて、データ信号変化点検出回路１３の出力端子とＯＲゲート１１の入力端子との間にディレイ回路１５がさらに設けられている。ディレイ回路１５は、データ信号線１におけるデータ信号の変化点から終端抵抗５をアクティブにするまでの区間を制御するためのものである。
【００２６】
データ信号の変化点の反射波は、システムを構成する線路の長さや分岐の仕方によっては必ずしも変化点直後に発生するとは限らない。そこで、ディレイ回路１５により、データ信号の変化点からある一定時間（第１一定時間）経過後に、所定の一定時間（第２一定時間）だけ終端抵抗５をアクティブにするようにすれば、ディレイ量とアクティブ区間の両方を選択的に制御でき、より最適な制御が可能となる。
ディレイ回路１５はディレイ量を選択できるように制御できるのがさらに良い。
【００２７】
また、図５に示したように、終端抵抗値を複数の抵抗素子回路を組み合わせて制御できるような構成をとる場合、図１の回路を組み合わせることによって、図５に示した回路構成だけで実施した単純なＯＮ／ＯＦＦ制御ではなく、データ信号の変化点からの一定時間の区間とそれ以外の時間の区間で抵抗値を変えるように制御してもよい。このような構成は、図３に示した実施例を図５に示した回路構成に組み合わせる場合も同様である。
【００２８】
上記実施例のメモリシステムでは、終端抵抗５及びデータ信号変化点検出回路１３をメモリデバイス内に設けているが、終端抵抗５及びデータ信号変化点検出回路１３と同じ機能を有する回路をメモリコントローラ内に持つようにしてもよい。
この場合、メモリコントローラは、メモリデバイスからのデータリード時にメモリコントローラ内に設けられた終端抵抗を自身でデータ信号変化点検出回路を用いてＯＮ／ＯＦＦ制御する。すなわち、外部からのＯＤＴ制御信号が存在せず、その制御はメモリコントローラ自身がメモリコントローラ内部で行うことになる。これにより、図１を参照して説明した実施例と同様に最適な制御が可能となる。
【００２９】
また、メモリコントローラにおいて、図３を参照して説明した実施例と同様に、データ信号の変化点からある一定時間（第１一定時間）経過後に、所定の一定時間（第２一定時間）だけ終端抵抗をアクティブにするためのディレイ回路１５を設けてもよいし、図５の回路構成との組み合わせであってもよい。
【００３０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図１，３に示したデータ信号変化点検出回路１３の回路構成は一例であり、データ信号の変化点が検出できればどのような回路でもよい。
【産業上の利用可能性】
【００３１】
本発明は、メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステム、及びそれに用いられるメモリコントローラに適用でき、例えば、ＳＤＲＡＭ、ＤＤＲなどのメモリシステムに適用できる。
【符号の説明】
【００３２】
１ データ信号線
３ バッファ
５ 終端抵抗
７ ＯＤＴ信号線
９ インバータ
１１ ２入力ＯＲゲート
１３ データ信号変化点検出回路１３
１３ａ ２入力Ｅｘ．ＮＯＴゲート
１３ｂ ディレイ回路
１５ ディレイ回路
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００３−３４５７３５号公報
【特許請求の範囲】
【請求項１】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムにおいて、
前記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは前記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、
前記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して前記メモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、前記一定時間以外の区間は前記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とするメモリシステム。
【請求項２】
請求項１記載のメモリシステムにおいて、前記一定時間を調整可能にする手段を有するメモリシステム。
【請求項３】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムにおいて、
前記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは前記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、
前記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して前記メモリコントローラからの終端抵抗制御信号のアクティブ制御を無効とし、前記第１一定時間の区間の後の第２一定時間の区間に対して前記アクティブ制御を有効とし、前記第２一定時間以外の区間は前記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とするメモリシステム。
【請求項４】
請求項３記載のメモリシステムにおいて、前記第２一定時間を調整可能にする手段を有するメモリシステム。
【請求項５】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムに用いられるメモリコントローラにおいて、
前記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、
前記メモリコントローラは前記各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して自身の終端抵抗のアクティブ制御を有効とし、前記一定時間以外の区間は前記アクティブ制御を無効に切り替えることを特徴とするメモリコントローラ。
【請求項６】
請求項５記載のメモリコントローラにおいて、前記一定時間を調整可能にする手段を有するメモリコントローラ。
【請求項７】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムに用いられるメモリコントローラにおいて、
前記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、
前記メモリコントローラは各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して自身の終端抵抗のアクティブ制御を無効とし、前記第１一定時間の区間の後の第２一定時間の区間に対して前記アクティブ制御を有効とし、前記第２一定時間以外の区間は前記アクティブ制御を無効に切り替えることを特徴とするメモリコントローラ。
【請求項８】
請求項７記載のメモリコントローラにおいて、前記第２一定期間を調整可能にする手段を有するメモリコントローラ。
【請求項１】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムにおいて、
前記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは前記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、
前記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して前記メモリコントローラからの終端抵抗制御信号のアクティブ制御を有効とし、前記一定時間以外の区間は前記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とするメモリシステム。
【請求項２】
請求項１記載のメモリシステムにおいて、前記一定時間を調整可能にする手段を有するメモリシステム。
【請求項３】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムにおいて、
前記各メモリデバイスはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは前記各メモリデバイスのアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御信号を出力するユニットを有し、
前記各メモリデバイスはデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して前記メモリコントローラからの終端抵抗制御信号のアクティブ制御を無効とし、前記第１一定時間の区間の後の第２一定時間の区間に対して前記アクティブ制御を有効とし、前記第２一定時間以外の区間は前記アクティブ制御を無効に各メモリデバイス内で切り替えることを特徴とするメモリシステム。
【請求項４】
請求項３記載のメモリシステムにおいて、前記第２一定時間を調整可能にする手段を有するメモリシステム。
【請求項５】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムに用いられるメモリコントローラにおいて、
前記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、
前記メモリコントローラは前記各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの一定時間の区間に対して自身の終端抵抗のアクティブ制御を有効とし、前記一定時間以外の区間は前記アクティブ制御を無効に切り替えることを特徴とするメモリコントローラ。
【請求項６】
請求項５記載のメモリコントローラにおいて、前記一定時間を調整可能にする手段を有するメモリコントローラ。
【請求項７】
メモリコントローラと複数のメモリデバイスが１本のデータバスを介して接続されているメモリシステムに用いられるメモリコントローラにおいて、
前記メモリコントローラはＯＮ／ＯＦＦ可能なアクティブな終端抵抗を有し、
前記メモリコントローラは自身のアクティブな終端抵抗のＯＮ／ＯＦＦを制御する終端抵抗制御回路を有し、
前記メモリコントローラは各メモリデバイスからのデータの読み出し時にデータバスを構成する各データ入力信号に対して入力信号ごとに各入力信号の［１］から［０］、［０］から［１］への変化点を検出する回路を有し、検出された変化点からの第１一定時間の区間に対して自身の終端抵抗のアクティブ制御を無効とし、前記第１一定時間の区間の後の第２一定時間の区間に対して前記アクティブ制御を有効とし、前記第２一定時間以外の区間は前記アクティブ制御を無効に切り替えることを特徴とするメモリコントローラ。
【請求項８】
請求項７記載のメモリコントローラにおいて、前記第２一定期間を調整可能にする手段を有するメモリコントローラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−６０２２９（Ｐ２０１１−６０２２９Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１２３８６（Ｐ２００９−２１２３８６）
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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