【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】セルフリフレッシュモード入り後初期期間に周期が制御されたセルフリフレッシュパルスを生成することにより、リフレッシュフェイルを防止することが可能なセルフリフレッシュパルス生成回路を提供する。
【解決手段】セルフリフレッシュパルス生成回路は、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成する制御信号生成部と、前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成部とを備える。 （もっと読む）

【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】アクセス頻度が高いプレートのリフレッシュ動作頻度を上げる技術を提供する。
【解決手段】半導体装置において、プレートへのアクセス頻度を検出し、アクセス頻度が所定の閾値を超えたときに活性信号を出力するディスターブカウンタ回路と、オートリフレッシュコマンド時に活性信号を検出すると、アクセス頻度が所定の閾値以上のプレートについてのリフレッシュ割り込み信号を出力するリフレッシュカウンタ回路とを提供する。 （もっと読む）

【課題】ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減する。
【解決手段】少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲート（またはソース及びドレイン）が接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレイン（またはゲート）の電位が制御されることで前記少数キャリアが実質的に存在しないトランジスタの容量値の制御を行う半導体装置とする。前記少数キャリアが実質的に存在しないトランジスタは、ワイドギャップ半導体により設けられていればよい。 （もっと読む）

【課題】互いに独立に動作する複数の記憶領域に対するリフレッシュ動作の起動タイミングが重ならないように制御可能な半導体装置及びシステムを提供する。
【解決手段】本発明は、互いに独立に動作する複数の記憶領域と、これらの記憶領域の動作をそれぞれ独立に制御する複数の制御回路と、リフレッシュ起動制御回路４０とを備えている。リフレッシュ起動制御回路４０は、オシレータ信号Ｎ０を出力するオシレータ４１と、オシレータ信号Ｎ０に基づいて活性化タイミングが互いに異なる複数のリフレッシュ起動信号ＲＳを生成するリフレッシュ起動信号生成回路４２（２分周回路５０〜５２及びデコーダ５３）とを備え、リフレッシュ要求を受けた制御回路に対応する記憶領域が、対応するリフレッシュ起動信号ＲＳの各活性化タイミングに応答してリフレッシュされる。 （もっと読む）

【課題】メモリセル毎に選択動作を行う。
【解決手段】装置は、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、を具備し、前記第１及び第２のメモリセルのそれぞれは、第１のゲート及び第２のゲートを有し、オン状態又はオフ状態になることにより、メモリセルにおける少なくともデータの書き込み及びデータの保持を制御する電界効果トランジスタを備え、前記第１のメモリセル及び前記第２のメモリセルが備える前記電界効果トランジスタの前記第１のゲートのそれぞれに電気的に接続される行選択線と、前記第１のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第１の列選択線と、前記第２のメモリセルが備える前記電界効果トランジスタの前記第２のゲートに電気的に接続される第２の列選択線と、をさらに具備する。 （もっと読む）

【課題】ワード線非活性化における情報破壊を防止する半導体装置を提供すること。
【解決手段】半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を有するメモリセルアレイを備える。第２制御部は、第１電源電位を低電位側とする第１電源電圧で動作する第３回路部と、第１電源電位よりも低い第２電源電位を低電位側とする第２電源電圧で動作する第４回路部と、を含む。第２制御部は、サブワードドライバ回路に第１制御信号を供給し、第１制御部に第２制御信号を供給する。第１制御部は、第１電源電位を受け取らずに第２電源電位を低電位側とする第３電源電圧で動作し、第２制御信号を受け取り第３制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号と第３制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。 （もっと読む）

【課題】ダミーセルを設けたメモリセルアレイのセンスマージンの向上とビット線ノイズの低減が可能な半導体装置を提供する。
【解決手段】相補対をなすビット線ＢＬ、／ＢＬ、同じ構造のメモリセルＭＣＬ、ＭＣＲ及びダミーセルＤＣＬ、ＤＣＲ、差動型のセンスアンプＳＡ、ビット線ＢＬ、／ＢＬをイコライズするイコライズ回路（Ｑ１）を備え、ビット線イコライズ期間に、メモリセルＭＣＬ、ＭＣＲをビット線ＢＬ、／ＢＬから切り離しダミーセルＤＣＬ、ＤＣＲをビット線ＢＬ、／ＢＬに接続した状態でイコライズ回路でビット線ＢＬ、／ＢＬをイコライズし、メモリセルＭＣＬへのアクセス時に、イコライズ回路を非活性にし、ダミーセルＤＣＬをビット線ＢＬから切り離し、メモリセルＭＣＬをビット線ＢＬに接続し、センスアンプＳＡを活性化する。よって、ビット線ＢＬ、／ＢＬの容量バランスを確保し、センスマージンの向上とビット線ノイズの低減を実現できる。 （もっと読む）

【課題】 センスアンプの動作マージンの低下を防止する。
【解決手段】 各メモリブロックは、複数のメモリセルと、メモリセルにそれぞれ接続される複数のワード線とを有している。リフレッシュアドレスカウンタは、第１リフレッシュアドレス信号をリフレッシュ要求信号に応じて生成する。メモリブロックにそれぞれ対応するアドレス変換部は、第１リフレッシュアドレス信号に基づいてメモリブロック毎に値が異なる第２リフレッシュアドレス信号をそれぞれ生成するとともに、第２リフレッシュアドレス信号の値の組み合わせパターンを所定数のリフレッシュ動作毎に変更する。これにより、センスアンプで増幅されるデータのパターンを所定の頻度で変えることができ、センスアンプの動作マージンの低下を防止できる。 （もっと読む）

【課題】回路規模を抑え、複雑な制御を必要とせずに、データストローブ信号がハイインピーダンス状態にある場合に内部にリードデータ信号の誤取り込みを防止して、安定的にメモリからデータを読み出すことが可能なメモリインターフェース回路を提供すること。
【解決手段】ＤＱＳ信号が伝播するＤＱＳ線ＤＱＳＬをローレベルにクランプするクランプ回路１１と、リードイネーブル信号ＲＥＮに応じて、ＤＱＳ線ＤＱＳＬを介して入力されるＤＱＳ信号の論理レベルの検出を開始するアンド回路１０とを備え、クランプ回路１１を設けることにより、読み出し動作において、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに生じる不測のエッジを検出することはない。ＤＱＳ信号を誤検出することはなく、誤ったＤＱ信号を取り込む恐れがない。 （もっと読む）

【課題】リフレッシュを必要とするメモリを有する半導体記憶装置において、リフレッシュ動作に起因した電源ノイズの周波数成分による回路動作への影響を低減する。
【解決手段】リフレッシュ信号ＣＩＮ１はリフレッシュ周期またはその整数分の１の周期を持つパルス信号である。信号変換回路２はリフレッシュ信号ＣＩＮ１を、リフレッシュサイクル毎に１個のパルスを有し、かつ、周期が不定であるリフレッシュ実行信号ＣＯＵＴに変換し出力する。リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。 （もっと読む）

【課題】出力バッファにおいて発生したノイズが、他の出力バッファに伝搬することを防止し、且つ各出力バッファに安定した電源供給を行うことが可能な半導体装置を提供する。
【解決手段】外部電圧が供給される複数の電源パッド１１１，１１２と、複数のデータ出力パッド１１３，１１４と、複数の電源パッド１１１，１１２に共通接続された電源幹線４１１，４１２と、電源幹線から分岐した複数の分岐電源配線４１１Ｂ，４１２Ｂと、それぞれ対応する分岐電源配線４１１Ｂ，４１２Ｂから供給される電源電圧によって動作し、それぞれ対応するデータ出力パッド１１３，１１４を駆動する複数の出力バッファ７２と、複数の分岐電源配線４１１Ｂ，４１２Ｂにそれぞれ設けられたローパスフィルタ回路１０００とを備える。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】ポイントシフト型ＦＩＦＯ回路の制御に必要な信号配線の本数を削減する。
【解決手段】入力ノードＮＩ０〜ＮＩｍが入力選択回路１に接続され、出力ノードＮＯ０〜ＮＯｍが出力選択回路２に接続されたラッチ回路Ｌ０〜Ｌｍと、入力選択回路１及び出力選択回路２を制御する制御回路６とを備える。制御回路６は、入力ポインタ信号ＩＰを生成するシフトレジスタ６ａと、出力ポインタ信号ＯＰを生成するバイナリカウンタ６ｂを含む。入力選択回路１は、入力ポインタ信号ＩＰの値に基づいていずれかのラッチ回路を選択し、出力選択回路２は、出力ポインタ信号ＯＰの値に基づいていずれかのラッチ回路を選択する。これにより、入力選択回路１におけるハザードの発生を防止しつつ、出力ポインタ信号ＯＰを伝送する信号配線の本数を削減することが可能となる。 （もっと読む）

【課題】並列接続された複数の入力回路のうち使用する入力回路を切り替える際に生じる出力ノードの信号ノイズ（ハザード）を防止する。
【解決手段】それぞれが、入力信号ＩＮが供給される一つの入力ノードＮ１０に接続し、出力信号ＯＵＴを供給する一つの内部出力ノードＮ１１に接続し、互いに電気的特性が異なる第１及び第２の入力回路１００Ａ，１００Ｂと、切り替え信号ＳＥＬを生成し、切り替え信号ＳＥＬによって、入力回路１００Ａ，１００Ｂを制御する入力制御回路３００とを備える。入力制御回路３００は、入力回路１００Ａ，１００Ｂのいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、入力回路１００Ａ，１００Ｂが同時に活性状態となる時間を含むように制御する。これにより、入力回路１００Ａ，１００Ｂの切り替えに伴う信号ノイズ（ハザード）の発生が防止される。 （もっと読む）

【課題】出力バッファを制御する制御回路部において発生する電源ノイズを低減する。
【解決手段】データ出力端子１４を駆動する単位バッファ５０１〜５０７と、単位バッファ５０１〜５０７を制御するインピーダンス制御回路５１１〜５１３と、インピーダンス制御回路５１１〜５１３を制御する制御回路部４００とを備える。インピーダンス制御回路５１１〜５１３と制御回路部４００は互いに異なる電源によって動作し、制御回路部４００は、互いに逆相であるプルアップデータ及びプルダウンデータをインピーダンス制御回路５１１〜５１３に供給し、インピーダンス制御回路５１１〜５１３は、逆相であるプルアップデータ及びプルダウンデータを同相に変換して単位バッファ５０１〜５０７に供給する。これにより、制御回路部４００にて使用する電源ＶＤＤにノイズが生じにくくなる。 （もっと読む）

【課題】電流量制御信号ＯＶＤＲの非活性化を開始した直後の第２の電圧Ｖ_２のオーバーシュート又はアンダーシュートを抑制する。
【解決手段】半導体装置１は、カレントミラーで構成されたオペアンプ６１を含み、第１の電圧Ｖ_１から第２の電圧Ｖ_２を生成するレギュレータ６と、電流量制御信号ＯＶＤＲを生成し、電流量制御信号ＯＶＤＲの第１の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号ＯＶＤＲの第２の遷移によってカレントミラーが流す電流を減少させる制御回路８と、を備え、制御回路８は、第２の遷移に関連する電流量制御信号ＯＶＤＲの第２のスルーレートを、第１の遷移に関連する電流量制御信号ＯＶＤＲの第１のスルーレートよりも小さくするスルーレート処理部８０を含む。 （もっと読む）