【課題】Load Reduced型のメモリモジュールにおいてメモリデバイスの搭載位置によるデータのスキューを低減する。
【解決手段】データコネクタを有するモジュール基板１１０と、複数のメモリデバイス２０１〜２３６と、データコネクタとメモリデバイスとの間に接続されたデータレジスタバッファ３０１〜３０９とを備える。モジュール基板１１０は、メモリデバイスが搭載されたメモリ搭載領域Ａ１，Ａ２と、平面視でメモリ搭載領域Ａ１，Ａ２に挟まれた位置に定義され、データレジスタバッファが搭載されたレジスタ搭載領域Ｂとを有する。各メモリデバイスとデータレジスタバッファとの配線距離がほぼ均一になるため、メモリデバイスの搭載位置によるデータのスキューが低減される。 （もっと読む）

【課題】Registered型のメモリモジュールにおいてメモリチップに供給するコマンドアドレス信号の信号品質を向上させる。
【解決手段】コマンドアドレス信号ＣＡが供給されるコマンドアドレスコネクタ１２１を有するモジュール基板５１０と、メモリデバイス２０１〜２７２と、コマンドアドレスレジスタバッファ４０１，４０２とを備える。コマンドアドレスレジスタバッファ４０１は、メモリデバイス２０１〜２３６にコマンドアドレス信号ＣＡを供給し、コマンドアドレスレジスタバッファ４０２は、メモリデバイス２３７〜２７２にコマンドアドレス信号ＣＡを供給する。本発明によれば、複数のコマンドアドレスレジスタバッファを用いていることから、メモリチップの数が多い場合であってもモジュール基板上における配線負荷が低減され、その結果、メモリチップに供給するコマンドアドレス信号の信号品質が向上する。 （もっと読む）

【課題】異なる動作モードのメモリチップをサポートすることができるソリッドステートディスクを提供すること。
【解決手段】本発明に係るソリッドステートディスクは、メインチップと、第一スイッチと、第二スイッチと、電気抵抗と、前記メインチップに接続される複数のメモリチップと、を備える。メインチップは、メモリチップの動作モードを変えるための第一入出力ピン及び第二入出力ピンを備え、第一スイッチの第一端は、メインチップの第一入出力ピンに接続され、第二スイッチの第一端は、メインチップの第二入出力ピンに接続され、第一スイッチ及び第二スイッチの第二端は、共に電気抵抗を介して接地され、第一スイッチ及び第二スイッチを選択的に開閉させて、メインチップの第一入出力ピン及び第二入出力ピンに入力されるレベル信号を変えると、メインチップは、受信したレベル信号に基づいて、メモリチップの動作モードを変える。 （もっと読む）

【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、回路動作を安定させる。
【解決手段】半導体記憶装置１０は、インターフェースチップＩＦと複数のコアチップＣＣを含む。コアチップＣＣは、インターフェースチップＩＦに積層される。インターフェースチップＩＦとコアチップＣＣは複数の貫通電極ＴＳＶにより接続される。コアチップＣＣに含まれる入力切り替え回路２４０、２３０は、電源投入時における設定処理の前に、コアチップＣＣに含まれる複数の入力信号線と複数の貫通電極ＴＳＶとの接続をいったん遮断し、コアチップＣＣの設定後に、複数の入力信号線と複数の貫通電極ＴＳＶの接続を示す救済情報にしたがって各入力信号線を複数の貫通電極ＴＳＶのいずれかと接続する。 （もっと読む）

【課題】メモリデバイスにおける信号の反射を抑制するメモリモジュール及びこのメモリモジュールを複数備えてジッタを低減できるメモリシステムを提供する。
【解決手段】メモリモジュール１は、外部からアドレス／コマンド信号の入力を受ける外部入力端子３と、外部入力端子３からのアドレス／コマンド信号を受信する複数のメモリデバイス４ａ〜４ｈと、を備えている。また、メモリモジュール１は、外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２分岐を繰り返して形成された信号線路６を備えている。更に、メモリモジュール１は、信号線路６における２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点に接続された終端抵抗９を備えている。 （もっと読む）

【課題】メモリ書き込み時の消費電力を削減できるメモリ制御装置を提供する。
【解決手段】メモリ制御装置は、データバスを介してメモリ装置にデータをバースト転送するデータ出力バッファ回路３９０と、データのうちのメモリ装置内のメモリセルへの書き込みを禁止するデータを示すマスク信号をメモリ装置に出力するマスク信号出力バッファ回路１９０とを具備し、データ出力バッファ回路３９０は、マスク信号が書き込み禁止を示すときに出力ノードをハイインピーダンスにする。 （もっと読む）

【課題】メモリ制御装置を提供する。
【解決手段】一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置である。バススイッチは、第１、第２及び第３のシリアル周辺機器インタフェースバスそれぞれを介して、一次コントローラ、二次コントローラ及びフラッシュメモリに接続される。選択ユニットは、第３のシリアル周辺機器インタフェースバスを第１のシリアル周辺機器インタフェースバス及び第２のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させる。選択ユニットは、バススイッチが第１のシリアル周辺機器インタフェースバスを介して一次コントローラからの第１のアクセス要求を受信した場合に、第３のシリアル周辺機器インタフェースバスを第１のシリアル周辺機器インタフェースバスに接続させる。 （もっと読む）

【課題】メモリチップとコントローラとの間において高い信号品質を実現する。
【解決手段】メモリシステムは、コントローラと、第１のデータバスを介してコントローラに接続された第１のメモリモジュールと、第２のデータバスを介してコントローラに接続された第２のメモリモジュールとを備え、第１のメモリモジュールは、第１および第２のメモリチップと、第１のデータバスに接続された第１のデータ端子と、第１のデータ端子を第１および第２のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第１のスイッチ部とを備え、第２のメモリモジュールは、第３および第４のメモリチップと、第２のデータバスに接続された第２のデータ端子と、第２のデータ端子を第３および第４のメモリチップのうちのいずれに対して電気的に接続するかを切り替える第２のスイッチ部と、を備える。 （もっと読む）

【課題】 フラッシュメモリ制御インターフェースを提供する。
【解決手段】 ピンカウントを増やすことなく、マルチデバイスシステムにおいて複数のフラッシュメモリデバイスを制御するインターフェース、装置、および方法を開示する。一実施形態によると、メモリコントローラは、ホストと通信する第１のインターフェースと、複数のフラッシュメモリデバイスと通信する第２のインターフェースとを備えるとしてもよい。第２のインターフェースは、複数のフラッシュメモリデバイスに命令を送信し、デバイス識別情報を受信する設定端子と、複数のフラッシュメモリデバイスにコマンドタイミング信号を送信するコマンド制御端子と、複数のフラッシュメモリデバイスにクロック信号を送信するクロック端子と、複数のフラッシュメモリデバイスから読出コマンドを受信する読出コマンド端子と、複数のフラッシュメモリデバイスとの間でデータの送受信を行う第１の複数のデータ入出力（Ｉ／Ｏ）端子とを有するとしてもよい。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１に第１のデータバスを介して結合されると共に、インターフェイス回路１０５−１から出力される第１のアクセス制御信号に結合されたメモリコア１０６−１と、インターフェイス回路１０５−２に第２のデータバスを介して結合されたメモリコア１０６−２と、第１のアクセス制御信号、又は、インターフェイス回路１０５−２から出力される第２のアクセス制御信号を選択的にメモリコア１０６−２に結合させる選択回路１０７−１と、を備える。 （もっと読む）