メモリモジュール及びメモリシステム
【課題】メモリデバイスにおける信号の反射を抑制するメモリモジュール及びこのメモリモジュールを複数備えてジッタを低減できるメモリシステムを提供する。
【解決手段】メモリモジュール１は、外部からアドレス／コマンド信号の入力を受ける外部入力端子３と、外部入力端子３からのアドレス／コマンド信号を受信する複数のメモリデバイス４ａ〜４ｈと、を備えている。また、メモリモジュール１は、外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２分岐を繰り返して形成された信号線路６を備えている。更に、メモリモジュール１は、信号線路６における２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点に接続された終端抵抗９を備えている。
【解決手段】メモリモジュール１は、外部からアドレス／コマンド信号の入力を受ける外部入力端子３と、外部入力端子３からのアドレス／コマンド信号を受信する複数のメモリデバイス４ａ〜４ｈと、を備えている。また、メモリモジュール１は、外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２分岐を繰り返して形成された信号線路６を備えている。更に、メモリモジュール１は、信号線路６における２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点に接続された終端抵抗９を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モジュール基板に複数のメモリデバイスが搭載されたメモリモジュール、複数のメモリモジュールを備えたメモリシステムに関する。
【背景技術】
【０００２】
一般的なメモリシステムは、メモリコントローラが実装されたマザーボード、複数のメモリデバイスを有し、マザーボードに搭載されるメモリモジュールを備えて構成される。メモリデバイスとしては、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）が一般的に知られている。
【０００３】
メモリコントローラは、クロック信号とアドレス／コマンド信号を送信する。メモリモジュールの複数のメモリデバイスは、クロック信号とアドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保や増設の必要性から、マザーボードに複数のメモリモジュールを搭載して使用する場合が多い。
【０００４】
メモリモジュールのクロック信号とアドレス／コマンド信号の代表的な配線トポロジーは、それぞれ非特許文献１のＰａｇｅ ４．２０．１１−２５とＰａｇｅ ４．２０．１１−３７に記載されているように、レジスタを有さないアンバッファのものである。
【０００５】
ＤＤＲ２−ＳＤＲＡＭでは、複数のメモリデバイスがアドレス／コマンド信号を同時刻で受信するように、アドレス／コマンド信号を伝送する信号線路（アドレス／コマンド配線）は、２分岐が繰り返される多段等長分岐構造である。
【０００６】
図１５は、従来のメモリモジュールのトポロジー図である。図１５に示すメモリデバイス４ａ〜４ｈは、ＤＤＲ２−ＳＤＲＡＭである。図１５に示すように、メモリモジュール１０１が８つのメモリデバイス４ａ〜４ｈを有する場合、外部入力端子３とメモリデバイス４ａ〜４ｈとを接続するアドレス／コマンド配線６は、２分岐を３回繰り返して形成されている。なお、アドレス／コマンド配線６には、最初に２分岐する入力側にダンピング抵抗８が設けられている。また、図示は省略するが、クロック信号を伝送する信号線路（クロック配線）も、同様に、２分岐が繰り返される多段等長分岐構造である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】JEDEC Standard No.21C Page 4.20.11 PC2-6400/PC2-5300/PC2-4200/PC2-3200 DDR2 Unbuffered SO-DIMM Reference Design Specification Revision 2.5 July,2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、複数枚のメモリモジュールをマザーボードに接続する場合、アドレス／コマンド配線とクロック配線とでは、マザーボード上のメモリコントローラに接続する配線構造が異なる。
【０００９】
図１６は、メモリコントローラとメモリモジュールとの接続関係を示す図である。図１６（ａ）はアドレス／コマンド配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図、図１６（ｂ）はクロック配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。図１６（ａ）に示すように、アドレス／コマンド配線については、メモリコントローラ５１と複数のメモリモジュール１０１−１，１０１−２の外部入力端子３（図１５参照）とが共通の伝送線路５２で接続されている。なお、伝送線路５２には、マザーボード５０に実装されている終端抵抗５４が設けられている。これに対し、図１５（ｂ）に示すように、クロック配線については、メモリコントローラ５１と複数のメモリモジュール１０１−１，１０１−２とが、互いに独立した伝送線路１５２−１，１５２−２で接続されている。
【００１０】
しかしながら、複数のメモリモジュール１０１−１，１０１−２を使用すると、アドレス／コマンド配線において、メモリモジュール１０１−１，１０１−２間で、伝送線路５２を通じて共振が発生する場合がある。つまり、メモリコントローラ５１からは、アドレス／コマンド信号が各メモリモジュール１０１−１，１０１−２に伝送線路５２を通じて送信されるが、各メモリモジュール１０１−１，１０１−２では、入力した信号の一部が反射することがある。そして、メモリモジュール１０１−１では、メモリモジュール１０１−２で反射した反射波とアドレス／コマンド信号とが共振し、メモリモジュール１０１−２では、メモリモジュール１０１−１で反射した反射波とアドレス／コマンド信号とが共振することとなる。このようにアドレス／コマンド信号とその反射波との共振が発生すると、ジッタが増大してしまう。そのため、マザーボード５０には、終端抵抗５４が設けられ、メモリモジュール１０１のモジュール基板には、ダンピング抵抗８（図１５）が設けられており、ある程度はジッタを低減することができる。しかし、これら終端抵抗５４及びダンピング抵抗８だけでは、ジッタの低減にも限界があり、更なる改善が望まれていた。
【００１１】
なお、クロック配線については、図１６（ｂ）に示すように、メモリモジュール１０１−１，１０１−２がそれぞれ独立した伝送線路１５２−１，１５２−２でメモリコントローラ５１に接続されている。各メモリモジュール１０１−１，１０１−２で発生した反射波は、メモリコントローラ５１の出力インピーダンスにより減衰され、メモリコントローラ５１を介してメモリモジュール間で相互に授受されることはない。したがって、クロック信号とその反射波とで共振することはない。
【００１２】
本発明は、メモリデバイスにおける信号の反射を抑制するメモリモジュール及びこのメモリモジュールを複数備えてジッタを低減できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のメモリモジュールは、外部からアドレス／コマンド信号の入力を受ける外部入力端子と、前記外部入力端子からのアドレス／コマンド信号を受信する複数のメモリデバイスと、前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって２分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス／コマンド信号を伝送する信号線路と、前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって２段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、ことを特徴とする。
【００１４】
本発明のメモリシステムは、複数の上記メモリモジュールと、アドレス／コマンド信号を送信するメモリコントローラと、前記メモリコントローラから送信されたアドレス／コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、ことを特徴とする。
【発明の効果】
【００１５】
本発明のメモリモジュールによれば、信号線路の分岐点での信号反射が増加するのを抑制しつつ、終端抵抗が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイスでの信号反射を低減させることができる。
【００１６】
また、本発明のメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係るメモリモジュールのトポロジー図である。
【図２】メモリシステムのトポロジー図である。
【図３】本発明の第２実施形態に係るメモリモジュールのトポロジー図である。
【図４】本発明の第３実施形態に係るメモリモジュールのトポロジー図である。
【図５】（ａ）は実施例１の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例１の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図６】（ａ）は実施例２の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例２の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図７】（ａ）は実施例３の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例３の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図８】各実施例１〜３の構成について、メモリモジュール上の終端抵抗の抵抗値に対するジッタを比較した結果を示す図である。
【図９】比較例１のメモリモジュールのトポロジー図である。
【図１０】（ａ）は比較例１の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例１の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１１】比較例２のメモリモジュールのトポロジー図である。
【図１２】（ａ）は比較例２の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例２の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１３】比較例３のメモリモジュールのトポロジー図である。
【図１４】（ａ）は比較例３の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例３の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１５】従来のメモリモジュールのトポロジー図である。
【図１６】（ａ）はアドレス／コマンド配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。（ｂ）はクロック配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１９】
［第１実施形態］
図１は、本発明の第１実施形態に係るメモリモジュールのトポロジー図である。図１に示すメモリモジュール１は、ＤＤＲ２−ＳＤＲＡＭのアンバッファメモリモジュールである。このメモリモジュール１は、モジュール基板２と、モジュール基板２に形成され、外部からアドレス／コマンド信号の入力を受ける外部入力端子３と、モジュール基板２に実装された複数のメモリデバイス４ａ〜４ｈと、を備えている。各メモリデバイス４ａ〜４ｈは、アドレス／コマンド信号の入力を受けるための入力端子５ａ〜５ｈを有している。
【００２０】
また、メモリモジュール１は、モジュール基板２に形成され、外部入力端子３と複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈとを電気的に接続する信号線路（アドレス／コマンド配線）６を備えている。これにより、外部入力端子３に入力されたアドレス／コマンド信号は、信号線路６を伝送されて、各メモリデバイス４ａ〜４ｈに送信される。また、メモリモジュール１は、モジュール基板２に実装され、信号線路６に設けられたダンピング抵抗８を備えている。
【００２１】
信号線路６は、外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２分岐を複数回繰り返して形成されている。詳述すると、信号線路６は、複数の配線パターン６ａ〜６ｐで構成されている。配線パターン６ａの一端は外部入力端子３に接続され、配線パターン６ａの他端はダンピング抵抗８の一方の端子に接続されている。ダンピング抵抗８の他方の端子は配線パターン６ｂの一端に接続されている。配線パターン６ｂの他端を分岐点７ａとし、分岐点７ａには、配線パターン６ｃの一端及び配線パターン６ｄの一端が接続されている。配線パターン６ｃの他端を分岐点７ｂとし、分岐点７ｂには、配線パターン６ｅの一端及び配線パターン６ｆの一端が接続されている。また、配線パターン６ｄの他端を分岐点７ｃとし、分岐点７ｃには、配線パターン６ｇの一端及び配線パターン６ｈの一端が接続されている。配線パターン６ｅの他端を分岐点７ｄとし、分岐点７ｄには、配線パターン６ｉの一端及び配線パターン６ｊの一端が接続されている。配線パターン６ｆの他端を分岐点７ｅとし、分岐点７ｅには、配線パターン６ｋの一端及び配線パターン６ｌの一端が接続されている。配線パターン６ｇの他端を分岐点７ｆとし、分岐点７ｆには、配線パターン６ｍの一端及び配線パターン６ｎの一端が接続されている。配線パターン６ｈの他端を分岐点７ｇとし、分岐点７ｇには、配線パターン６ｏの一端及び配線パターン６ｐの一端が接続されている。配線パターン６ｉ〜６ｐの他端のそれぞれには、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのそれぞれが接続されている。
【００２２】
ここで、信号線路６において外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって、分岐点７ａを１段目の分岐点、分岐点７ｂ，７ｃを２段目の分岐点、分岐点７ｄ，７ｅ，７ｆ，７ｇを３段目の分岐点という。
【００２３】
また、配線パターン６ｃ，６ｄは、互いに等しい長さに設定されており、配線パターン６ｅ〜６ｈは、互いに等しい長さに設定されており、配線パターン６ｉ〜６ｐは、互いに等しい長さに設定されている。つまり、配線パターン６ｃと配線パターン６ｄとは分岐点７ａで等長分岐している。また、配線パターン６ｅと配線パターン６ｆとは分岐点７ｂで、配線パターン６ｇと配線パターン６ｈとは分岐点７ｃで、それぞれ等長分岐している。また、配線パターン６ｉと配線パターン６ｊとは分岐点７ｄで、配線パターン６ｋと配線パターン６ｌとは分岐点７ｅで、配線パターン６ｍと配線パターン６ｎとは分岐点７ｆで、配線パターン６ｏと配線パターン６ｐとは分岐点７ｇで、それぞれ等長分岐している。このように、信号線路６は、多段等長分岐配線構造となっている。ダンピング抵抗８は、外部入力端子３と信号線路６における１段目の分岐点７ａとの間に設けられている。なお、図示は省略するが、クロック配線も同様に多段等長分岐配線構造となっている。
【００２４】
メモリモジュール１は、信号線路６における外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点にのみ接続された終端抵抗９を備えている。本第１実施形態では、終端抵抗９は、２段目の分岐点７ｂ及び分岐点７ｃのうちいずれか一方（図１では、分岐点７ｂ）にのみ接続されている。具体的には、終端抵抗９の一方の端子（一端）９ａが分岐点７ｂに接続されている。終端抵抗９の他方の端子（他端）９ｂは、終端電圧が印加された終端電圧線路１０に接続されている。この終端電圧は、任意に設定できるが、アドレス／コマンド信号のハイレベルとローレベルとの電位差の１／２の電圧に設定するのがよい。
【００２５】
図２は、メモリシステムのトポロジー図である。メモリシステム１００は、上述したメモリモジュール１を複数備えている。本第１実施形態では、メモリシステム１００は、２つのメモリモジュール１−１，１−２を備えている。
【００２６】
また、メモリシステム１００は、マザーボード５０と、マザーボード５０に実装されたメモリコントローラ５１と、マザーボード５０に形成された伝送線路５２と、伝送線路５２に設けられたダンピング抵抗５３及び終端抵抗５４とを備えている。また、メモリシステム１００は、マザーボード５０に形成され、伝送線路５２に接続されてメモリモジュール１（１−１，１−２）の外部入力端子３が接続可能な複数の外部出力端子５５ａ，５５ｂを備えている。
【００２７】
具体的に説明すると、伝送線路５２は、複数の配線パターン５２ａ，５２ｂ，５２ｃからなる。メモリコントローラ５１は、アドレス／コマンド信号を出力する出力端子５１ａを有しており、出力端子５１ａが、ダンピング抵抗５３の一端に接続されている。ダンピング抵抗５３の他端は、配線パターン５２ａの一端に接続されている。配線パターン５２ａの他端は、配線パターン５２ｂの一端に接続されている。配線パターン５２ｂの他端は、配線パターン５２ｃの一端に接続されている。配線パターン５２ｃの他端は、終端抵抗５４の一端に接続されている。終端抵抗５４の他端は、終端電圧が印加された終端電圧線路５６に接続されている。配線パターン５２ａと配線パターン５２ｂとの接続点５７ａには、外部出力端子５５ａが接続されている。配線パターン５２ｂと配線パターン５２ｃとの接続点５７ｂには、外部出力端子５５ｂが接続されている。
【００２８】
メモリコントローラ５１は、アドレス／コマンド信号を伝送線路５２に出力する。アドレス／コマンド信号は、伝送線路５２を伝送され、外部出力端子５５ａ及び外部出力端子５５ｂを介してメモリモジュール１−１及びメモリモジュール１−２の外部入力端子３に送信される。
【００２９】
次に、共振によるジッタ発生のメカニズムについて説明する。図１に示すように、アドレス／コマンド配線である信号線路６は対称的な等長分岐配線構造である。このような配線構造とすることよって、外部入力端子３から各メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈまでのアドレス／コマンド信号の遅延時間を揃えることができる。
【００３０】
しかし、分岐点７ａ〜７ｇ及び各メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈでは、線路インピーダンスの不連続面となるので、反射波が発生する。そして、分岐点７ｂ及び分岐点７ｃで発生した反射波、分岐点７ｄ〜７ｇで発生した反射波、入力端子５ａ〜５ｈで発生した反射波は、それぞれ外部入力端子３に揃って到達するため、反射波の重ね合わせによって、大きな反射波となる。
【００３１】
ここで、アドレス／コマンド配線における伝送線路５２と、図１６（ｂ）に示すクロック配線における伝送線路１５２−１，１５２−２とは、配線構造が異なる。したがって、クロック信号については、反射波が発生しても、メモリコントローラ５１の出力インピーダンスによって反射波が減衰されて、共振が発生することはない。
【００３２】
一方、アドレス／コマンド信号については、ダンピング抵抗８のみでは、反射波を十分に低減することができず、メモリデバイス４ａ〜４ｈや分岐点７ａ〜７ｇで反射が発生すると、伝送線路５２を通じて共振が発生し、反射波が増大するに連れてジッタが増大する。
【００３３】
次に、反射波の発生メカニズムについて説明する。インピーダンス不連続面で発生する反射波は、信号の変化方向に対して正（プラス方向）の電圧反射と負（マイナス方向）の電圧反射の２種類がある。正の電圧反射は、インピーダンスが低い線路から高い線路のインピーダンス不連続面で発生する。具体的には、配線パターン６ｉ〜６ｐよりもメモリデバイス４ａ〜４ｈの方が高インピーダンスであるため、正の電圧反射は、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈで発生する。一方、負の電圧反射は、インピーダンスが高い線路から低い線路のインピーダンス不連続面で発生する。具体的には、負の電圧反射は、分岐点７ａ〜７ｇで発生する。特に負の電圧反射は、信号振幅を小さくし波形品質が大きく劣化する。そのため、負の電圧反射を増やさないようにしつつ、正の電圧反射を低減することでジッタを低減できると分析した。
【００３４】
そして、終端抵抗９の配置位置について検討した結果、２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点、特に２段目の分岐点７ｂ，７ｃのいずれか一点のみに終端抵抗９を接続するのがよいことが分かった。
【００３５】
以下、終端抵抗９の配置位置を変えながら、多段等長分岐配線の分岐点７ａ〜７ｇとメモリデバイスの入力端子５ａ〜５ｈ（インピーダンス不連続面）からの反射の大きさに比較を行った。
【００３６】
ここで、図９は、比較例１のメモリモジュールのトポロジー図である。図９に示すメモリモジュール１０１は、図１に示すメモリモジュール１における終端抵抗９と終端電圧線路１０がない以外は同一の構成であり、対応する構成要素には同じ番号を付している。また、図１１は、比較例２のメモリモジュールのトポロジー図である。図１１に示すメモリモジュール１０１Ａは、図１に示すメモリモジュール１における終端抵抗９の接続位置を分岐点７ａにした以外は同一の構成であり、対応する構成要素には同じ番号を付している。
【００３７】
まず、図９に示す比較例１のメモリモジュール１０１において、信号の反射の大きさｒは、分岐前の線路インピーダンスＺ１と分岐後の線路インピーダンスＺ２を用いて、式（１）で表される。
ｒ＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） ・・・・・・（１）
【００３８】
図９のいずれの分岐点７ａ〜７ｇにも終端抵抗を配置しない場合の反射の大きさについて計算する。外部入力端子３から信号を入力した場合に分岐点７ａで反射し、外部入力端子３における反射波の大きさは、以下の式（２）で表される。
ｒ＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） ・・・・・・（２）
【００３９】
ここで、Ｚ１は配線パターン６ｂの線路インピーダンスであり、Ｚ２は配線パターン６ｃ，６ｄの合成インピーダンスである。合成インピーダンスＺ２は、以下の式（３）となる。
１／Ｚ２＝１／Ｚ１＋１／Ｚ１ ・・・・・・（３）
【００４０】
配線パターン６ｃ，６ｄの合成インピーダンスＺ２について解くと、以下の式（４）となる。
Ｚ２＝０．５×Ｚ１ ・・・・・・（４）
【００４１】
これより、反射の大きさｒは式（１）と式（４）を用いて、以下の式（５）となる。
ｒ＝（０．５×Ｚ１−Ｚ１）／（０．５×Ｚ１＋Ｚ１）
＝−０．３３ ・・・・・・（５）
【００４２】
次に、図１１に示す比較例２のメモリモジュール１０１Ａにおいて、分岐点７ａに線路インピーダンスＺ１と等しい大きさの終端抵抗９を配置した場合の反射の大きさは、−０．５となる。なお、２段目の分岐点７ｂ，７ｃでの合計の反射の大きさは−０．１７となり、−０．３３よりも絶対値が小さい。更に、３段目の分岐点７ｄ〜７ｇでの合計の反射の大きさも−０．１５となり、−０．３３よりも絶対値が小さい。したがって、これら各段での反射波は、外部入力端子３に到達するタイミングが異なるため、重なり合うことはなく、外部入力端子３に到達する負の反射波のうち、１段目の分岐点７ａでの反射波が最も大きいこととなる。
【００４３】
これに対し、本第１実施形態の図１に示すように、２段目の分岐点７ｂのみに終端抵抗９を配置した場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、−０．３３である。これより、１段目の分岐点７ａに終端抵抗９を配置した場合は、負の反射波が大きくなり、波形品質が大きく劣化する。これに対し、２段目の分岐点７ｂの一箇所のみに終端抵抗９を配置した場合は、負の反射波は、終端抵抗９を配置しない場合と変わらない。なお、図示は省略するが、分岐点７ｃの一箇所のみに終端抵抗９を配置した場合も同様である。
【００４４】
一方、正の反射については、図１１に示すように分岐点７ａに終端抵抗９を配置すると、８個のメモリデバイス４ａ〜４ｈからの反射波を低減することができる。
【００４５】
これに対し、図１に示すように２段目の分岐点７ｂ，７ｃのいずれか一方の分岐点７ｂのみに終端抵抗９を配置した場合は、４個のメモリデバイス４ａ〜４ｄからの反射波を低減することができる。なお、分岐点７ｃのみに終端抵抗９を配置した場合は、メモリデバイス４ｅ〜４ｈからの反射波を低減することができる。これより、正の反射の低減効果は、一段目の分岐点７ａに終端抵抗を配した場合が最も高く、次に２段目の分岐点７ｂ（又は分岐点７ｃ）に配置した場合が高いと考えられる。
【００４６】
以上の検証に基づくと、図１１に示すように、１段目の分岐点７ａに終端抵抗９を配置すると、正の反射波（メモリデバイスからの反射波）は低減できるものの、負の反射波（分岐点７ａにおける反射波）が増大する。これに対し、２段目の分岐点７ｂ及び分岐点７ｃのどちらか一方（図１では分岐点７ｂ）のみに終端抵抗９を配置した場合、終端抵抗９を配置しない場合と比較して、負の反射波の増大を抑制しつつ、正の反射波を効果的に低減することができる。
【００４７】
以上、本第１実施形態によれば、終端抵抗９を２段目の分岐点７ｂに設けることによって、メモリデバイス４ａ〜４ｄからの正の電圧反射を低減することができる。つまり、信号線路６において終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａ〜４ｄでの信号反射を低減させることができる。また、分岐点７ａにおけるインピーダンス不連続によって発生する負の電圧反射は、従来と同じ大きさである。そのため、分岐点７ａにおける負の電圧反射の増加を抑制しつつ、正の電圧反射を低減することができる。したがって、メモリモジュール１−１，１−２間での共振が抑制され、ジッタを低減することができる。これにより、アドレス／コマンド信号の信号伝送の高速化が可能になる。
【００４８】
また、追加部品は、終端抵抗９のみであるため、少ない実装面積で実現することが可能である。
【００４９】
なお、ＤＤＲ２−ＳＤＲＡＭでは、メモリモジュール１上の複数のメモリデバイス４ａ〜４ｈがクロック信号を同時刻で受信する必要があるため、クロック信号の配線は多段等長分岐構造であり、かつ、抵抗部品が対称的な位置に配置されている必要がある。一方、アドレス/コマンド信号は、動作に影響を及ぼさない範囲においてクロック信号に対するタイミングを調整することできることから、終端抵抗９を配置した非対称的な配線構造でも良いと考えられる。
【００５０】
［第２実施形態］
次に、本発明の第２実施形態のメモリモジュールについて説明する。図３は、本発明の第２実施形態に係るメモリモジュールのトポロジー図である。図３に示すメモリモジュール１Ａは、図１に示すメモリモジュール１における終端抵抗９の接続位置を分岐点７ｄにした以外は上記第１実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。
【００５１】
本第２実施形態では、終端抵抗９は、信号線路６における３段目の分岐点７ｄ〜７ｇのうちいずれか一点（図３では、分岐点７ｄ）のみに接続されている。この場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、終端抵抗を配置しない場合と同様、−０．３３である。また、２段目以降の分岐点での反射の大きさは−０．３１となり、−０．３３よりも絶対値が小さい。
【００５２】
また、３段目の分岐点７ｄ〜７ｇのいずれか一箇所（図３では、分岐点７ｄ）のみに終端抵抗９を配置した場合は、２個のメモリデバイス４ａ，４ｂからの反射を低減することができる。
【００５３】
したがって、本第２実施形態のメモリモジュール１Ａによれば、信号線路６の分岐点での信号反射が増加するのを抑制することができる。そして、信号線路６において終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａ，４ｂでの信号反射を低減させることができる。
【００５４】
また、本第２実施形態のメモリモジュール１Ａを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【００５５】
［第３実施形態］
次に、本発明の第３実施形態のメモリモジュールについて説明する。図４は、本発明の第３実施形態に係るメモリモジュールのトポロジー図である。図４に示すメモリモジュール１Ｂは、図１に示すメモリモジュール１における終端抵抗９の接続位置をメモリデバイス４ａの入力端子５ａにした以外は上記第１実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。
【００５６】
本第３実施形態では、終端抵抗９は、複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのうちいずれか一点（図４では、メモリデバイス４ａの入力端子５ａ）のみに接続されている。この場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、終端抵抗を配置しない場合と同様、−０．３３である。また、２段目以降の分岐点での反射の大きさは−０．３０となり、−０．３３よりも絶対値が小さい。
【００５７】
また、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのいずれか一箇所（図４では、メモリデバイス４ａの入力端子５ａ）のみに終端抵抗９を配置した場合は、終端抵抗９を配置したメモリデバイス４ａからの反射波を低減することができる。
【００５８】
したがって、本第３実施形態のメモリモジュール１Ｂによれば、信号線路６の分岐点での信号反射が増加するのを抑制することができる。そして、終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａでの信号反射を低減させることができる。
【００５９】
また、本第３実施形態のメモリモジュール１Ｂを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【実施例】
【００６０】
（実施例１）
本実施例１におけるメモリモジュール及びメモリシステムを、上記第１実施形態の図１及び図２の構成とした。メモリコントローラ５１から出力される信号の波形はコンピュータシミュレーションで求めた。シミュレーションでは、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。
【００６１】
メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ（ＤＤＲ２−８００のアドレス／コマンド信号に相当する）、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。
【００６２】
マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ，１５ｍｍ，１０ｍｍとした。
【００６３】
メモリモジュール１は、メモリデバイスを８個搭載した形態とした。メモリモジュール１の配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。
【００６４】
メモリモジュール１の２段目の分岐点７ｂ，７ｃの一方のみ、本実施例１では分岐点７ｂにのみ終端抵抗９を接続しており、終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００６５】
図５（ａ）は、実施例１の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図５（ｂ）は、実施例１の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００６６】
（比較例１）
比較例１におけるメモリモジュールを図９の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図９のメモリモジュール１０１を接続した構成とした。そして、終端抵抗９を配置しないメモリモジュール１０１を用い、配線のインピーダンス、メモリコントローラモデル、メモリデバイスモデル、入力信号は、実施例１と同様の設定でシミュレーションを行った。
【００６７】
図１０（ａ）は、比較例１の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１０（ｂ）は、比較例１の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００６８】
図５と図１０とを比較すると、比較例１による信号の波形に対して、実施例１による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００６９】
（実施例２）
本実施例２におけるメモリモジュールを、上記第２実施形態の図３の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図３のメモリモジュール１Ａを接続した構成とした。本実施例２のメモリモジュール１Ａでは、３段目の分岐点７ｄ〜７ｇのうちいずれか一箇所、つまり分岐点７ｄのみに終端抵抗９が接続されている。
【００７０】
波形シミュレーションでは、実施例１と同様に、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ、１５ｍｍ、１０ｍｍとした。メモリモジュール１Ａについても、実施例１と同様に、メモリデバイスを８個搭載した形態である。メモリモジュール１Ａの配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。
【００７１】
メモリモジュール１Ａの３段目の分岐点７ｄ〜７ｇのいずれか一箇所、本実施例２では分岐点７ｄのみに終端抵抗９が接続されており、終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００７２】
３段目の分岐点７ｄに終端抵抗９を設けた場合は、終端抵抗９以降に接続されたメモリデバイス４ａ，４ｂからの反射を低減できる。
【００７３】
図６（ａ）は、実施例２の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図６（ｂ）は、実施例２の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００７４】
図６と図１０とを比較すると、比較例１による信号の波形に対して、実施例２による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００７５】
（実施例３）
本実施例３におけるメモリモジュールを、上記第３実施形態の図４の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図４のメモリモジュール１Ｂを接続した構成とした。本実施例３のメモリモジュール１Ｂでは、複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのうち、一箇所、つまり入力端子５ａのみに終端抵抗９が接続されている。
【００７６】
波形シミュレーションでは、実施例１，２と同様に、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ、１５ｍｍ、１０ｍｍとした。メモリモジュール１Ｂについても、実施例１，２と同様に、メモリデバイスを８個搭載した形態である。メモリモジュール１Ｂの配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。終端抵抗９の終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００７７】
図７（ａ）は、実施例３の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図７（ｂ）は、実施例３の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００７８】
図７と図１０とを比較すると、比較例１による信号の波形に対して、実施例３による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００７９】
（実施例４）
図８は、各実施例１〜３の構成について、メモリモジュール上の終端抵抗９の抵抗値に対するジッタを比較した結果を示す図である。マザーボード５０の伝送線路５２の線路インピーダンスが５５Ω、メモリモジュールの信号線路６の線路インピーダンスが非特許文献１に記載された構造を想定した６０Ω程度の場合にジッタを抑制することができる。終端抵抗９の抵抗値が４０Ωよりも小さくなると、信号波形の振幅が動作電圧を確保することができなくなる程小さくなる。一方、終端抵抗９の抵抗値が４００Ωよりも大きくなると、反射低減の効果が低減し、従来技術（終端抵抗９を設けない構成）よりと同程度のジッタが発生する。したがって、終端抵抗９の抵抗値は、４０Ω以上４００Ω以下であるのがよい。
【００８０】
特に、終端抵抗９の抵抗値が４０Ω以上７５Ω以下の場合は、メモリモジュールの線路インピーダンスとのミスマッチが小さくなり、信号の反射が低減し、より効果的にジッタを抑制する効果がある。
【００８１】
（比較例２）
比較例２におけるメモリモジュールを図１１の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図１１のメモリモジュール１０１Ａを接続した構成とした。
【００８２】
比較例２のメモリモジュール１０１Ａでは、信号線路６における１段目の分岐点７ａに終端抵抗９が接続された、対称的な配線構造となっている。終端抵抗９は、終端電圧線路１０に接続されている。
【００８３】
図１２（ａ）は、比較例２の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１２（ｂ）は、比較例２の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。信号線路６における１段目の分岐点７ａに終端抵抗９が接続されると、反射の大きさは、−０．５となり、負の反射波が増加することによって、ジッタが増加する。図１２に示した波形と各実施例１〜３の波形である図５〜７を比較すると、ジッタが増加していることが分かる。
【００８４】
（比較例３）
図１３は、比較例３のメモリモジュールのトポロジー図である。比較例３のメモリモジュール１０１Ｂでは、信号線路６における２段目の分岐点７ｂ，７ｃの両方に、それぞれ終端抵抗９が接続された、対称的な配線構造となっている。各終端抵抗９は、終端電圧線路１０に接続されている。終端抵抗９の抵抗値は、１２０Ωである。
【００８５】
図１４（ａ）は、比較例３の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１４（ｂ）は、比較例３の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。実施例１における図５に示す信号の波形と、比較例３における図１４に示す信号の波形とを比較すると、実施例１の方がより少ない部品点数で波形が改善されていることが分かる。
【００８６】
以上、本発明は、上述した実施形態及び実施例に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【符号の説明】
【００８７】
１，１Ａ，１Ｂ…メモリモジュール、３…外部入力端子、４ａ〜４ｈ…メモリデバイス、５ａ〜５ｈ…入力端子、６…信号線路、７ｂ〜７ｇ…２段目以降の分岐点、９…終端抵抗、５１…メモリコントローラ、５２…伝送線路、１００…メモリシステム
【技術分野】
【０００１】
本発明は、モジュール基板に複数のメモリデバイスが搭載されたメモリモジュール、複数のメモリモジュールを備えたメモリシステムに関する。
【背景技術】
【０００２】
一般的なメモリシステムは、メモリコントローラが実装されたマザーボード、複数のメモリデバイスを有し、マザーボードに搭載されるメモリモジュールを備えて構成される。メモリデバイスとしては、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random Access Memory）が一般的に知られている。
【０００３】
メモリコントローラは、クロック信号とアドレス／コマンド信号を送信する。メモリモジュールの複数のメモリデバイスは、クロック信号とアドレス／コマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保や増設の必要性から、マザーボードに複数のメモリモジュールを搭載して使用する場合が多い。
【０００４】
メモリモジュールのクロック信号とアドレス／コマンド信号の代表的な配線トポロジーは、それぞれ非特許文献１のＰａｇｅ ４．２０．１１−２５とＰａｇｅ ４．２０．１１−３７に記載されているように、レジスタを有さないアンバッファのものである。
【０００５】
ＤＤＲ２−ＳＤＲＡＭでは、複数のメモリデバイスがアドレス／コマンド信号を同時刻で受信するように、アドレス／コマンド信号を伝送する信号線路（アドレス／コマンド配線）は、２分岐が繰り返される多段等長分岐構造である。
【０００６】
図１５は、従来のメモリモジュールのトポロジー図である。図１５に示すメモリデバイス４ａ〜４ｈは、ＤＤＲ２−ＳＤＲＡＭである。図１５に示すように、メモリモジュール１０１が８つのメモリデバイス４ａ〜４ｈを有する場合、外部入力端子３とメモリデバイス４ａ〜４ｈとを接続するアドレス／コマンド配線６は、２分岐を３回繰り返して形成されている。なお、アドレス／コマンド配線６には、最初に２分岐する入力側にダンピング抵抗８が設けられている。また、図示は省略するが、クロック信号を伝送する信号線路（クロック配線）も、同様に、２分岐が繰り返される多段等長分岐構造である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】JEDEC Standard No.21C Page 4.20.11 PC2-6400/PC2-5300/PC2-4200/PC2-3200 DDR2 Unbuffered SO-DIMM Reference Design Specification Revision 2.5 July,2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、複数枚のメモリモジュールをマザーボードに接続する場合、アドレス／コマンド配線とクロック配線とでは、マザーボード上のメモリコントローラに接続する配線構造が異なる。
【０００９】
図１６は、メモリコントローラとメモリモジュールとの接続関係を示す図である。図１６（ａ）はアドレス／コマンド配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図、図１６（ｂ）はクロック配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。図１６（ａ）に示すように、アドレス／コマンド配線については、メモリコントローラ５１と複数のメモリモジュール１０１−１，１０１−２の外部入力端子３（図１５参照）とが共通の伝送線路５２で接続されている。なお、伝送線路５２には、マザーボード５０に実装されている終端抵抗５４が設けられている。これに対し、図１５（ｂ）に示すように、クロック配線については、メモリコントローラ５１と複数のメモリモジュール１０１−１，１０１−２とが、互いに独立した伝送線路１５２−１，１５２−２で接続されている。
【００１０】
しかしながら、複数のメモリモジュール１０１−１，１０１−２を使用すると、アドレス／コマンド配線において、メモリモジュール１０１−１，１０１−２間で、伝送線路５２を通じて共振が発生する場合がある。つまり、メモリコントローラ５１からは、アドレス／コマンド信号が各メモリモジュール１０１−１，１０１−２に伝送線路５２を通じて送信されるが、各メモリモジュール１０１−１，１０１−２では、入力した信号の一部が反射することがある。そして、メモリモジュール１０１−１では、メモリモジュール１０１−２で反射した反射波とアドレス／コマンド信号とが共振し、メモリモジュール１０１−２では、メモリモジュール１０１−１で反射した反射波とアドレス／コマンド信号とが共振することとなる。このようにアドレス／コマンド信号とその反射波との共振が発生すると、ジッタが増大してしまう。そのため、マザーボード５０には、終端抵抗５４が設けられ、メモリモジュール１０１のモジュール基板には、ダンピング抵抗８（図１５）が設けられており、ある程度はジッタを低減することができる。しかし、これら終端抵抗５４及びダンピング抵抗８だけでは、ジッタの低減にも限界があり、更なる改善が望まれていた。
【００１１】
なお、クロック配線については、図１６（ｂ）に示すように、メモリモジュール１０１−１，１０１−２がそれぞれ独立した伝送線路１５２−１，１５２−２でメモリコントローラ５１に接続されている。各メモリモジュール１０１−１，１０１−２で発生した反射波は、メモリコントローラ５１の出力インピーダンスにより減衰され、メモリコントローラ５１を介してメモリモジュール間で相互に授受されることはない。したがって、クロック信号とその反射波とで共振することはない。
【００１２】
本発明は、メモリデバイスにおける信号の反射を抑制するメモリモジュール及びこのメモリモジュールを複数備えてジッタを低減できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のメモリモジュールは、外部からアドレス／コマンド信号の入力を受ける外部入力端子と、前記外部入力端子からのアドレス／コマンド信号を受信する複数のメモリデバイスと、前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって２分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス／コマンド信号を伝送する信号線路と、前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって２段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、ことを特徴とする。
【００１４】
本発明のメモリシステムは、複数の上記メモリモジュールと、アドレス／コマンド信号を送信するメモリコントローラと、前記メモリコントローラから送信されたアドレス／コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、ことを特徴とする。
【発明の効果】
【００１５】
本発明のメモリモジュールによれば、信号線路の分岐点での信号反射が増加するのを抑制しつつ、終端抵抗が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイスでの信号反射を低減させることができる。
【００１６】
また、本発明のメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係るメモリモジュールのトポロジー図である。
【図２】メモリシステムのトポロジー図である。
【図３】本発明の第２実施形態に係るメモリモジュールのトポロジー図である。
【図４】本発明の第３実施形態に係るメモリモジュールのトポロジー図である。
【図５】（ａ）は実施例１の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例１の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図６】（ａ）は実施例２の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例２の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図７】（ａ）は実施例３の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は実施例３の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図８】各実施例１〜３の構成について、メモリモジュール上の終端抵抗の抵抗値に対するジッタを比較した結果を示す図である。
【図９】比較例１のメモリモジュールのトポロジー図である。
【図１０】（ａ）は比較例１の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例１の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１１】比較例２のメモリモジュールのトポロジー図である。
【図１２】（ａ）は比較例２の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例２の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１３】比較例３のメモリモジュールのトポロジー図である。
【図１４】（ａ）は比較例３の２つのメモリモジュールのうち、マザーボード上の一方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。（ｂ）は比較例３の２つのメモリモジュールのうち、マザーボード上の他方の外部出力端子に接続されたメモリモジュールのメモリデバイスにおける信号の波形を示す図である。
【図１５】従来のメモリモジュールのトポロジー図である。
【図１６】（ａ）はアドレス／コマンド配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。（ｂ）はクロック配線に対するメモリコントローラとメモリモジュールとの接続関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１９】
［第１実施形態］
図１は、本発明の第１実施形態に係るメモリモジュールのトポロジー図である。図１に示すメモリモジュール１は、ＤＤＲ２−ＳＤＲＡＭのアンバッファメモリモジュールである。このメモリモジュール１は、モジュール基板２と、モジュール基板２に形成され、外部からアドレス／コマンド信号の入力を受ける外部入力端子３と、モジュール基板２に実装された複数のメモリデバイス４ａ〜４ｈと、を備えている。各メモリデバイス４ａ〜４ｈは、アドレス／コマンド信号の入力を受けるための入力端子５ａ〜５ｈを有している。
【００２０】
また、メモリモジュール１は、モジュール基板２に形成され、外部入力端子３と複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈとを電気的に接続する信号線路（アドレス／コマンド配線）６を備えている。これにより、外部入力端子３に入力されたアドレス／コマンド信号は、信号線路６を伝送されて、各メモリデバイス４ａ〜４ｈに送信される。また、メモリモジュール１は、モジュール基板２に実装され、信号線路６に設けられたダンピング抵抗８を備えている。
【００２１】
信号線路６は、外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２分岐を複数回繰り返して形成されている。詳述すると、信号線路６は、複数の配線パターン６ａ〜６ｐで構成されている。配線パターン６ａの一端は外部入力端子３に接続され、配線パターン６ａの他端はダンピング抵抗８の一方の端子に接続されている。ダンピング抵抗８の他方の端子は配線パターン６ｂの一端に接続されている。配線パターン６ｂの他端を分岐点７ａとし、分岐点７ａには、配線パターン６ｃの一端及び配線パターン６ｄの一端が接続されている。配線パターン６ｃの他端を分岐点７ｂとし、分岐点７ｂには、配線パターン６ｅの一端及び配線パターン６ｆの一端が接続されている。また、配線パターン６ｄの他端を分岐点７ｃとし、分岐点７ｃには、配線パターン６ｇの一端及び配線パターン６ｈの一端が接続されている。配線パターン６ｅの他端を分岐点７ｄとし、分岐点７ｄには、配線パターン６ｉの一端及び配線パターン６ｊの一端が接続されている。配線パターン６ｆの他端を分岐点７ｅとし、分岐点７ｅには、配線パターン６ｋの一端及び配線パターン６ｌの一端が接続されている。配線パターン６ｇの他端を分岐点７ｆとし、分岐点７ｆには、配線パターン６ｍの一端及び配線パターン６ｎの一端が接続されている。配線パターン６ｈの他端を分岐点７ｇとし、分岐点７ｇには、配線パターン６ｏの一端及び配線パターン６ｐの一端が接続されている。配線パターン６ｉ〜６ｐの他端のそれぞれには、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのそれぞれが接続されている。
【００２２】
ここで、信号線路６において外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって、分岐点７ａを１段目の分岐点、分岐点７ｂ，７ｃを２段目の分岐点、分岐点７ｄ，７ｅ，７ｆ，７ｇを３段目の分岐点という。
【００２３】
また、配線パターン６ｃ，６ｄは、互いに等しい長さに設定されており、配線パターン６ｅ〜６ｈは、互いに等しい長さに設定されており、配線パターン６ｉ〜６ｐは、互いに等しい長さに設定されている。つまり、配線パターン６ｃと配線パターン６ｄとは分岐点７ａで等長分岐している。また、配線パターン６ｅと配線パターン６ｆとは分岐点７ｂで、配線パターン６ｇと配線パターン６ｈとは分岐点７ｃで、それぞれ等長分岐している。また、配線パターン６ｉと配線パターン６ｊとは分岐点７ｄで、配線パターン６ｋと配線パターン６ｌとは分岐点７ｅで、配線パターン６ｍと配線パターン６ｎとは分岐点７ｆで、配線パターン６ｏと配線パターン６ｐとは分岐点７ｇで、それぞれ等長分岐している。このように、信号線路６は、多段等長分岐配線構造となっている。ダンピング抵抗８は、外部入力端子３と信号線路６における１段目の分岐点７ａとの間に設けられている。なお、図示は省略するが、クロック配線も同様に多段等長分岐配線構造となっている。
【００２４】
メモリモジュール１は、信号線路６における外部入力端子３から複数のメモリデバイス４ａ〜４ｈに向かって２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点にのみ接続された終端抵抗９を備えている。本第１実施形態では、終端抵抗９は、２段目の分岐点７ｂ及び分岐点７ｃのうちいずれか一方（図１では、分岐点７ｂ）にのみ接続されている。具体的には、終端抵抗９の一方の端子（一端）９ａが分岐点７ｂに接続されている。終端抵抗９の他方の端子（他端）９ｂは、終端電圧が印加された終端電圧線路１０に接続されている。この終端電圧は、任意に設定できるが、アドレス／コマンド信号のハイレベルとローレベルとの電位差の１／２の電圧に設定するのがよい。
【００２５】
図２は、メモリシステムのトポロジー図である。メモリシステム１００は、上述したメモリモジュール１を複数備えている。本第１実施形態では、メモリシステム１００は、２つのメモリモジュール１−１，１−２を備えている。
【００２６】
また、メモリシステム１００は、マザーボード５０と、マザーボード５０に実装されたメモリコントローラ５１と、マザーボード５０に形成された伝送線路５２と、伝送線路５２に設けられたダンピング抵抗５３及び終端抵抗５４とを備えている。また、メモリシステム１００は、マザーボード５０に形成され、伝送線路５２に接続されてメモリモジュール１（１−１，１−２）の外部入力端子３が接続可能な複数の外部出力端子５５ａ，５５ｂを備えている。
【００２７】
具体的に説明すると、伝送線路５２は、複数の配線パターン５２ａ，５２ｂ，５２ｃからなる。メモリコントローラ５１は、アドレス／コマンド信号を出力する出力端子５１ａを有しており、出力端子５１ａが、ダンピング抵抗５３の一端に接続されている。ダンピング抵抗５３の他端は、配線パターン５２ａの一端に接続されている。配線パターン５２ａの他端は、配線パターン５２ｂの一端に接続されている。配線パターン５２ｂの他端は、配線パターン５２ｃの一端に接続されている。配線パターン５２ｃの他端は、終端抵抗５４の一端に接続されている。終端抵抗５４の他端は、終端電圧が印加された終端電圧線路５６に接続されている。配線パターン５２ａと配線パターン５２ｂとの接続点５７ａには、外部出力端子５５ａが接続されている。配線パターン５２ｂと配線パターン５２ｃとの接続点５７ｂには、外部出力端子５５ｂが接続されている。
【００２８】
メモリコントローラ５１は、アドレス／コマンド信号を伝送線路５２に出力する。アドレス／コマンド信号は、伝送線路５２を伝送され、外部出力端子５５ａ及び外部出力端子５５ｂを介してメモリモジュール１−１及びメモリモジュール１−２の外部入力端子３に送信される。
【００２９】
次に、共振によるジッタ発生のメカニズムについて説明する。図１に示すように、アドレス／コマンド配線である信号線路６は対称的な等長分岐配線構造である。このような配線構造とすることよって、外部入力端子３から各メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈまでのアドレス／コマンド信号の遅延時間を揃えることができる。
【００３０】
しかし、分岐点７ａ〜７ｇ及び各メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈでは、線路インピーダンスの不連続面となるので、反射波が発生する。そして、分岐点７ｂ及び分岐点７ｃで発生した反射波、分岐点７ｄ〜７ｇで発生した反射波、入力端子５ａ〜５ｈで発生した反射波は、それぞれ外部入力端子３に揃って到達するため、反射波の重ね合わせによって、大きな反射波となる。
【００３１】
ここで、アドレス／コマンド配線における伝送線路５２と、図１６（ｂ）に示すクロック配線における伝送線路１５２−１，１５２−２とは、配線構造が異なる。したがって、クロック信号については、反射波が発生しても、メモリコントローラ５１の出力インピーダンスによって反射波が減衰されて、共振が発生することはない。
【００３２】
一方、アドレス／コマンド信号については、ダンピング抵抗８のみでは、反射波を十分に低減することができず、メモリデバイス４ａ〜４ｈや分岐点７ａ〜７ｇで反射が発生すると、伝送線路５２を通じて共振が発生し、反射波が増大するに連れてジッタが増大する。
【００３３】
次に、反射波の発生メカニズムについて説明する。インピーダンス不連続面で発生する反射波は、信号の変化方向に対して正（プラス方向）の電圧反射と負（マイナス方向）の電圧反射の２種類がある。正の電圧反射は、インピーダンスが低い線路から高い線路のインピーダンス不連続面で発生する。具体的には、配線パターン６ｉ〜６ｐよりもメモリデバイス４ａ〜４ｈの方が高インピーダンスであるため、正の電圧反射は、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈで発生する。一方、負の電圧反射は、インピーダンスが高い線路から低い線路のインピーダンス不連続面で発生する。具体的には、負の電圧反射は、分岐点７ａ〜７ｇで発生する。特に負の電圧反射は、信号振幅を小さくし波形品質が大きく劣化する。そのため、負の電圧反射を増やさないようにしつつ、正の電圧反射を低減することでジッタを低減できると分析した。
【００３４】
そして、終端抵抗９の配置位置について検討した結果、２段目以降の分岐点７ｂ〜７ｇ、及び複数のメモリデバイスの入力端子５ａ〜５ｈのうち、いずれか一点、特に２段目の分岐点７ｂ，７ｃのいずれか一点のみに終端抵抗９を接続するのがよいことが分かった。
【００３５】
以下、終端抵抗９の配置位置を変えながら、多段等長分岐配線の分岐点７ａ〜７ｇとメモリデバイスの入力端子５ａ〜５ｈ（インピーダンス不連続面）からの反射の大きさに比較を行った。
【００３６】
ここで、図９は、比較例１のメモリモジュールのトポロジー図である。図９に示すメモリモジュール１０１は、図１に示すメモリモジュール１における終端抵抗９と終端電圧線路１０がない以外は同一の構成であり、対応する構成要素には同じ番号を付している。また、図１１は、比較例２のメモリモジュールのトポロジー図である。図１１に示すメモリモジュール１０１Ａは、図１に示すメモリモジュール１における終端抵抗９の接続位置を分岐点７ａにした以外は同一の構成であり、対応する構成要素には同じ番号を付している。
【００３７】
まず、図９に示す比較例１のメモリモジュール１０１において、信号の反射の大きさｒは、分岐前の線路インピーダンスＺ１と分岐後の線路インピーダンスＺ２を用いて、式（１）で表される。
ｒ＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） ・・・・・・（１）
【００３８】
図９のいずれの分岐点７ａ〜７ｇにも終端抵抗を配置しない場合の反射の大きさについて計算する。外部入力端子３から信号を入力した場合に分岐点７ａで反射し、外部入力端子３における反射波の大きさは、以下の式（２）で表される。
ｒ＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１） ・・・・・・（２）
【００３９】
ここで、Ｚ１は配線パターン６ｂの線路インピーダンスであり、Ｚ２は配線パターン６ｃ，６ｄの合成インピーダンスである。合成インピーダンスＺ２は、以下の式（３）となる。
１／Ｚ２＝１／Ｚ１＋１／Ｚ１ ・・・・・・（３）
【００４０】
配線パターン６ｃ，６ｄの合成インピーダンスＺ２について解くと、以下の式（４）となる。
Ｚ２＝０．５×Ｚ１ ・・・・・・（４）
【００４１】
これより、反射の大きさｒは式（１）と式（４）を用いて、以下の式（５）となる。
ｒ＝（０．５×Ｚ１−Ｚ１）／（０．５×Ｚ１＋Ｚ１）
＝−０．３３ ・・・・・・（５）
【００４２】
次に、図１１に示す比較例２のメモリモジュール１０１Ａにおいて、分岐点７ａに線路インピーダンスＺ１と等しい大きさの終端抵抗９を配置した場合の反射の大きさは、−０．５となる。なお、２段目の分岐点７ｂ，７ｃでの合計の反射の大きさは−０．１７となり、−０．３３よりも絶対値が小さい。更に、３段目の分岐点７ｄ〜７ｇでの合計の反射の大きさも−０．１５となり、−０．３３よりも絶対値が小さい。したがって、これら各段での反射波は、外部入力端子３に到達するタイミングが異なるため、重なり合うことはなく、外部入力端子３に到達する負の反射波のうち、１段目の分岐点７ａでの反射波が最も大きいこととなる。
【００４３】
これに対し、本第１実施形態の図１に示すように、２段目の分岐点７ｂのみに終端抵抗９を配置した場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、−０．３３である。これより、１段目の分岐点７ａに終端抵抗９を配置した場合は、負の反射波が大きくなり、波形品質が大きく劣化する。これに対し、２段目の分岐点７ｂの一箇所のみに終端抵抗９を配置した場合は、負の反射波は、終端抵抗９を配置しない場合と変わらない。なお、図示は省略するが、分岐点７ｃの一箇所のみに終端抵抗９を配置した場合も同様である。
【００４４】
一方、正の反射については、図１１に示すように分岐点７ａに終端抵抗９を配置すると、８個のメモリデバイス４ａ〜４ｈからの反射波を低減することができる。
【００４５】
これに対し、図１に示すように２段目の分岐点７ｂ，７ｃのいずれか一方の分岐点７ｂのみに終端抵抗９を配置した場合は、４個のメモリデバイス４ａ〜４ｄからの反射波を低減することができる。なお、分岐点７ｃのみに終端抵抗９を配置した場合は、メモリデバイス４ｅ〜４ｈからの反射波を低減することができる。これより、正の反射の低減効果は、一段目の分岐点７ａに終端抵抗を配した場合が最も高く、次に２段目の分岐点７ｂ（又は分岐点７ｃ）に配置した場合が高いと考えられる。
【００４６】
以上の検証に基づくと、図１１に示すように、１段目の分岐点７ａに終端抵抗９を配置すると、正の反射波（メモリデバイスからの反射波）は低減できるものの、負の反射波（分岐点７ａにおける反射波）が増大する。これに対し、２段目の分岐点７ｂ及び分岐点７ｃのどちらか一方（図１では分岐点７ｂ）のみに終端抵抗９を配置した場合、終端抵抗９を配置しない場合と比較して、負の反射波の増大を抑制しつつ、正の反射波を効果的に低減することができる。
【００４７】
以上、本第１実施形態によれば、終端抵抗９を２段目の分岐点７ｂに設けることによって、メモリデバイス４ａ〜４ｄからの正の電圧反射を低減することができる。つまり、信号線路６において終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａ〜４ｄでの信号反射を低減させることができる。また、分岐点７ａにおけるインピーダンス不連続によって発生する負の電圧反射は、従来と同じ大きさである。そのため、分岐点７ａにおける負の電圧反射の増加を抑制しつつ、正の電圧反射を低減することができる。したがって、メモリモジュール１−１，１−２間での共振が抑制され、ジッタを低減することができる。これにより、アドレス／コマンド信号の信号伝送の高速化が可能になる。
【００４８】
また、追加部品は、終端抵抗９のみであるため、少ない実装面積で実現することが可能である。
【００４９】
なお、ＤＤＲ２−ＳＤＲＡＭでは、メモリモジュール１上の複数のメモリデバイス４ａ〜４ｈがクロック信号を同時刻で受信する必要があるため、クロック信号の配線は多段等長分岐構造であり、かつ、抵抗部品が対称的な位置に配置されている必要がある。一方、アドレス/コマンド信号は、動作に影響を及ぼさない範囲においてクロック信号に対するタイミングを調整することできることから、終端抵抗９を配置した非対称的な配線構造でも良いと考えられる。
【００５０】
［第２実施形態］
次に、本発明の第２実施形態のメモリモジュールについて説明する。図３は、本発明の第２実施形態に係るメモリモジュールのトポロジー図である。図３に示すメモリモジュール１Ａは、図１に示すメモリモジュール１における終端抵抗９の接続位置を分岐点７ｄにした以外は上記第１実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。
【００５１】
本第２実施形態では、終端抵抗９は、信号線路６における３段目の分岐点７ｄ〜７ｇのうちいずれか一点（図３では、分岐点７ｄ）のみに接続されている。この場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、終端抵抗を配置しない場合と同様、−０．３３である。また、２段目以降の分岐点での反射の大きさは−０．３１となり、−０．３３よりも絶対値が小さい。
【００５２】
また、３段目の分岐点７ｄ〜７ｇのいずれか一箇所（図３では、分岐点７ｄ）のみに終端抵抗９を配置した場合は、２個のメモリデバイス４ａ，４ｂからの反射を低減することができる。
【００５３】
したがって、本第２実施形態のメモリモジュール１Ａによれば、信号線路６の分岐点での信号反射が増加するのを抑制することができる。そして、信号線路６において終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａ，４ｂでの信号反射を低減させることができる。
【００５４】
また、本第２実施形態のメモリモジュール１Ａを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【００５５】
［第３実施形態］
次に、本発明の第３実施形態のメモリモジュールについて説明する。図４は、本発明の第３実施形態に係るメモリモジュールのトポロジー図である。図４に示すメモリモジュール１Ｂは、図１に示すメモリモジュール１における終端抵抗９の接続位置をメモリデバイス４ａの入力端子５ａにした以外は上記第１実施形態と同様の構成であり、対応する構成要素には同じ番号を付している。
【００５６】
本第３実施形態では、終端抵抗９は、複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのうちいずれか一点（図４では、メモリデバイス４ａの入力端子５ａ）のみに接続されている。この場合の１段目の分岐点７ａから外部入力端子３への反射の大きさは、終端抵抗を配置しない場合と同様、−０．３３である。また、２段目以降の分岐点での反射の大きさは−０．３０となり、−０．３３よりも絶対値が小さい。
【００５７】
また、メモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのいずれか一箇所（図４では、メモリデバイス４ａの入力端子５ａ）のみに終端抵抗９を配置した場合は、終端抵抗９を配置したメモリデバイス４ａからの反射波を低減することができる。
【００５８】
したがって、本第３実施形態のメモリモジュール１Ｂによれば、信号線路６の分岐点での信号反射が増加するのを抑制することができる。そして、終端抵抗９が接続される点よりもアドレス／コマンド信号の伝送方向下流に存在するメモリデバイス４ａでの信号反射を低減させることができる。
【００５９】
また、本第３実施形態のメモリモジュール１Ｂを複数備えるメモリシステムによれば、メモリモジュール間の共振が抑制され、ジッタを低減できる。そのため、信号伝送の高速化が可能となる。
【実施例】
【００６０】
（実施例１）
本実施例１におけるメモリモジュール及びメモリシステムを、上記第１実施形態の図１及び図２の構成とした。メモリコントローラ５１から出力される信号の波形はコンピュータシミュレーションで求めた。シミュレーションでは、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。
【００６１】
メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ（ＤＤＲ２−８００のアドレス／コマンド信号に相当する）、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。
【００６２】
マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ，１５ｍｍ，１０ｍｍとした。
【００６３】
メモリモジュール１は、メモリデバイスを８個搭載した形態とした。メモリモジュール１の配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。
【００６４】
メモリモジュール１の２段目の分岐点７ｂ，７ｃの一方のみ、本実施例１では分岐点７ｂにのみ終端抵抗９を接続しており、終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００６５】
図５（ａ）は、実施例１の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図５（ｂ）は、実施例１の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００６６】
（比較例１）
比較例１におけるメモリモジュールを図９の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図９のメモリモジュール１０１を接続した構成とした。そして、終端抵抗９を配置しないメモリモジュール１０１を用い、配線のインピーダンス、メモリコントローラモデル、メモリデバイスモデル、入力信号は、実施例１と同様の設定でシミュレーションを行った。
【００６７】
図１０（ａ）は、比較例１の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１０（ｂ）は、比較例１の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００６８】
図５と図１０とを比較すると、比較例１による信号の波形に対して、実施例１による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００６９】
（実施例２）
本実施例２におけるメモリモジュールを、上記第２実施形態の図３の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図３のメモリモジュール１Ａを接続した構成とした。本実施例２のメモリモジュール１Ａでは、３段目の分岐点７ｄ〜７ｇのうちいずれか一箇所、つまり分岐点７ｄのみに終端抵抗９が接続されている。
【００７０】
波形シミュレーションでは、実施例１と同様に、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ、１５ｍｍ、１０ｍｍとした。メモリモジュール１Ａについても、実施例１と同様に、メモリデバイスを８個搭載した形態である。メモリモジュール１Ａの配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。
【００７１】
メモリモジュール１Ａの３段目の分岐点７ｄ〜７ｇのいずれか一箇所、本実施例２では分岐点７ｄのみに終端抵抗９が接続されており、終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００７２】
３段目の分岐点７ｄに終端抵抗９を設けた場合は、終端抵抗９以降に接続されたメモリデバイス４ａ，４ｂからの反射を低減できる。
【００７３】
図６（ａ）は、実施例２の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図６（ｂ）は、実施例２の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００７４】
図６と図１０とを比較すると、比較例１による信号の波形に対して、実施例２による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００７５】
（実施例３）
本実施例３におけるメモリモジュールを、上記第３実施形態の図４の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図４のメモリモジュール１Ｂを接続した構成とした。本実施例３のメモリモジュール１Ｂでは、複数のメモリデバイス４ａ〜４ｈの入力端子５ａ〜５ｈのうち、一箇所、つまり入力端子５ａのみに終端抵抗９が接続されている。
【００７６】
波形シミュレーションでは、実施例１，２と同様に、マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃのインピーダンスを５５Ωとした。メモリコントローラ５１は、電圧源と内部抵抗と寄生容量の等価回路でモデル化した。電圧源は、振幅０．９Ｖ±０．９Ｖ、２００ＭＨｚ、立ち上がり時間１００ｐｓの擬似ランダム信号を出力する。内部抵抗と寄生容量は、それぞれ、１８Ωと３ｐＦとした。マザーボード５０上のダンピング抵抗５３と終端抵抗５４の抵抗値は、それぞれ１０Ωと４７Ωとした。マザーボード５０上の配線パターン５２ａ，５２ｂ，５２ｃの長さは、それぞれ４０ｍｍ、１５ｍｍ、１０ｍｍとした。メモリモジュール１Ｂについても、実施例１，２と同様に、メモリデバイスを８個搭載した形態である。メモリモジュール１Ｂの配線パターン６ａ〜６ｐのインピーダンスは、非特許文献１に記載の構造から６０Ωである。配線パターン６ａの長さは３．３ｍｍ、配線パターン６ｂの長さは２５ｍｍ、配線パターン６ｃ，６ｄの長さは１９．５ｍｍ、配線パターン６ｅ〜６ｈの長さは７．７ｍｍ、配線パターン６ｉ〜６ｐの長さは４．０ｍｍである。メモリデバイス４ａ〜４ｈは、入力抵抗と寄生容量の等価回路で表現し、抵抗と寄生容量は、それぞれ１ＭΩと３ｐＦとした。終端抵抗９の終端抵抗値は４０Ωとした。終端抵抗９は終端電圧線路１０に接続されており、終端電圧は０．９Ｖである。
【００７７】
図７（ａ）は、実施例３の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図７（ｂ）は、実施例３の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。
【００７８】
図７と図１０とを比較すると、比較例１による信号の波形に対して、実施例３による信号の波形に改善が見られ、ジッタを抑制する効果が見られる。
【００７９】
（実施例４）
図８は、各実施例１〜３の構成について、メモリモジュール上の終端抵抗９の抵抗値に対するジッタを比較した結果を示す図である。マザーボード５０の伝送線路５２の線路インピーダンスが５５Ω、メモリモジュールの信号線路６の線路インピーダンスが非特許文献１に記載された構造を想定した６０Ω程度の場合にジッタを抑制することができる。終端抵抗９の抵抗値が４０Ωよりも小さくなると、信号波形の振幅が動作電圧を確保することができなくなる程小さくなる。一方、終端抵抗９の抵抗値が４００Ωよりも大きくなると、反射低減の効果が低減し、従来技術（終端抵抗９を設けない構成）よりと同程度のジッタが発生する。したがって、終端抵抗９の抵抗値は、４０Ω以上４００Ω以下であるのがよい。
【００８０】
特に、終端抵抗９の抵抗値が４０Ω以上７５Ω以下の場合は、メモリモジュールの線路インピーダンスとのミスマッチが小さくなり、信号の反射が低減し、より効果的にジッタを抑制する効果がある。
【００８１】
（比較例２）
比較例２におけるメモリモジュールを図１１の構成とし、メモリシステムを、図２のマザーボード５０に、メモリモジュール１の代わりに、図１１のメモリモジュール１０１Ａを接続した構成とした。
【００８２】
比較例２のメモリモジュール１０１Ａでは、信号線路６における１段目の分岐点７ａに終端抵抗９が接続された、対称的な配線構造となっている。終端抵抗９は、終端電圧線路１０に接続されている。
【００８３】
図１２（ａ）は、比較例２の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１２（ｂ）は、比較例２の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。信号線路６における１段目の分岐点７ａに終端抵抗９が接続されると、反射の大きさは、−０．５となり、負の反射波が増加することによって、ジッタが増加する。図１２に示した波形と各実施例１〜３の波形である図５〜７を比較すると、ジッタが増加していることが分かる。
【００８４】
（比較例３）
図１３は、比較例３のメモリモジュールのトポロジー図である。比較例３のメモリモジュール１０１Ｂでは、信号線路６における２段目の分岐点７ｂ，７ｃの両方に、それぞれ終端抵抗９が接続された、対称的な配線構造となっている。各終端抵抗９は、終端電圧線路１０に接続されている。終端抵抗９の抵抗値は、１２０Ωである。
【００８５】
図１４（ａ）は、比較例３の２つのメモリモジュールのうち、マザーボード５０上の一方の外部出力端子５５ａに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。図１４（ｂ）は、比較例３の２つのメモリモジュールのうち、マザーボード５０上の他方の外部出力端子５５ｂに接続されたメモリモジュールのメモリデバイス４ａにおける信号の波形を示す図である。実施例１における図５に示す信号の波形と、比較例３における図１４に示す信号の波形とを比較すると、実施例１の方がより少ない部品点数で波形が改善されていることが分かる。
【００８６】
以上、本発明は、上述した実施形態及び実施例に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【符号の説明】
【００８７】
１，１Ａ，１Ｂ…メモリモジュール、３…外部入力端子、４ａ〜４ｈ…メモリデバイス、５ａ〜５ｈ…入力端子、６…信号線路、７ｂ〜７ｇ…２段目以降の分岐点、９…終端抵抗、５１…メモリコントローラ、５２…伝送線路、１００…メモリシステム
【特許請求の範囲】
【請求項１】
外部からアドレス／コマンド信号の入力を受ける外部入力端子と、
前記外部入力端子からのアドレス／コマンド信号を受信する複数のメモリデバイスと、
前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって２分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス／コマンド信号を伝送する信号線路と、
前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって２段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、
ことを特徴とするメモリモジュール。
【請求項２】
前記終端抵抗の抵抗値が、４０Ω以上４００Ω以下であることを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記終端抵抗の抵抗値が、４０Ω以上７５Ω以下であることを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
複数の請求項１乃至３のいずれか１項に記載のメモリモジュールと、
アドレス／コマンド信号を送信するメモリコントローラと、
前記メモリコントローラから送信されたアドレス／コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、
ことを特徴とするメモリシステム。
【請求項１】
外部からアドレス／コマンド信号の入力を受ける外部入力端子と、
前記外部入力端子からのアドレス／コマンド信号を受信する複数のメモリデバイスと、
前記外部入力端子と前記複数のメモリデバイスの入力端子とを接続し、前記外部入力端子から前記複数のメモリデバイスに向かって２分岐を繰り返して形成され、前記外部入力端子から前記複数のメモリデバイスにアドレス／コマンド信号を伝送する信号線路と、
前記信号線路における前記外部入力端子から前記複数のメモリデバイスに向かって２段目以降の分岐点、及び前記複数のメモリデバイスの入力端子のうち、いずれか一点に接続された終端抵抗と、を備えた、
ことを特徴とするメモリモジュール。
【請求項２】
前記終端抵抗の抵抗値が、４０Ω以上４００Ω以下であることを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記終端抵抗の抵抗値が、４０Ω以上７５Ω以下であることを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
複数の請求項１乃至３のいずれか１項に記載のメモリモジュールと、
アドレス／コマンド信号を送信するメモリコントローラと、
前記メモリコントローラから送信されたアドレス／コマンド信号を、前記複数のメモリモジュールの外部入力端子に伝送する伝送線路と、を備えた、
ことを特徴とするメモリシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−１０１４７１（Ｐ２０１３−１０１４７１Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４３９４（Ｐ２０１１−２４４３９４）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
[ Back to top ]