メモリモジュール
【課題】Load Reduced型のメモリモジュールにおいてメモリデバイスの搭載位置によるデータのスキューを低減する。
【解決手段】データコネクタを有するモジュール基板１１０と、複数のメモリデバイス２０１〜２３６と、データコネクタとメモリデバイスとの間に接続されたデータレジスタバッファ３０１〜３０９とを備える。モジュール基板１１０は、メモリデバイスが搭載されたメモリ搭載領域Ａ１，Ａ２と、平面視でメモリ搭載領域Ａ１，Ａ２に挟まれた位置に定義され、データレジスタバッファが搭載されたレジスタ搭載領域Ｂとを有する。各メモリデバイスとデータレジスタバッファとの配線距離がほぼ均一になるため、メモリデバイスの搭載位置によるデータのスキューが低減される。
【解決手段】データコネクタを有するモジュール基板１１０と、複数のメモリデバイス２０１〜２３６と、データコネクタとメモリデバイスとの間に接続されたデータレジスタバッファ３０１〜３０９とを備える。モジュール基板１１０は、メモリデバイスが搭載されたメモリ搭載領域Ａ１，Ａ２と、平面視でメモリ搭載領域Ａ１，Ａ２に挟まれた位置に定義され、データレジスタバッファが搭載されたレジスタ搭載領域Ｂとを有する。各メモリデバイスとデータレジスタバッファとの配線距離がほぼ均一になるため、メモリデバイスの搭載位置によるデータのスキューが低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュールに関し、特に、メモリデバイスから読み出されるリードデータ及びメモリデバイスに書き込むべきライトデータをバッファリングするデータレジスタバッファを備えたメモリモジュールに関する。
【背景技術】
【０００２】
ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。近年においては、システムが要求するメモリ容量が非常に大きいため、１枚のメモリモジュールによって必要なメモリ容量を確保することは困難である。このため、通常は、マザーボード上に複数のメモリスロットが設けられており、これにより複数のメモリモジュールを装着可能であることがほとんどである。
【０００３】
しかしながら、複数のメモリモジュールを装着すると、マザーボード上におけるデータ配線の負荷容量が大きくなり、信号品質が劣化する。このような問題は、メモリコントローラとメモリモジュール間のデータ転送レートがある程度低い場合には大きな問題とはならないが、メモリコントローラとメモリモジュール間のデータ転送レートが高くなると、信号品質の劣化によって正しくデータ転送を行うことができないという問題が生じる。
【０００４】
データ配線の負荷容量を低減することが可能なメモリモジュールとしては、Load Reduced型と呼ばれるメモリモジュールが知られている（特許文献１参照）。特許文献１に記載されたLoad Reduced型のメモリモジュールは複数のデータレジスタバッファを備えている。データレジスタバッファは、メモリコントローラから供給されるライトデータをバッファリングして複数のメモリチップに供給するとともに、複数のメモリチップから供給されるリードデータをバッファリングしてメモリコントローラに供給する役割を果たす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８２５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されたメモリモジュールでは、複数のデータレジスタバッファがコネクタの近傍に配列されている。このため、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離と、コネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離とが相違する。その結果、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとコネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとの間でデータのスキューが生じる。
【課題を解決するための手段】
【０００７】
本発明によるメモリモジュールは、複数のデータコネクタを有するモジュール基板と、複数のメモリデバイスと、前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、前記モジュール基板は、一方の主面に定義された第１及び第２のメモリ搭載領域と、平面視で前記第１及び第２のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、前記複数のメモリデバイスは、前記第１のメモリ搭載領域に搭載された複数の第１のメモリデバイスと、前記第２のメモリ搭載領域に搭載された複数の第２のメモリデバイスとを含み、前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１のメモリデバイスとデータレジスタバッファとの配線距離と、第２のメモリデバイスとデータレジスタバッファとの配線距離との差が縮小されるため、第１のメモリデバイスと第２のメモリデバイスとの間におけるデータのスキューを低減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を示す模式図である。
【図２】メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板１１０の一方の主面１１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板１１０の他方の主面１１０ｂに搭載されたデバイスのレイアウトを示している。
【図３】メモリモジュール１００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【図４】メモリチップ２００の構成を示すブロック図である。
【図５】メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【図６】データレジスタバッファ３００の構成を示すブロック図である。
【図７】データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【図８】コマンドアドレスレジスタバッファ４０１の構成を示すブロック図である。
【図９】コマンドアドレスレジスタバッファ４０１に設けられた外部端子の配列を説明するための略平面図である。
【図１０】データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１１】コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【図１２】発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール１００ａにおける、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１３】本発明の好ましい第２の実施形態によるメモリモジュール５００の構成を示す模式図である。
【図１４】メモリモジュール５００に含まれる各デバイスの接続関係を説明するためのブロック図である
【図１５】メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【図１６】データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１７】コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【図１８】モジュール基板５１０の一部の模式的な断面図である。
【図１９】本発明の好ましい第３の実施形態によるメモリモジュール５３０の構成を示す模式図である。
【図２０】メモリモジュール５３０に含まれる各デバイスの接続関係を説明するためのブロック図である
【図２１】コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【図２２】本発明の好ましい第４の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【図２３】（ａ）は第３及び第４の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、（ｂ）は第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を示す模式図である。
【００１２】
図１に示すように、本実施形態によるメモリモジュール１００は、モジュール基板１１０と、モジュール基板１１０に搭載された３６個のメモリチップ２０１〜２３６、９個のデータレジスタバッファ３０１〜３０９及び１個のコマンドアドレスレジスタバッファ４０１とを備えている。本明細書において、各メモリチップ２０１〜２３６を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。同様に、各データレジスタバッファ３０１〜３０９を特に区別する必要がないときには、単に「データレジスタバッファ３００」と呼ぶことがある。
【００１３】
モジュール基板１１０は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板１１０の一辺には、長辺であるＸ方向に沿って複数のコネクタ１２０が設けられている。コネクタ１２０は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給されるコマンドアドレスコネクタ１２１と、メモリコントローラにリードデータを供給し又はメモリコントローラからのライトデータを入力するためのデータコネクタ１２２に分類される。特に限定されるものではないが、本実施形態ではデータコネクタ１２２のピン数は７２個である。したがって、同時に７２ビットのリードデータ又はライトデータを入出力することができる。
【００１４】
「コマンドアドレス信号ＣＡ」とは、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを含む信号群である。アドレス信号ＡＤＤは、バンクアドレスを含んでいても構わない。また、コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを含む信号群である。
【００１５】
また、「コントロール信号ＣＴＲＬ」とは、クロック信号ＣＫ，ＣＫＢ、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を含む信号群である。クロック信号ＣＫとクロック信号ＣＫＢは相補の信号である。チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ及びクロックイネーブル信号ＣＫＥ０，ＣＫＥ１は、それぞれ対応するＲａｎｋ（後述）を活性化させるための信号である。さらに、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１は、それぞれ対応するＲａｎｋを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号ＣＫ，ＣＫＢを纏めてクロック信号ＣＫと表記し、チップ選択信号ＣＳ０Ｂ〜ＣＳ１Ｂを纏めてチップ選択信号ＣＳＢと表記し、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を纏めてクロックイネーブル信号ＣＫＥと表記し、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を纏めてオンダイターミネーション信号ＯＤＴと表記することがある。また、これらをコントロール信号ＣＴＲＬと総称することがある。
【００１６】
メモリチップ２０１〜２３６は例えばＤＲＡＭであり、このうち１８個のメモリチップ２０１〜２１８はモジュール基板１１０の一方の主面１１０ａに搭載され、残りの１８個のメモリチップ２１９〜２３６はモジュール基板１１０の他方の主面１１０ｂに搭載されている。メモリチップ２０１〜２１８とメモリチップ２１９〜２３６は、モジュール基板１１０を介して互いに対向する位置にそれぞれ搭載されている。つまり、平面視で互いに重なる位置に配置されている。例えば、メモリチップ２０１とメモリチップ２１９はモジュール基板１１０の表裏に配置され、その平面的な位置、つまりＸ座標及びＹ座標は互いに一致している。図１においては、図面の見やすさを考慮してモジュール基板１１０の表裏に配置された一対のメモリチップ２００の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。ここで「平面視」とは、Ｘ方向及びＹ方向と直交する方向（Ｚ方向）から見た様子を意味する。
【００１７】
図１において各チップに表記された三角のマークは、チップの搭載方向を示す方向性マークであり、方向性マークが同じ位置にある同種のチップは搭載方向が互いに同じであることを意味する。したがって、メモリチップ２０１〜２０９は搭載方向が互いに同じであり、メモリチップ２１０〜２１８は搭載方向が互いに同じであり、メモリチップ２１９〜２２７は搭載方向が互いに同じであり、メモリチップ２２８〜２３６は搭載方向が互いに同じである。また、メモリチップ２０１〜２０９とメモリチップ２１０〜２１８は搭載方向が互いに１８０°相違しており、メモリチップ２１９〜２２７とメモリチップ２２８〜２３６は搭載方向が互いに１８０°相違している。さらに、表裏の位置にあるメモリチップ２０１〜２０９とメモリチップ２１９〜２２７は搭載方向が互いに同じであり、表裏の位置にあるメモリチップ２１９〜２２７とメモリチップ２２８〜２３６は搭載方向が互いに同じである。本発明においては、メモリチップ２０１〜２０９のそれぞれを「第１のメモリデバイス」、メモリチップ２１０〜２１８のそれぞれを「第２のメモリデバイス」、メモリチップ２１９〜２２７のそれぞれを「第３のメモリデバイス」、メモリチップ２２８〜２３６のそれぞれを「第４のメモリデバイス」と呼ぶことがある。尚、データレジスタバッファ３０１〜３０９については搭載方向が互いに同じである。
【００１８】
本実施形態によるメモリモジュール１００は、いわゆる２Ｒａｎｋ構成である。Ｒａｎｋとは、排他的に選択されるメモリ空間を指す。各Ｒａｎｋ間には同じアドレスが割り当てられるものの、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂを排他的に活性化させるとともに、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を排他的に活性化させることによって、いずれか１つのＲａｎｋが選択される。本実施形態においては、モジュール基板１１０の一方の主面１１０ａに搭載されたメモリチップ２０１〜２１８がＲａｎｋ０を構成し、モジュール基板１１０の他方の主面１１０ｂに搭載されたメモリチップ２１９〜２３６がＲａｎｋ１を構成する。
【００１９】
図１に示すように、メモリチップ２０１〜２３６はモジュール基板１１０上において平面視で２列に配列されている。具体的には、メモリチップ２０１〜２０９，２１９〜２２７についてはコネクタ１２０から遠い第一列１１１に配置され、メモリチップ２１０〜２１８，２２８〜２３６についてはコネクタ１２０に近い第二列１１２に配置されている。第一列１１１に配置された各メモリチップ２０１〜２０９，２１９〜２２７と、第二列１１２に配置された対応するメモリチップ２１０〜２１８，２２８〜２３６とは、互いにＸ座標が一致している。つまり、平面視でＹ方向に配列されている。例えば、メモリチップ２０１，２１０，２１９，２２８は、互いにＸ座標が一致している。対応する他のメモリチップについても同様である。
【００２０】
図２は、メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板１１０の一方の主面１１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板１１０の他方の主面１１０ｂに搭載されたデバイスのレイアウトを示している。
【００２１】
図２（ａ）に示すように、モジュール基板１１０の一方の主面１１０ａには、第一列１１１に対応する部分に第１のメモリ搭載領域Ａ１が定義され、第二列１１２に対応する部分に第２のメモリ搭載領域Ａ２が定義されている。第１のメモリ搭載領域Ａ１はメモリチップ２０１〜２０９がＸ方向に配列される領域であり、第２のメモリ搭載領域Ａ２はメモリチップ２１０〜２１８がＸ方向に配列される領域である。また、図２（ｂ）に示すように、モジュール基板１１０の他方の主面１１０ｂには、第一列１１１に対応する部分に第３のメモリ搭載領域Ａ３が定義され、第二列１１２に対応する部分に第４のメモリ搭載領域Ａ４が定義されている。第３のメモリ搭載領域Ａ３はメモリチップ２１９〜２２７がＸ方向に配列される領域であり、第４のメモリ搭載領域Ａ４はメモリチップ２２８〜２３６がＸ方向に配列される領域である。
【００２２】
ここで、各メモリ搭載領域Ａ１〜Ａ４に搭載されたメモリチップ２０１〜２３６のうち、Ｘ座標が等しい４つのメモリチップは、Ｘ座標の等しいいずれかのデータレジスタバッファ３００に共通接続されている。例えば、メモリチップ２０１，２１０，２１９，２２８は、データレジスタバッファ３０１に共通接続されている。データレジスタバッファ３００は、対応するデータコネクタ１２２から供給されるライトデータを対応するメモリチップ２００に供給するとともに、対応するメモリチップ２００から供給されるリードデータを対応するデータコネクタ１２２に供給する役割を果たす。例えば、メモリチップ２０１，２１０，２１９，２２８に書き込むべきライトデータはデータレジスタバッファ３０１によってバッファリングされ、メモリチップ２０１，２１０，２１９，２２８から読み出されたリードデータはデータレジスタバッファ３０１によってバッファリングされる。
【００２３】
図２（ｂ）に示すように、これらデータレジスタバッファ３０１〜３０９は、平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域ＢにおいてＸ方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Ｂがモジュール基板１１０の他方の主面１１０ｂに定義されている。つまり、レジスタ搭載領域Ｂは第３及び第４のメモリ搭載領域Ａ３，Ａ４に挟まれている。但し、透過的に見れば、レジスタ搭載領域Ｂは平面視で第１及び第２のメモリ搭載領域Ａ１，Ａ２に挟まれていることになる。
【００２４】
図３は、本実施形態によるメモリモジュール１００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【００２５】
図３に示すように、情報処理システム１０はマザーボード２１上に構成されている。マザーボード２１にはメモリスロット２２が設けられており、メモリスロット２２に本実施形態によるメモリモジュール１００が挿入されている。また、マザーボード２１にはメモリコントローラ１２が搭載され、マザーボード２１に形成された配線２３を介してメモリモジュール１００に接続されている。しかしながら、メモリコントローラ１２はメモリモジュール１００上のメモリチップ２００に直接接続されているのではなく、データレジスタバッファ３０１〜３０９及びコマンドアドレスレジスタバッファ４０１を介してメモリチップ２００に接続されている。これにより、メモリコントローラ１２とメモリモジュール１００とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。
【００２６】
尚、図３に示した情報処理システム１０では、マザーボード２１にメモリスロット２２が１個だけ設けられているが、実際のメモリシステムでは、複数（例えば４個）のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール１００が装着される。複数のメモリモジュール１００を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール１枚当たりの負荷容量が従来に比べて非常に小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。
【００２７】
次に、メモリチップ２００の構成について説明する。
【００２８】
図４は、メモリチップ２００の構成を示すブロック図である。
【００２９】
メモリチップ２００はＤＲＡＭであり、図４に示すように、外部端子として、クロック端子２５１、コマンド端子２５２、コントロール端子２５６、アドレス端子２５３、データ入出力端子２５４及びデータストローブ端子２５５を備えている。このうち、クロック端子２５１、コマンド端子２５２及び、コントロール端子２５６、アドレス端子２５３については、コマンドアドレスレジスタバッファ４０１に接続されている。また、データ入出力端子２５４及びデータストローブ端子２５５については、対応するデータレジスタバッファ３００に接続されている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００３０】
クロック端子２５１は相補のクロック信号Ｙ，ＹＢが供給される端子であり、供給されたクロック信号Ｙ，ＹＢは、内部クロック生成回路２６１に供給される。内部クロック生成回路２６１は、クロック信号Ｙ，ＹＢに基づいて内部クロック信号ＩＣＬＫを生成し、これをデータ入出力回路２６３及びデータストローブ信号入出力回路２６４などの各種回路ブロックに供給する。特に限定されるものではないが、本実施形態においてはメモリチップ２００にＤＬＬ回路は備えられていない。
【００３１】
コマンド端子２５２は、ロウアドレスストローブ信号（ＲＡＳＢ）、カラムアドレスストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）などからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤは、コマンドデコーダ２６６に供給される。コマンドデコーダ２６６は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、モードレジスタ２６５を含む各種回路ブロックに供給される。
【００３２】
コントロール端子２５６は、チップ選択信号（ＣＳＢ）、クロックイネーブル信号（ＣＫＥ）、オンダイターミネーション信号（ＯＤＴ）などの、Ｒａｎｋごとのコントロール信号ＣＴＲＬが供給される端子である。コントロール信号ＣＴＲＬは、コントロール回路２６８に供給される。コントロール回路２６８は、コントロール信号ＣＴＲＬに基づいて内部オンダイターミネーション信号ＩＯＤＴなどの内部コントロール信号を生成する回路である。
【００３３】
アドレス端子２５３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤはアドレスラッチ回路２６７に供給される。アドレスラッチ回路２６７は、内部クロック信号ＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路２６７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２７１に供給され、カラムアドレスについてはカラムデコーダ２７２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ２６５に供給され、これによってモードレジスタ２６５の内容が更新される。
【００３４】
ロウデコーダ２７１は、メモリセルアレイ２８０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ２８０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列２８１に含まれるいずれかのセンスアンプＳＡに接続されている。センスアンプＳＡの選択は、カラムデコーダ２７２によって行われる。
【００３５】
選択されたセンスアンプＳＡは、データ入出力回路２６３に接続される。データ入出力回路２６３には、内部クロック信号ＩＣＬＫ及び内部データストローブ信号ＰＤＱＳが供給されており、リード動作時においては内部クロック信号ＩＣＬＫに同期してリードデータを出力し、ライト動作時においては内部データストローブ信号ＰＤＱＳに同期してライトデータを取り込む。これにより、リード動作時においては、メモリセルアレイ２８０から読み出されたリードデータがデータ入出力端子２５４から出力され、ライト動作時においては、データ入出力端子２５４から受信したライトデータがメモリセルアレイ２８０に書き込まれる。
【００３６】
データストローブ端子２５５は、データストローブ信号ＤＱＳの入出力を行うための端子であり、データストローブ信号入出力回路２６４に接続されている。データストローブ信号入出力回路２６４は、上述した内部データストローブ信号ＰＤＱＳを生成し、これをデータ入出力回路２６３に供給する。
【００３７】
また、データ入出力回路２６３及びデータストローブ信号入出力回路２６４には、コントロール回路２６８の出力である内部オンダイターミネーション信号ＩＯＤＴも供給されている。内部オンダイターミネーション信号ＩＯＤＴが活性化すると、データ入出力回路２６３及びデータストローブ信号入出力回路２６４は、いずれも終端抵抗として機能する。
【００３８】
図５は、メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【００３９】
図５に示すように、メモリチップ２００には設けられた複数の外部端子２５０は、マトリクス状にレイアウトされている。図５において符号２５０ＤＱと表記しているエリアはデータ系の外部端子、つまり、図４に示したデータ入出力端子２５４及びデータストローブ端子２５５が配置されたエリアである。また、図５において符号２５０ＣＡと表記しているエリアはコマンドアドレス系及びコントロール系の外部端子、つまり、図４に示したクロック端子２５１、コマンド端子２５２、コントロール端子２５６及びアドレス端子２５３が配置されたエリアである。エリア２５０ＤＱとエリア２５０ＣＡは、互いにＹ方向に配列されており、エリア２５０ＤＱが方向性マークに近い側に位置している。ここで、Ｙ方向とは、図１に示したようにモジュール基板１１０の短辺方向に相当する。
【００４０】
以上がメモリチップ２００の全体構成である。次に、データレジスタバッファ３００の構成について説明する。
【００４１】
図６は、データレジスタバッファ３００の構成を示すブロック図である。
【００４２】
図６に示すように、データレジスタバッファ３００は、入出力端子３４０を介して供給されるライトデータＤＱを、入出力端子３５０を介して供給されるデータストローブ信号ＤＱＳでバッファリングするライト用のＦＩＦＯ回路３１１と、入出力端子３４１を介して供給されるリードデータＤＱを、入出力端子３５１を介して供給されるデータストローブ信号ＤＱＳでバッファリングするリード用のＦＩＦＯ回路３１２とを備えている。ここで入出力端子３４０，３５０は、データコネクタ１２２に接続される端子であり、図６においてはこれら入出力端子３４０，３５０を介して入出力される信号名に符号（ｐｒｅ）を付している。一方、入出力端子３４１，３５１は、対応するメモリチップ２００に接続される端子であり、図６においてはこれら入出力端子３４１，３５１を介して入出力される信号名に符号（ｐｏｓｔ）を付している。
【００４３】
尚、図６に示すＦＩＦＯ回路３１１，３１２は、１ビット分のデータの入出力を行う回路であり、実際には、入出力データ幅分のＦＩＦＯ回路３１１，３１２が設けられている。例えば、１個のデータレジスタバッファ３００が一度に１バイト分のデータを入出力する場合、８組のＦＩＦＯ回路３１１，３１２が必要となる。
【００４４】
データレジスタバッファ３００に含まれる各種バッファ回路やＦＩＦＯ回路３１１，３１２の動作は、データレジスタコントロール回路３２０によって制御される。データレジスタコントロール回路３２０は、コマンドアドレスレジスタバッファ４０１より供給されるコントロール信号ＢＣＯＭに基づいて、データレジスタバッファ３００の動作を制御する。
【００４５】
図７は、データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【００４６】
図７に示す符号３３０は、データレジスタバッファ３００に設けられた外部端子のうち、データ信号及びデータストローブ信号に関する外部端子である。図７に示すように、これら外部端子３３０は、第１グループ３３１と第２グループ３３２に分類されている。このうち、第１グループ３３１はデータコネクタ１２２に接続される端子であり、図６に示す入出力端子３４０，３５０を含んでいる。つまり、符号（ｐｒｅ）が付された信号を入出力するための外部端子が配列される。一方、第２グループ３３２は対応するメモリチップ２００に接続される端子であり、図６に示す入出力端子３４１，３５１を含んでいる。つまり、符号（ｐｏｓｔ）が付された信号を入出力するための外部端子が配列される。
【００４７】
図７に示すように、第１グループ３３１と第２グループ３３２は互いにＹ方向に配列されている。また、いずれのグループも複数の外部端子３３０がＸ方向に配列されている。
【００４８】
以上がデータレジスタバッファ３００の全体構成である。次に、コマンドアドレスレジスタバッファ４０１の構成について説明する。
【００４９】
図８は、コマンドアドレスレジスタバッファ４０１の構成を示すブロック図である。
【００５０】
図８に示すように、コマンドアドレスレジスタバッファ４０１は、コマンドアドレスコネクタ１２１に接続される入力端子４１１，４１２と、メモリチップ２００に接続される出力端子４２１〜４２４と、データレジスタバッファ３００に接続される出力端子４３０とを備えている。
【００５１】
入力端子４１１，４１２には、メモリコントローラ１２より供給されるコマンドアドレス信号ＣＡが及びコントロール信号ＣＴＲＬがそれぞれ入力される。図８においてはこれら入力端子４１１，４１２に入力される信号名に符号（ｐｒｅ）を付している。入力端子４１１を介して入力されたコマンドアドレス信号ＣＡ（ｐｒｅ）は、レジスタ回路４４０にてバッファリングされた後、２系統のドライバ４４１，４４２に供給される。ドライバ４４１，４４２は、それぞれ出力端子４２１，４２２を介してコマンドアドレス信号ＣＡ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４４１から出力端子４２１を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｒが付されており、ドライバ４４２から出力端子４２２を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｌが付されている。コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒとコマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５２】
同様に、入力端子４１２を介して入力されたコントロール信号ＣＴＲＬ（ｐｒｅ）は、レジスタ回路４５０にてバッファリングされた後、２系統のドライバ４５１，４５２に供給される。ドライバ４５１，４５２は、それぞれ出力端子４２３，４２４を介してコントロール信号ＣＴＲＬ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４５１から出力端子４２３を介して出力されるコントロール信号ＣＴＲＬには符号Ｒが付されており、ドライバ４５２から出力端子４２４を介して出力されるコントロール信号ＣＴＲＬ（ｐｏｓｔ）には符号Ｌが付されている。コントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒとコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５３】
このように、コマンドアドレスレジスタバッファ４０１は、２つの出力系統を有していることから、各ドライバ４４１，４４２，４５１，４５２の負荷が軽減されている。
【００５４】
さらに、コマンドアドレスレジスタバッファ４０１にはコントロール回路４６０が含まれている。コントロール回路４６０は、コマンドアドレス信号ＣＡ（ｐｒｅ）及びコントロール信号ＣＴＲＬ（ｐｒｅ）に基づいて、コントロール信号ＢＣＯＭを生成する。生成されたコントロール信号ＢＣＯＭは、ドライバ４６１及び出力端子４３０を介してデータレジスタバッファ３００に供給される。
【００５５】
図９は、コマンドアドレスレジスタバッファ４０１に設けられた外部端子の配列を説明するための略平面図である。
【００５６】
図９に示す符号４７０は、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２が配列されるエリアである。また、図９に示す符号４８０Ｒは、コマンドアドレスレジスタバッファ４０１に設けられた出力端子４２１，４２３が配列されるエリアである。つまり、エリア４８０Ｒからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒが出力される。一方、図９に示す符号４８０Ｌは、コマンドアドレスレジスタバッファ４０１に設けられた出力端子４２２，４２４が配列されるエリアである。つまり、エリア４８０Ｌからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌが出力される。
【００５７】
コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒは、モジュール基板１１０の右側に搭載されたメモリチップ２００に供給される。一方、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、モジュール基板１１０の左側に搭載されたメモリチップ２００に供給される。エリア４８０Ｒに配置される出力端子４２１，４２３と、エリア４８０Ｌに配置される出力端子４２２，４２４は、中心軸ａを中心として対称にレイアウトされている。中心軸ａとは、Ｘ方向における中心線でありＹ方向に延在する線である。例えば、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同一の信号である。
【００５８】
以上がコマンドアドレスレジスタバッファ４０１の全体構成である。次に、モジュール基板１１０上における各デバイスの接続関係について説明する。
【００５９】
図１０は、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００６０】
まず、ライト動作時におけるデータ系信号の流れについて説明すると、図１０に示すように、データコネクタ１２２に入力されたライトデータＤＱは、スタブ抵抗１３０を介してデータレジスタバッファ３００に供給される。スタブ抵抗１３０は、データコネクタ１２２において生じるインピーダンスの不整合に起因する信号の反射を防止するために設けられている。本発明においてスタブ抵抗１３０を設けることは必須でないが、本実施形態においては、平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域Ｂにデータレジスタバッファ３００が搭載されているため、データコネクタ１２２とデータレジスタバッファ３００との距離が比較的遠い。これにより、データコネクタ１２２とデータレジスタバッファ３００とを接続するデータ配線Ｌ０の配線長が長くなるため、信号の反射が生じやすい。したがって、スタブ抵抗１３０を設けることによりこれを防止することが望ましい。
【００６１】
データレジスタバッファ３００に入力されたライトデータＤＱは、データレジスタバッファ３００にてバッファリングされた後、対応するメモリチップ２００に供給される。既に説明したとおり、対応するメモリチップ２００とは当該データレジスタバッファ３００とＸ座標が等しい４つのメモリチップ２００である。例えば、データレジスタバッファ３０１から出力されるライトデータＤＱは、４つのメモリチップ２０１，２１０，２１９，２２８に供給される。ここで、モジュール基板１１０の表裏において重なる位置に搭載された２つのメモリチップは、互いにＲａｎｋの異なるメモリチップであり、これらメモリチップに対しては共通のデータ配線が用いられる。例えば、メモリチップ２０１とメモリチップ２１９には同じデータ配線Ｌ１を介してライトデータＤＱが供給され、メモリチップ２１０とメモリチップ２２８には同じデータ配線Ｌ２を介してライトデータＤＱが供給される。当然ながら、同じＲａｎｋに属するメモリチップ、例えばメモリチップ２０１とメモリチップ２１０に対しては、異なるデータ配線を介してライトデータＤＱが供給される。
【００６２】
リード動作時におけるデータ系信号の流れは上記と逆であり、選択されたＲａｎｋに属する２つのメモリチップから読み出されたリードデータＤＱが対応するデータレジスタバッファ３００に供給され、データレジスタバッファ３００にてバッファリングされた後、スタブ抵抗１３０を介してデータコネクタ１２２に供給される。
【００６３】
図１０に示すように、本実施形態においては平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域Ｂにデータレジスタバッファ３００が搭載されており、各データレジスタバッファ３００から見て上下に位置する２つのメモリチップが同時に活性化される。しかも、第一列１１１に属するメモリチップ２００と第二列１１２に属するメモリチップ２００は、その搭載方向が互い１８０°相違していることから、各メモリチップ２００に設けられたエリア２５０ＤＱ（図５参照）は、いずれもデータレジスタバッファ３００側に位置している。
【００６４】
このため、各データレジスタバッファ３００とこれに対応する４つのメモリチップ２００との接続する配線Ｌ１，Ｌ２の配線距離を最短且つ一定となるよう、モジュール基板１１０上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、第一列１１１に搭載されたメモリチップ２００と第二列１１２に搭載されたメモリチップ２００にライトデータＤＱがほぼ同時に到達する。また、リード動作時においては、第一列１１１に搭載されたメモリチップ２００から出力されたリードデータＤＱと、第二列１１２に搭載されたメモリチップ２００から出力されたリードデータＤＱとが、ほぼ同時にデータレジスタバッファ３００に到達する。つまり、メモリチップ２００の搭載位置によるデータのスキューが非常に小さくなる。その結果、ＤＬＬ回路のような同期回路をメモリチップ２００に搭載することなく、データの入出力を正しく行うことが可能となる。また、Ｒａｎｋ間におけるデータのスキュー差もほとんど生じない。
【００６５】
図１１は、コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【００６６】
図１１に示すように、コマンドアドレスコネクタ１２１に入力されたコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、スタブ抵抗１３０を介してコマンドアドレスレジスタバッファ４０１に供給される。図９を用いて説明した通り、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２はエリア４７０に配置されている。コマンドアドレスレジスタバッファ４０１は、これらコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬをバッファリングし、出力端子４２１〜４２４を介して各メモリチップ２００に供給する。ここで、モジュール基板１１０の右側に搭載されたメモリチップ２００に対しては、エリア４８０Ｒに配置された出力端子４２１，４２３及び配線Ｌ２０，Ｌ２１を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給され、モジュール基板１１０の左側に搭載されたメモリチップ２００に対しては、エリア４８０Ｌに配置された出力端子４２２，４２４及び配線Ｌ１０，Ｌ１１を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給される。
【００６７】
コマンドアドレスレジスタバッファ４０１から出力される信号のうち、コマンドアドレス信号ＣＡについては全てのメモリチップ２０１〜２３６に対して共通に供給される。これに対し、コマンドアドレスレジスタバッファ４０１から出力される信号のうち、コントロール信号ＣＴＲＬについては、Ｒａｎｋごとに供給される。これにより、いずれか一方のＲａｎｋのみが活性化される。
【００６８】
図１２は、発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール１００ａにおける、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００６９】
図１２に示すメモリモジュール１００ａでは、データコネクタ１２２とメモリチップ２０１〜２３６との間にデータレジスタバッファ３０１〜３０９が配置されている。このようなレイアウトでは、各データレジスタバッファ３００とこれに対応するメモリチップ２００との距離が第一列１１１と第二列１１２とで大きく相違し、データ配線Ｌ１がデータ配線Ｌ２よりもかなり長くなってしまう。このため、ライト動作時においては、第一列１１１に搭載されたメモリチップ２００よりも、第二列１１２に搭載されたメモリチップ２００にライトデータＤＱが先に到達する。また、リード動作時においては、第一列１１１に搭載されたメモリチップ２００から出力されたリードデータＤＱよりも、第二列１１２に搭載されたメモリチップ２００から出力されたリードデータＤＱの方が先にデータレジスタバッファ３００に到達する。このように、メモリモジュール１００ａではメモリチップ２００のＹ方向における搭載位置によってデータのスキューが生じてしまう。しかも、各データレジスタバッファ３００とこれに対応する４つのメモリチップ２００のＸ座標が一致していないことから、メモリチップ２００のＸ方向における搭載位置によってもスキューが生じる。
【００７０】
これに対し、本実施形態によるメモリモジュール１００においてはこのようなスキューが大幅に低減されるため、高い信号品質を確保することが可能となる。しかも、プロトタイプによるメモリモジュール１００ａに対して配線密度の増大などのデメリットも生じない。
【００７１】
次に、本発明の好ましい第２の実施形態について説明する。
【００７２】
図１３は、本発明の好ましい第２の実施形態によるメモリモジュール５００の構成を示す模式図である。
【００７３】
図１３に示すように、本実施形態によるメモリモジュール５００は、モジュール基板５１０と、モジュール基板５１０に搭載された７２個のメモリチップ２０１〜２７２、９個のデータレジスタバッファ３０１〜３０９及び１個のコマンドアドレスレジスタバッファ４０１とを備えている。本明細書において、メモリチップ２０１〜２７２を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。
【００７４】
メモリチップ２０１〜２７２はモジュール基板５１０上において平面視で４列に配列されている。具体的には、メモリチップ２０１〜２０９，２１９〜２２７については最上段である第一列５１１に配置され、メモリチップ２３７〜２４５，２５５〜２６３については上から２段目である第三列５１３に配置され、メモリチップ２１０〜２１８，２２８〜２３６については下から２段目である第二列５１２に配置され、メモリチップ２４６〜２５４，２６４〜２７２については最下段である第四列５１４に配置されている。
【００７５】
また、メモリチップ２０１〜２１８は搭載方向が互いに同じであり、メモリチップ２１９〜２３６は搭載方向が互いに同じであり、メモリチップ２３７〜２５４は搭載方向が互いに同じであり、メモリチップ２５５〜２７２は搭載方向が互いに同じである。また、メモリチップ２０１〜２１８とメモリチップ２３７〜２５４は搭載方向が互いに１８０°相違しており、メモリチップ２１９〜２３６とメモリチップ２５５〜２７２は搭載方向が互いに１８０°相違している。本発明においては、メモリチップ２３７〜２４５のそれぞれを「第５のメモリデバイス」、メモリチップ２４６〜２５４のそれぞれを「第６のメモリデバイス」、メモリチップ２５５〜２６３のそれぞれを「第７のメモリデバイス」、メモリチップ２６４〜２７２のそれぞれを「第８のメモリデバイス」と呼ぶことがある。
【００７６】
本実施形態によるメモリモジュール５００は、いわゆる４Ｒａｎｋ構成である。各Ｒａｎｋは、接続関係を説明するためのブロック図である図１４に示すように、チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂによって排他的に活性化される。本実施形態においては、メモリチップ２０１〜２１８がＲａｎｋ０を構成し、メモリチップ２５５〜２７２がＲａｎｋ１を構成し、メモリチップ２３７〜２５４がＲａｎｋ２を構成し、メモリチップ２１９〜２３６がＲａｎｋ３を構成する。クロック信号Ｙ０〜Ｙ３，ＹＢ０〜ＹＢ３もそれぞれ対応するＲａｎｋに供給される。クロックイネーブル信号ＣＫＥ０についてはＲａｎｋ０とＲａｎｋ３にて共有され、クロックイネーブル信号ＣＫＥ１についてはＲａｎｋ１とＲａｎｋ２にて共有される。また、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１はそれぞれＲａｎｋ０，Ｒａｎｋ１に供給される。Ｒａｎｋ２，３にはオンダイターミネーション信号は供給されない。
【００７７】
図１５は、メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【００７８】
図１５（ａ）に示すように、モジュール基板５１０の一方の主面５１０ａには、第一列５１１に対応する部分に第１のメモリ搭載領域Ａ１が定義され、第二列５１２に対応する部分に第２のメモリ搭載領域Ａ２が定義され、第三列５１３に対応する部分に第５のメモリ搭載領域Ａ５が定義され、第四列５１４に対応する部分に第６のメモリ搭載領域Ａ６が定義されている。第１のメモリ搭載領域Ａ１はメモリチップ２０１〜２０９がＸ方向に配列される領域であり、第２のメモリ搭載領域Ａ２はメモリチップ２１０〜２１８がＸ方向に配列される領域であり、第５のメモリ搭載領域Ａ５はメモリチップ２３７〜２４５がＸ方向に配列される領域であり、第６のメモリ搭載領域Ａ６はメモリチップ２４６〜２５４がＸ方向に配列される領域である。
【００７９】
また、図１５（ｂ）に示すように、モジュール基板５１０の他方の主面５１０ｂには、第一列５１１に対応する部分に第３のメモリ搭載領域Ａ３が定義され、第二列５１２に対応する部分に第４のメモリ搭載領域Ａ４が定義され、第三列５１３に対応する部分に第７のメモリ搭載領域Ａ７が定義され、第四列５１４に対応する部分に第８のメモリ搭載領域Ａ８が定義されている。第３のメモリ搭載領域Ａ３はメモリチップ２１９〜２２７がＸ方向に配列される領域であり、第４のメモリ搭載領域Ａ４はメモリチップ２２８〜２３６がＸ方向に配列される領域であり、第７のメモリ搭載領域Ａ７はメモリチップ２５５〜２６３がＸ方向に配列される領域であり、第８のメモリ搭載領域Ａ８はメモリチップ２６４〜２７２がＸ方向に配列される領域である。
【００８０】
ここで、各メモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２０１〜２７２のうち、Ｘ座標が等しい８つのメモリチップは、Ｘ座標の等しいいずれかのデータレジスタバッファ３００に共通接続されている。例えば、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４は、データレジスタバッファ３０１に共通接続されている。
【００８１】
図１５（ｂ）に示すように、データレジスタバッファ３０１〜３０９は、平面視で第三列５１３と第二列５１２に挟まれたレジスタ搭載領域ＢにおいてＸ方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Ｂがモジュール基板５１０の他方の主面５１０ｂに定義されている。
【００８２】
図１６は、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００８３】
まず、ライト動作時におけるデータ系信号の流れについて説明すると、図１６に示すように、データコネクタ１２２に入力されたライトデータＤＱは、スタブ抵抗１３０を介してデータレジスタバッファ３００に供給される。データレジスタバッファ３００に入力されたライトデータＤＱは、データレジスタバッファ３００にてバッファリングされた後、対応するメモリチップ２００に供給される。既に説明したとおり、対応するメモリチップ２００とは当該データレジスタバッファ３００とＸ座標が等しい８つのメモリチップ２００である。リード動作時におけるデータ系信号の流れは上記と逆である。
【００８４】
本実施形態では、データレジスタバッファ３００に設けられた入出力端子３４１，３５１（図６参照）の半分は配線Ｌ３１に接続され、残りの半分は配線Ｌ３２に接続されている。配線Ｌ３１は、データレジスタバッファ３００から見て上方向に延在する配線であり、第一列５１１と第三列５１３との間で分岐し、対応する４つのメモリチップ２００に共通接続される。同様に、配線Ｌ３２は、データレジスタバッファ３００から見て下方向に延在する配線であり、第二列５１２と第四列５１４との間で分岐し、対応する４つのメモリチップ２００に共通接続される。配線Ｌ３１と配線Ｌ３２の長さはほぼ等しく、且つ、配線Ｌ３１，Ｌ３２の分岐点から各メモリチップ２００までの配線距離もほぼ等しい。
【００８５】
図１６に示すように、本実施形態においては第一列５１１に属するメモリチップ２００と第三列５１３に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３１の分岐点が設けられている。同様に、第二列５１２に属するメモリチップ２００と第四列５１４に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３２の分岐点が設けられている。
【００８６】
このため、各データレジスタバッファ３００とこれに対応する８つのメモリチップ２００との配線距離を最短且つ一定となるよう、モジュール基板５１０上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、各列に搭載されたメモリチップ２００にライトデータＤＱがほぼ同時に到達する。また、リード動作時においては、各列に搭載されたメモリチップ２００から出力されたリードデータＤＱは、ほぼ同時にデータレジスタバッファ３００に到達する。これにより、第１の実施形態と同様、メモリチップ２００の搭載位置によるデータのスキューが非常に小さくなる。
【００８７】
図１７は、コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【００８８】
図１７に示すように、コマンドアドレスコネクタ１２１に入力されたコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、スタブ抵抗１３０を介してコマンドアドレスレジスタバッファ４０１に供給される。図９を用いて説明した通り、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２はエリア４７０に配置されている。コマンドアドレスレジスタバッファ４０１は、これらコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬをバッファリングし、出力端子４２１〜４２４を介して各メモリチップ２００に供給する。ここで、モジュール基板５１０の右側に搭載されたメモリチップ２００に対しては、エリア４８０Ｒに配置された出力端子４２１，４２３及び配線Ｌ５０〜Ｌ５３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給され、モジュール基板５１０の左側に搭載されたメモリチップ２００に対しては、エリア４８０Ｌに配置された出力端子４２２，４２４及び配線Ｌ４０〜Ｌ４３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給される。
【００８９】
本実施形態では、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、４分岐された後、第一列５１１〜第四列５１４に属するメモリチップ２００にそれぞれ供給される。モジュール基板５１０内において信号線を４分岐させるためには、例えば図１８に示すように４つの配線層を用い、各配線層に形成した配線Ｌ４０〜Ｌ４３を同じスルーホール導体ＴＨに接続すればよい。
【００９０】
以上説明したように、本実施形態によるメモリモジュール５００においては、第１の実施形態によるメモリモジュール１００と同様の効果を得ることができるとともに、より大きな記憶容量を確保することが可能となる。
【００９１】
次に、本発明の好ましい第３の実施形態について説明する。
【００９２】
図１９は、本発明の好ましい第３の実施形態によるメモリモジュール５３０の構成を示す模式図である。
【００９３】
図１９に示すように、本実施形態によるメモリモジュール５３０は、２個のコマンドアドレスレジスタバッファ４０１，４０２を備えている点において、第２の実施形態によるメモリモジュール５００と相違している。これらコマンドアドレスレジスタバッファ４０１，４０２は互いに同じ構成を有するチップである。このうち、コマンドアドレスレジスタバッファ４０１はモジュール基板５１０の一方の主面５１０ａに搭載され、コマンドアドレスレジスタバッファ４０２はモジュール基板５１０の他方の主面５１０ｂに搭載されている。そして、一方の主面５１０ａから見たコマンドアドレスレジスタバッファ４０１の搭載方向と、他方の主面５１０ｂから見たコマンドアドレスレジスタバッファ４０２の搭載方向は、互いに１８０°相違している。このため、コマンドアドレスレジスタバッファ４０１，４０２の入力端子４１１，４１２が設けられたエリア４７０は、互いに対向した位置に配置される。
【００９４】
ここで、各デバイスの接続関係を説明するためのブロック図である図２０に示すように、コマンドアドレスレジスタバッファ４０１はＲａｎｋ０，３に属するメモリチップ２００に対して割り当てられており、コマンドアドレスレジスタバッファ４０２はＲａｎｋ１，２に属するメモリチップ２００に対して割り当てられている。データレジスタバッファ３００を制御するための信号はコマンドアドレスレジスタバッファ４０１のみから供給され、コマンドアドレスレジスタバッファ４０２からは供給されない。これは、データレジスタバッファ３００は各Ｒａｎｋに対して同一の動作を行うため、２つのコマンドアドレスレジスタバッファ４０１，４０２から同じコントロール信号ＢＣＯＭを供給する必要がないからである。
【００９５】
図１９に戻って、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係についてより詳細に説明する。まず、第一列５１１に搭載されたメモリチップ２０１〜２０９，２１９〜２２７のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２０１〜２０５，２１９〜２２３については、配線Ｌ６１に共通接続されている。配線Ｌ６１は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２０６〜２０９，２２４〜２２７については、配線Ｌ６２に共通接続されている。配線Ｌ６２は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。
【００９６】
また、第二列５１２に搭載されたメモリチップ２１０〜２１８，２２８〜２３６のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２１０〜２１４，２２８〜２３２については、配線Ｌ６３に共通接続されている。配線Ｌ６３は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２１５〜２１８，２３３〜２３６については、配線Ｌ６４に共通接続されている。配線Ｌ６４は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【００９７】
したがって、配線Ｌ６１と配線Ｌ６４はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線であり、配線Ｌ６２と配線Ｌ６３はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線である。
【００９８】
また、第三列５１３に搭載されたメモリチップ２３７〜２４５，２５５〜２６３のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２３７〜２４１，２５５〜２５９については、配線Ｌ６５に共通接続されている。配線Ｌ６５は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２４２〜２４５，２６０〜２６３については、配線Ｌ６６に共通接続されている。配線Ｌ６６は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【００９９】
そして、第四列５１４に搭載されたメモリチップ２４６〜２５４，２６４〜２７２のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２４６〜２５０，２６４〜２６８については、配線Ｌ６７に共通接続されている。配線Ｌ６７は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２５１〜２５４，２６９〜２７２については、配線Ｌ６８に共通接続されている。配線Ｌ６８は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。
【０１００】
したがって、配線Ｌ６５と配線Ｌ６８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線であり、配線Ｌ６６と配線Ｌ６７はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線である。
【０１０１】
尚、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０１〜３０５との間は配線Ｌ７１にて接続され、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０６〜３０９との間は配線Ｌ７２にて接続される。上述の通り、コマンドアドレスレジスタバッファ４０２とデータレジスタバッファ３０１〜３０９とは接続されない。
【０１０２】
このように、本実施形態では２つのコマンドアドレスレジスタバッファ４０１，４０２を用い、それぞれ異なる配線を介してメモリチップ２００にコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを供給している。このため、各配線Ｌ６１〜Ｌ６８の負荷が第２の実施形態に比べて半分に低減される。このことは、図８に示したドライバ４４１，４４２，４５１，４５２が駆動すべき負荷が半分に低減されることを意味する。これにより、使用するクロック信号ＣＫ，ＣＫＢの周波数が高い場合であっても、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬの信号品質を保つことが可能となる。
【０１０３】
図２１は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【０１０４】
図２１においてコマンドアドレスレジスタバッファ４０１，４０２に設けられた端子４８１〜４８４は、図９に示した端子４８１〜４８４を意味している。つまり、これら端子４８１〜４８４はＹ方向に配列されており、且つ、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同じ信号である。また、これら端子４８１〜４８４から出力される信号は、メモリチップ２００に設けられた端子２９１〜２９４にそれぞれ供給される。端子２９１〜２９４は、図５に示すようにエリア２５０ＣＡに配置され、Ｙ方向に配列された端子である。
【０１０５】
本実施形態では、互いに搭載方向が同じである第一列５１１及び第二列５１２に搭載されたメモリチップ２０１〜２３６に対しては、コマンドアドレスレジスタバッファ４０１が割り当てられ、互いに搭載方向が同じである第三列５１３及び第四列５１４に搭載されたメモリチップ２３７〜２７２に対しては、コマンドアドレスレジスタバッファ４０２が割り当てられている。そして、メモリチップ２０１〜２３６とメモリチップ２３７〜２７２は搭載方向が互い１８０°相違しており、かつ、コマンドアドレスレジスタバッファ４０１とコマンドアドレスレジスタバッファ４０２は搭載方向が互い１８０°相違していることから、図２１に示すように、配線Ｌ６１〜Ｌ６８にそれぞれ含まれる複数の配線（図２１に示す例では各４本の配線）のＹ方向における配列順序を入れ替えることなく、各メモリチップ２０１〜２３６の端子２９１〜２９４に接続することが可能となる。
【０１０６】
これにより、各配線Ｌ６１〜Ｌ６８をシンプルにレイアウトすることが可能となり、モジュール基板５１０内における配線密度を低くすることが可能となる。しかも、本実施形態では、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを２分岐させればよいことから、分岐に必要となる配線層は２層で足りることになる。その結果、第２の実施形態に比べてモジュール基板５１０の配線層数を削減することが可能となり、基板コストが低減される。さらに、本実施形態では、コマンドアドレスレジスタバッファ４０１，４０２の各端子４８１〜４８４に接続されるメモリチップ２００の数が互いに等しいことから、配線Ｌ６１〜Ｌ６８間における負荷の差もほとんど生じない。しかも、配線Ｌ６１〜Ｌ６８を互いに等長とすることも可能となる。
【０１０７】
次に、本発明の好ましい第４の実施形態について説明する。
【０１０８】
図２２は、本発明の好ましい第４の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【０１０９】
図２２に示すように、本実施形態によるメモリモジュール５４０は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係において、第３の実施形態によるメモリモジュール５３０と相違している。その他の点については第３の実施形態によるメモリモジュール５３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１１０】
本実施形態においては、第一列５１１に搭載されたメモリチップ２０１〜２０９，２１９〜２２７のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２０１〜２０５，２１９〜２２３については、配線Ｌ８１に共通接続されている。配線Ｌ８１は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２０６〜２０９，２２４〜２２７については、配線Ｌ８２に共通接続されている。配線Ｌ８２は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【０１１１】
また、第二列５１２に搭載されたメモリチップ２１０〜２１８，２２８〜２３６のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２１０〜２１４，２２８〜２３２については、配線Ｌ８３に共通接続されている。配線Ｌ８３は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２１５〜２１８，２３３〜２３６については、配線Ｌ８４に共通接続されている。配線Ｌ８４は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【０１１２】
したがって、配線Ｌ８１と配線Ｌ８３はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８２と配線Ｌ８４はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線である。
【０１１３】
また、第三列５１３に搭載されたメモリチップ２３７〜２４５，２５５〜２６３のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２３７〜２４１，２５５〜２５９については、配線Ｌ８５に共通接続されている。配線Ｌ８５は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２４２〜２４５，２６０〜２６３については、配線Ｌ８６に共通接続されている。配線Ｌ８６は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【０１１４】
そして、第四列５１４に搭載されたメモリチップ２４６〜２５４，２６４〜２７２のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２４６〜２５０，２６４〜２６８については、配線Ｌ８７に共通接続されている。配線Ｌ８７は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２５１〜２５４，２６９〜２７２については、配線Ｌ８８に共通接続されている。配線Ｌ８８は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【０１１５】
したがって、配線Ｌ８５と配線Ｌ８７はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８６と配線Ｌ８８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線である。
【０１１６】
かかる構成により、本実施形態においても上述した第３の実施形態によるメモリモジュール５３０とほぼ同様の効果を得ることが可能となる。また、本実施形態では、配線Ｌ８１〜Ｌ８８間における対応する２つの配線の負荷及び配線長が互いに等しい。例えば、配線Ｌ８１と配線Ｌ８３はいずれもコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから分岐された配線であり、これら配線Ｌ８１，Ｌ８３に接続されるメモリチップ２００の数は等しく、且つ、配線長もほぼ一致する。これにより、本実施形態においては、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのシグナルインテグリティを高めることが可能となる。
【０１１７】
図２３（ａ）は第３及び第４の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、図２３（ｂ）は第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。いずれも、クロック信号ＣＫ，ＣＫＢの周波数を４００ＭＨｚに設定した場合に、メモリチップ２００に現れるモジュール基板上の信号波形を示している。図２３（ａ），（ｂ）に示すように、第３及び第４の実施形態においては、第２の実施形態と比べて良好なアイパターンが得られていることが分かる。これは、第２の実施形態においてはコマンドアドレスレジスタバッファ４０１から出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬがモジュール基板５１０の内部において４分岐されているのに対し、第３及び第４の実施形態においては２分岐に低減されているためであると考えられる。
【０１１８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１９】
例えば、上記の各実施形態においては、メモリチップ２００としてＤＲＡＭを用いたが、本発明がこれに限定されるものではなく、他の種類のメモリデバイスを用いても構わない。また、搭載するメモリデバイスとしては、一つのパッケージに一つのメモリチップがパッケージングされたデバイスを用いても構わないし、一つのパッケージに２個以上のメモリチップがパッケージングされたデバイスを用いても構わない。
【符号の説明】
【０１２０】
１０ 情報処理システム
１２ メモリコントローラ
２１ マザーボード
２２ メモリスロット
１００，５００，５３０，５４０ メモリモジュール
１１０，５１０ モジュール基板
１１０ａ，５１０ａ モジュール基板の一方の主面
１１０ｂ，５１０ｂ モジュール基板の他方の主面
１１１ 第一列
１１２ 第二列
１２０ コネクタ
１２１ コマンドアドレスコネクタ
１２２ データコネクタ
１３０ スタブ抵抗
２０１〜２７２ メモリチップ（メモリデバイス）
３０１〜３０９ データレジスタバッファ
４０１，４０２ コマンドアドレスレジスタバッファ
５１１ 第一列
５１２ 第二列
５１３ 第三列
５１４ 第四列
Ａ１〜Ａ８ メモリ搭載領域
Ｂ レジスタ搭載領域
ＣＡ コマンドアドレス信号
ＣＴＲＬ コントロール信号
ＤＱ データ
ＤＱＳ データストローブ信号
Ｌ０〜Ｌ２，Ｌ３０〜Ｌ３２ データ配線
Ｌ１０，Ｌ１１，Ｌ２０，Ｌ２１，Ｌ４０〜Ｌ４３，Ｌ５０〜Ｌ５３，Ｌ６１〜Ｌ６８，Ｌ８１〜Ｌ８８ コマンドアドレス配線
【技術分野】
【０００１】
本発明はメモリモジュールに関し、特に、メモリデバイスから読み出されるリードデータ及びメモリデバイスに書き込むべきライトデータをバッファリングするデータレジスタバッファを備えたメモリモジュールに関する。
【背景技術】
【０００２】
ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。近年においては、システムが要求するメモリ容量が非常に大きいため、１枚のメモリモジュールによって必要なメモリ容量を確保することは困難である。このため、通常は、マザーボード上に複数のメモリスロットが設けられており、これにより複数のメモリモジュールを装着可能であることがほとんどである。
【０００３】
しかしながら、複数のメモリモジュールを装着すると、マザーボード上におけるデータ配線の負荷容量が大きくなり、信号品質が劣化する。このような問題は、メモリコントローラとメモリモジュール間のデータ転送レートがある程度低い場合には大きな問題とはならないが、メモリコントローラとメモリモジュール間のデータ転送レートが高くなると、信号品質の劣化によって正しくデータ転送を行うことができないという問題が生じる。
【０００４】
データ配線の負荷容量を低減することが可能なメモリモジュールとしては、Load Reduced型と呼ばれるメモリモジュールが知られている（特許文献１参照）。特許文献１に記載されたLoad Reduced型のメモリモジュールは複数のデータレジスタバッファを備えている。データレジスタバッファは、メモリコントローラから供給されるライトデータをバッファリングして複数のメモリチップに供給するとともに、複数のメモリチップから供給されるリードデータをバッファリングしてメモリコントローラに供給する役割を果たす。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８２５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されたメモリモジュールでは、複数のデータレジスタバッファがコネクタの近傍に配列されている。このため、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離と、コネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとデータレジスタバッファとの配線距離とが相違する。その結果、コネクタに近い側のメモリ搭載領域に搭載されたメモリチップとコネクタから遠い側のメモリ搭載領域に搭載されたメモリチップとの間でデータのスキューが生じる。
【課題を解決するための手段】
【０００７】
本発明によるメモリモジュールは、複数のデータコネクタを有するモジュール基板と、複数のメモリデバイスと、前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、前記モジュール基板は、一方の主面に定義された第１及び第２のメモリ搭載領域と、平面視で前記第１及び第２のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、前記複数のメモリデバイスは、前記第１のメモリ搭載領域に搭載された複数の第１のメモリデバイスと、前記第２のメモリ搭載領域に搭載された複数の第２のメモリデバイスとを含み、前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１のメモリデバイスとデータレジスタバッファとの配線距離と、第２のメモリデバイスとデータレジスタバッファとの配線距離との差が縮小されるため、第１のメモリデバイスと第２のメモリデバイスとの間におけるデータのスキューを低減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を示す模式図である。
【図２】メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板１１０の一方の主面１１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板１１０の他方の主面１１０ｂに搭載されたデバイスのレイアウトを示している。
【図３】メモリモジュール１００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【図４】メモリチップ２００の構成を示すブロック図である。
【図５】メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【図６】データレジスタバッファ３００の構成を示すブロック図である。
【図７】データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【図８】コマンドアドレスレジスタバッファ４０１の構成を示すブロック図である。
【図９】コマンドアドレスレジスタバッファ４０１に設けられた外部端子の配列を説明するための略平面図である。
【図１０】データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１１】コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【図１２】発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール１００ａにおける、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１３】本発明の好ましい第２の実施形態によるメモリモジュール５００の構成を示す模式図である。
【図１４】メモリモジュール５００に含まれる各デバイスの接続関係を説明するためのブロック図である
【図１５】メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【図１６】データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【図１７】コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【図１８】モジュール基板５１０の一部の模式的な断面図である。
【図１９】本発明の好ましい第３の実施形態によるメモリモジュール５３０の構成を示す模式図である。
【図２０】メモリモジュール５３０に含まれる各デバイスの接続関係を説明するためのブロック図である
【図２１】コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【図２２】本発明の好ましい第４の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【図２３】（ａ）は第３及び第４の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、（ｂ）は第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい第１の実施形態によるメモリモジュール１００の構成を示す模式図である。
【００１２】
図１に示すように、本実施形態によるメモリモジュール１００は、モジュール基板１１０と、モジュール基板１１０に搭載された３６個のメモリチップ２０１〜２３６、９個のデータレジスタバッファ３０１〜３０９及び１個のコマンドアドレスレジスタバッファ４０１とを備えている。本明細書において、各メモリチップ２０１〜２３６を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。同様に、各データレジスタバッファ３０１〜３０９を特に区別する必要がないときには、単に「データレジスタバッファ３００」と呼ぶことがある。
【００１３】
モジュール基板１１０は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板１１０の一辺には、長辺であるＸ方向に沿って複数のコネクタ１２０が設けられている。コネクタ１２０は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給されるコマンドアドレスコネクタ１２１と、メモリコントローラにリードデータを供給し又はメモリコントローラからのライトデータを入力するためのデータコネクタ１２２に分類される。特に限定されるものではないが、本実施形態ではデータコネクタ１２２のピン数は７２個である。したがって、同時に７２ビットのリードデータ又はライトデータを入出力することができる。
【００１４】
「コマンドアドレス信号ＣＡ」とは、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを含む信号群である。アドレス信号ＡＤＤは、バンクアドレスを含んでいても構わない。また、コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを含む信号群である。
【００１５】
また、「コントロール信号ＣＴＲＬ」とは、クロック信号ＣＫ，ＣＫＢ、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を含む信号群である。クロック信号ＣＫとクロック信号ＣＫＢは相補の信号である。チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ及びクロックイネーブル信号ＣＫＥ０，ＣＫＥ１は、それぞれ対応するＲａｎｋ（後述）を活性化させるための信号である。さらに、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１は、それぞれ対応するＲａｎｋを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号ＣＫ，ＣＫＢを纏めてクロック信号ＣＫと表記し、チップ選択信号ＣＳ０Ｂ〜ＣＳ１Ｂを纏めてチップ選択信号ＣＳＢと表記し、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を纏めてクロックイネーブル信号ＣＫＥと表記し、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を纏めてオンダイターミネーション信号ＯＤＴと表記することがある。また、これらをコントロール信号ＣＴＲＬと総称することがある。
【００１６】
メモリチップ２０１〜２３６は例えばＤＲＡＭであり、このうち１８個のメモリチップ２０１〜２１８はモジュール基板１１０の一方の主面１１０ａに搭載され、残りの１８個のメモリチップ２１９〜２３６はモジュール基板１１０の他方の主面１１０ｂに搭載されている。メモリチップ２０１〜２１８とメモリチップ２１９〜２３６は、モジュール基板１１０を介して互いに対向する位置にそれぞれ搭載されている。つまり、平面視で互いに重なる位置に配置されている。例えば、メモリチップ２０１とメモリチップ２１９はモジュール基板１１０の表裏に配置され、その平面的な位置、つまりＸ座標及びＹ座標は互いに一致している。図１においては、図面の見やすさを考慮してモジュール基板１１０の表裏に配置された一対のメモリチップ２００の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。ここで「平面視」とは、Ｘ方向及びＹ方向と直交する方向（Ｚ方向）から見た様子を意味する。
【００１７】
図１において各チップに表記された三角のマークは、チップの搭載方向を示す方向性マークであり、方向性マークが同じ位置にある同種のチップは搭載方向が互いに同じであることを意味する。したがって、メモリチップ２０１〜２０９は搭載方向が互いに同じであり、メモリチップ２１０〜２１８は搭載方向が互いに同じであり、メモリチップ２１９〜２２７は搭載方向が互いに同じであり、メモリチップ２２８〜２３６は搭載方向が互いに同じである。また、メモリチップ２０１〜２０９とメモリチップ２１０〜２１８は搭載方向が互いに１８０°相違しており、メモリチップ２１９〜２２７とメモリチップ２２８〜２３６は搭載方向が互いに１８０°相違している。さらに、表裏の位置にあるメモリチップ２０１〜２０９とメモリチップ２１９〜２２７は搭載方向が互いに同じであり、表裏の位置にあるメモリチップ２１９〜２２７とメモリチップ２２８〜２３６は搭載方向が互いに同じである。本発明においては、メモリチップ２０１〜２０９のそれぞれを「第１のメモリデバイス」、メモリチップ２１０〜２１８のそれぞれを「第２のメモリデバイス」、メモリチップ２１９〜２２７のそれぞれを「第３のメモリデバイス」、メモリチップ２２８〜２３６のそれぞれを「第４のメモリデバイス」と呼ぶことがある。尚、データレジスタバッファ３０１〜３０９については搭載方向が互いに同じである。
【００１８】
本実施形態によるメモリモジュール１００は、いわゆる２Ｒａｎｋ構成である。Ｒａｎｋとは、排他的に選択されるメモリ空間を指す。各Ｒａｎｋ間には同じアドレスが割り当てられるものの、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂを排他的に活性化させるとともに、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１を排他的に活性化させることによって、いずれか１つのＲａｎｋが選択される。本実施形態においては、モジュール基板１１０の一方の主面１１０ａに搭載されたメモリチップ２０１〜２１８がＲａｎｋ０を構成し、モジュール基板１１０の他方の主面１１０ｂに搭載されたメモリチップ２１９〜２３６がＲａｎｋ１を構成する。
【００１９】
図１に示すように、メモリチップ２０１〜２３６はモジュール基板１１０上において平面視で２列に配列されている。具体的には、メモリチップ２０１〜２０９，２１９〜２２７についてはコネクタ１２０から遠い第一列１１１に配置され、メモリチップ２１０〜２１８，２２８〜２３６についてはコネクタ１２０に近い第二列１１２に配置されている。第一列１１１に配置された各メモリチップ２０１〜２０９，２１９〜２２７と、第二列１１２に配置された対応するメモリチップ２１０〜２１８，２２８〜２３６とは、互いにＸ座標が一致している。つまり、平面視でＹ方向に配列されている。例えば、メモリチップ２０１，２１０，２１９，２２８は、互いにＸ座標が一致している。対応する他のメモリチップについても同様である。
【００２０】
図２は、メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板１１０の一方の主面１１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板１１０の他方の主面１１０ｂに搭載されたデバイスのレイアウトを示している。
【００２１】
図２（ａ）に示すように、モジュール基板１１０の一方の主面１１０ａには、第一列１１１に対応する部分に第１のメモリ搭載領域Ａ１が定義され、第二列１１２に対応する部分に第２のメモリ搭載領域Ａ２が定義されている。第１のメモリ搭載領域Ａ１はメモリチップ２０１〜２０９がＸ方向に配列される領域であり、第２のメモリ搭載領域Ａ２はメモリチップ２１０〜２１８がＸ方向に配列される領域である。また、図２（ｂ）に示すように、モジュール基板１１０の他方の主面１１０ｂには、第一列１１１に対応する部分に第３のメモリ搭載領域Ａ３が定義され、第二列１１２に対応する部分に第４のメモリ搭載領域Ａ４が定義されている。第３のメモリ搭載領域Ａ３はメモリチップ２１９〜２２７がＸ方向に配列される領域であり、第４のメモリ搭載領域Ａ４はメモリチップ２２８〜２３６がＸ方向に配列される領域である。
【００２２】
ここで、各メモリ搭載領域Ａ１〜Ａ４に搭載されたメモリチップ２０１〜２３６のうち、Ｘ座標が等しい４つのメモリチップは、Ｘ座標の等しいいずれかのデータレジスタバッファ３００に共通接続されている。例えば、メモリチップ２０１，２１０，２１９，２２８は、データレジスタバッファ３０１に共通接続されている。データレジスタバッファ３００は、対応するデータコネクタ１２２から供給されるライトデータを対応するメモリチップ２００に供給するとともに、対応するメモリチップ２００から供給されるリードデータを対応するデータコネクタ１２２に供給する役割を果たす。例えば、メモリチップ２０１，２１０，２１９，２２８に書き込むべきライトデータはデータレジスタバッファ３０１によってバッファリングされ、メモリチップ２０１，２１０，２１９，２２８から読み出されたリードデータはデータレジスタバッファ３０１によってバッファリングされる。
【００２３】
図２（ｂ）に示すように、これらデータレジスタバッファ３０１〜３０９は、平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域ＢにおいてＸ方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Ｂがモジュール基板１１０の他方の主面１１０ｂに定義されている。つまり、レジスタ搭載領域Ｂは第３及び第４のメモリ搭載領域Ａ３，Ａ４に挟まれている。但し、透過的に見れば、レジスタ搭載領域Ｂは平面視で第１及び第２のメモリ搭載領域Ａ１，Ａ２に挟まれていることになる。
【００２４】
図３は、本実施形態によるメモリモジュール１００を備える情報処理システム１０の構造を模式的に示す斜視図である。
【００２５】
図３に示すように、情報処理システム１０はマザーボード２１上に構成されている。マザーボード２１にはメモリスロット２２が設けられており、メモリスロット２２に本実施形態によるメモリモジュール１００が挿入されている。また、マザーボード２１にはメモリコントローラ１２が搭載され、マザーボード２１に形成された配線２３を介してメモリモジュール１００に接続されている。しかしながら、メモリコントローラ１２はメモリモジュール１００上のメモリチップ２００に直接接続されているのではなく、データレジスタバッファ３０１〜３０９及びコマンドアドレスレジスタバッファ４０１を介してメモリチップ２００に接続されている。これにより、メモリコントローラ１２とメモリモジュール１００とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。
【００２６】
尚、図３に示した情報処理システム１０では、マザーボード２１にメモリスロット２２が１個だけ設けられているが、実際のメモリシステムでは、複数（例えば４個）のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール１００が装着される。複数のメモリモジュール１００を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール１枚当たりの負荷容量が従来に比べて非常に小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。
【００２７】
次に、メモリチップ２００の構成について説明する。
【００２８】
図４は、メモリチップ２００の構成を示すブロック図である。
【００２９】
メモリチップ２００はＤＲＡＭであり、図４に示すように、外部端子として、クロック端子２５１、コマンド端子２５２、コントロール端子２５６、アドレス端子２５３、データ入出力端子２５４及びデータストローブ端子２５５を備えている。このうち、クロック端子２５１、コマンド端子２５２及び、コントロール端子２５６、アドレス端子２５３については、コマンドアドレスレジスタバッファ４０１に接続されている。また、データ入出力端子２５４及びデータストローブ端子２５５については、対応するデータレジスタバッファ３００に接続されている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００３０】
クロック端子２５１は相補のクロック信号Ｙ，ＹＢが供給される端子であり、供給されたクロック信号Ｙ，ＹＢは、内部クロック生成回路２６１に供給される。内部クロック生成回路２６１は、クロック信号Ｙ，ＹＢに基づいて内部クロック信号ＩＣＬＫを生成し、これをデータ入出力回路２６３及びデータストローブ信号入出力回路２６４などの各種回路ブロックに供給する。特に限定されるものではないが、本実施形態においてはメモリチップ２００にＤＬＬ回路は備えられていない。
【００３１】
コマンド端子２５２は、ロウアドレスストローブ信号（ＲＡＳＢ）、カラムアドレスストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）などからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤは、コマンドデコーダ２６６に供給される。コマンドデコーダ２６６は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、モードレジスタ２６５を含む各種回路ブロックに供給される。
【００３２】
コントロール端子２５６は、チップ選択信号（ＣＳＢ）、クロックイネーブル信号（ＣＫＥ）、オンダイターミネーション信号（ＯＤＴ）などの、Ｒａｎｋごとのコントロール信号ＣＴＲＬが供給される端子である。コントロール信号ＣＴＲＬは、コントロール回路２６８に供給される。コントロール回路２６８は、コントロール信号ＣＴＲＬに基づいて内部オンダイターミネーション信号ＩＯＤＴなどの内部コントロール信号を生成する回路である。
【００３３】
アドレス端子２５３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤはアドレスラッチ回路２６７に供給される。アドレスラッチ回路２６７は、内部クロック信号ＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路２６７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２７１に供給され、カラムアドレスについてはカラムデコーダ２７２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ２６５に供給され、これによってモードレジスタ２６５の内容が更新される。
【００３４】
ロウデコーダ２７１は、メモリセルアレイ２８０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ２８０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列２８１に含まれるいずれかのセンスアンプＳＡに接続されている。センスアンプＳＡの選択は、カラムデコーダ２７２によって行われる。
【００３５】
選択されたセンスアンプＳＡは、データ入出力回路２６３に接続される。データ入出力回路２６３には、内部クロック信号ＩＣＬＫ及び内部データストローブ信号ＰＤＱＳが供給されており、リード動作時においては内部クロック信号ＩＣＬＫに同期してリードデータを出力し、ライト動作時においては内部データストローブ信号ＰＤＱＳに同期してライトデータを取り込む。これにより、リード動作時においては、メモリセルアレイ２８０から読み出されたリードデータがデータ入出力端子２５４から出力され、ライト動作時においては、データ入出力端子２５４から受信したライトデータがメモリセルアレイ２８０に書き込まれる。
【００３６】
データストローブ端子２５５は、データストローブ信号ＤＱＳの入出力を行うための端子であり、データストローブ信号入出力回路２６４に接続されている。データストローブ信号入出力回路２６４は、上述した内部データストローブ信号ＰＤＱＳを生成し、これをデータ入出力回路２６３に供給する。
【００３７】
また、データ入出力回路２６３及びデータストローブ信号入出力回路２６４には、コントロール回路２６８の出力である内部オンダイターミネーション信号ＩＯＤＴも供給されている。内部オンダイターミネーション信号ＩＯＤＴが活性化すると、データ入出力回路２６３及びデータストローブ信号入出力回路２６４は、いずれも終端抵抗として機能する。
【００３８】
図５は、メモリチップ２００に設けられた外部端子の配列を説明するための略平面図である。
【００３９】
図５に示すように、メモリチップ２００には設けられた複数の外部端子２５０は、マトリクス状にレイアウトされている。図５において符号２５０ＤＱと表記しているエリアはデータ系の外部端子、つまり、図４に示したデータ入出力端子２５４及びデータストローブ端子２５５が配置されたエリアである。また、図５において符号２５０ＣＡと表記しているエリアはコマンドアドレス系及びコントロール系の外部端子、つまり、図４に示したクロック端子２５１、コマンド端子２５２、コントロール端子２５６及びアドレス端子２５３が配置されたエリアである。エリア２５０ＤＱとエリア２５０ＣＡは、互いにＹ方向に配列されており、エリア２５０ＤＱが方向性マークに近い側に位置している。ここで、Ｙ方向とは、図１に示したようにモジュール基板１１０の短辺方向に相当する。
【００４０】
以上がメモリチップ２００の全体構成である。次に、データレジスタバッファ３００の構成について説明する。
【００４１】
図６は、データレジスタバッファ３００の構成を示すブロック図である。
【００４２】
図６に示すように、データレジスタバッファ３００は、入出力端子３４０を介して供給されるライトデータＤＱを、入出力端子３５０を介して供給されるデータストローブ信号ＤＱＳでバッファリングするライト用のＦＩＦＯ回路３１１と、入出力端子３４１を介して供給されるリードデータＤＱを、入出力端子３５１を介して供給されるデータストローブ信号ＤＱＳでバッファリングするリード用のＦＩＦＯ回路３１２とを備えている。ここで入出力端子３４０，３５０は、データコネクタ１２２に接続される端子であり、図６においてはこれら入出力端子３４０，３５０を介して入出力される信号名に符号（ｐｒｅ）を付している。一方、入出力端子３４１，３５１は、対応するメモリチップ２００に接続される端子であり、図６においてはこれら入出力端子３４１，３５１を介して入出力される信号名に符号（ｐｏｓｔ）を付している。
【００４３】
尚、図６に示すＦＩＦＯ回路３１１，３１２は、１ビット分のデータの入出力を行う回路であり、実際には、入出力データ幅分のＦＩＦＯ回路３１１，３１２が設けられている。例えば、１個のデータレジスタバッファ３００が一度に１バイト分のデータを入出力する場合、８組のＦＩＦＯ回路３１１，３１２が必要となる。
【００４４】
データレジスタバッファ３００に含まれる各種バッファ回路やＦＩＦＯ回路３１１，３１２の動作は、データレジスタコントロール回路３２０によって制御される。データレジスタコントロール回路３２０は、コマンドアドレスレジスタバッファ４０１より供給されるコントロール信号ＢＣＯＭに基づいて、データレジスタバッファ３００の動作を制御する。
【００４５】
図７は、データレジスタバッファ３００に設けられた外部端子の配列を説明するための略平面図である。
【００４６】
図７に示す符号３３０は、データレジスタバッファ３００に設けられた外部端子のうち、データ信号及びデータストローブ信号に関する外部端子である。図７に示すように、これら外部端子３３０は、第１グループ３３１と第２グループ３３２に分類されている。このうち、第１グループ３３１はデータコネクタ１２２に接続される端子であり、図６に示す入出力端子３４０，３５０を含んでいる。つまり、符号（ｐｒｅ）が付された信号を入出力するための外部端子が配列される。一方、第２グループ３３２は対応するメモリチップ２００に接続される端子であり、図６に示す入出力端子３４１，３５１を含んでいる。つまり、符号（ｐｏｓｔ）が付された信号を入出力するための外部端子が配列される。
【００４７】
図７に示すように、第１グループ３３１と第２グループ３３２は互いにＹ方向に配列されている。また、いずれのグループも複数の外部端子３３０がＸ方向に配列されている。
【００４８】
以上がデータレジスタバッファ３００の全体構成である。次に、コマンドアドレスレジスタバッファ４０１の構成について説明する。
【００４９】
図８は、コマンドアドレスレジスタバッファ４０１の構成を示すブロック図である。
【００５０】
図８に示すように、コマンドアドレスレジスタバッファ４０１は、コマンドアドレスコネクタ１２１に接続される入力端子４１１，４１２と、メモリチップ２００に接続される出力端子４２１〜４２４と、データレジスタバッファ３００に接続される出力端子４３０とを備えている。
【００５１】
入力端子４１１，４１２には、メモリコントローラ１２より供給されるコマンドアドレス信号ＣＡが及びコントロール信号ＣＴＲＬがそれぞれ入力される。図８においてはこれら入力端子４１１，４１２に入力される信号名に符号（ｐｒｅ）を付している。入力端子４１１を介して入力されたコマンドアドレス信号ＣＡ（ｐｒｅ）は、レジスタ回路４４０にてバッファリングされた後、２系統のドライバ４４１，４４２に供給される。ドライバ４４１，４４２は、それぞれ出力端子４２１，４２２を介してコマンドアドレス信号ＣＡ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４４１から出力端子４２１を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｒが付されており、ドライバ４４２から出力端子４２２を介して出力されるコマンドアドレス信号ＣＡ（ｐｏｓｔ）には符号Ｌが付されている。コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒとコマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５２】
同様に、入力端子４１２を介して入力されたコントロール信号ＣＴＲＬ（ｐｒｅ）は、レジスタ回路４５０にてバッファリングされた後、２系統のドライバ４５１，４５２に供給される。ドライバ４５１，４５２は、それぞれ出力端子４２３，４２４を介してコントロール信号ＣＴＲＬ（ｐｏｓｔ）を出力する回路である。図８に示すように、ドライバ４５１から出力端子４２３を介して出力されるコントロール信号ＣＴＲＬには符号Ｒが付されており、ドライバ４５２から出力端子４２４を介して出力されるコントロール信号ＣＴＲＬ（ｐｏｓｔ）には符号Ｌが付されている。コントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒとコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、互いに同じ内容の信号である。
【００５３】
このように、コマンドアドレスレジスタバッファ４０１は、２つの出力系統を有していることから、各ドライバ４４１，４４２，４５１，４５２の負荷が軽減されている。
【００５４】
さらに、コマンドアドレスレジスタバッファ４０１にはコントロール回路４６０が含まれている。コントロール回路４６０は、コマンドアドレス信号ＣＡ（ｐｒｅ）及びコントロール信号ＣＴＲＬ（ｐｒｅ）に基づいて、コントロール信号ＢＣＯＭを生成する。生成されたコントロール信号ＢＣＯＭは、ドライバ４６１及び出力端子４３０を介してデータレジスタバッファ３００に供給される。
【００５５】
図９は、コマンドアドレスレジスタバッファ４０１に設けられた外部端子の配列を説明するための略平面図である。
【００５６】
図９に示す符号４７０は、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２が配列されるエリアである。また、図９に示す符号４８０Ｒは、コマンドアドレスレジスタバッファ４０１に設けられた出力端子４２１，４２３が配列されるエリアである。つまり、エリア４８０Ｒからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒが出力される。一方、図９に示す符号４８０Ｌは、コマンドアドレスレジスタバッファ４０１に設けられた出力端子４２２，４２４が配列されるエリアである。つまり、エリア４８０Ｌからは、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌが出力される。
【００５７】
コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｒ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｒは、モジュール基板１１０の右側に搭載されたメモリチップ２００に供給される。一方、コマンドアドレス信号ＣＡ（ｐｏｓｔ）Ｌ及びコントロール信号ＣＴＲＬ（ｐｏｓｔ）Ｌは、モジュール基板１１０の左側に搭載されたメモリチップ２００に供給される。エリア４８０Ｒに配置される出力端子４２１，４２３と、エリア４８０Ｌに配置される出力端子４２２，４２４は、中心軸ａを中心として対称にレイアウトされている。中心軸ａとは、Ｘ方向における中心線でありＹ方向に延在する線である。例えば、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同一の信号である。
【００５８】
以上がコマンドアドレスレジスタバッファ４０１の全体構成である。次に、モジュール基板１１０上における各デバイスの接続関係について説明する。
【００５９】
図１０は、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００６０】
まず、ライト動作時におけるデータ系信号の流れについて説明すると、図１０に示すように、データコネクタ１２２に入力されたライトデータＤＱは、スタブ抵抗１３０を介してデータレジスタバッファ３００に供給される。スタブ抵抗１３０は、データコネクタ１２２において生じるインピーダンスの不整合に起因する信号の反射を防止するために設けられている。本発明においてスタブ抵抗１３０を設けることは必須でないが、本実施形態においては、平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域Ｂにデータレジスタバッファ３００が搭載されているため、データコネクタ１２２とデータレジスタバッファ３００との距離が比較的遠い。これにより、データコネクタ１２２とデータレジスタバッファ３００とを接続するデータ配線Ｌ０の配線長が長くなるため、信号の反射が生じやすい。したがって、スタブ抵抗１３０を設けることによりこれを防止することが望ましい。
【００６１】
データレジスタバッファ３００に入力されたライトデータＤＱは、データレジスタバッファ３００にてバッファリングされた後、対応するメモリチップ２００に供給される。既に説明したとおり、対応するメモリチップ２００とは当該データレジスタバッファ３００とＸ座標が等しい４つのメモリチップ２００である。例えば、データレジスタバッファ３０１から出力されるライトデータＤＱは、４つのメモリチップ２０１，２１０，２１９，２２８に供給される。ここで、モジュール基板１１０の表裏において重なる位置に搭載された２つのメモリチップは、互いにＲａｎｋの異なるメモリチップであり、これらメモリチップに対しては共通のデータ配線が用いられる。例えば、メモリチップ２０１とメモリチップ２１９には同じデータ配線Ｌ１を介してライトデータＤＱが供給され、メモリチップ２１０とメモリチップ２２８には同じデータ配線Ｌ２を介してライトデータＤＱが供給される。当然ながら、同じＲａｎｋに属するメモリチップ、例えばメモリチップ２０１とメモリチップ２１０に対しては、異なるデータ配線を介してライトデータＤＱが供給される。
【００６２】
リード動作時におけるデータ系信号の流れは上記と逆であり、選択されたＲａｎｋに属する２つのメモリチップから読み出されたリードデータＤＱが対応するデータレジスタバッファ３００に供給され、データレジスタバッファ３００にてバッファリングされた後、スタブ抵抗１３０を介してデータコネクタ１２２に供給される。
【００６３】
図１０に示すように、本実施形態においては平面視で第一列１１１と第二列１１２に挟まれたレジスタ搭載領域Ｂにデータレジスタバッファ３００が搭載されており、各データレジスタバッファ３００から見て上下に位置する２つのメモリチップが同時に活性化される。しかも、第一列１１１に属するメモリチップ２００と第二列１１２に属するメモリチップ２００は、その搭載方向が互い１８０°相違していることから、各メモリチップ２００に設けられたエリア２５０ＤＱ（図５参照）は、いずれもデータレジスタバッファ３００側に位置している。
【００６４】
このため、各データレジスタバッファ３００とこれに対応する４つのメモリチップ２００との接続する配線Ｌ１，Ｌ２の配線距離を最短且つ一定となるよう、モジュール基板１１０上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、第一列１１１に搭載されたメモリチップ２００と第二列１１２に搭載されたメモリチップ２００にライトデータＤＱがほぼ同時に到達する。また、リード動作時においては、第一列１１１に搭載されたメモリチップ２００から出力されたリードデータＤＱと、第二列１１２に搭載されたメモリチップ２００から出力されたリードデータＤＱとが、ほぼ同時にデータレジスタバッファ３００に到達する。つまり、メモリチップ２００の搭載位置によるデータのスキューが非常に小さくなる。その結果、ＤＬＬ回路のような同期回路をメモリチップ２００に搭載することなく、データの入出力を正しく行うことが可能となる。また、Ｒａｎｋ間におけるデータのスキュー差もほとんど生じない。
【００６５】
図１１は、コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【００６６】
図１１に示すように、コマンドアドレスコネクタ１２１に入力されたコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、スタブ抵抗１３０を介してコマンドアドレスレジスタバッファ４０１に供給される。図９を用いて説明した通り、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２はエリア４７０に配置されている。コマンドアドレスレジスタバッファ４０１は、これらコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬをバッファリングし、出力端子４２１〜４２４を介して各メモリチップ２００に供給する。ここで、モジュール基板１１０の右側に搭載されたメモリチップ２００に対しては、エリア４８０Ｒに配置された出力端子４２１，４２３及び配線Ｌ２０，Ｌ２１を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給され、モジュール基板１１０の左側に搭載されたメモリチップ２００に対しては、エリア４８０Ｌに配置された出力端子４２２，４２４及び配線Ｌ１０，Ｌ１１を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給される。
【００６７】
コマンドアドレスレジスタバッファ４０１から出力される信号のうち、コマンドアドレス信号ＣＡについては全てのメモリチップ２０１〜２３６に対して共通に供給される。これに対し、コマンドアドレスレジスタバッファ４０１から出力される信号のうち、コントロール信号ＣＴＲＬについては、Ｒａｎｋごとに供給される。これにより、いずれか一方のＲａｎｋのみが活性化される。
【００６８】
図１２は、発明者らが本発明いたる過程で考えたプロトタイプによるメモリモジュール１００ａにおける、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００６９】
図１２に示すメモリモジュール１００ａでは、データコネクタ１２２とメモリチップ２０１〜２３６との間にデータレジスタバッファ３０１〜３０９が配置されている。このようなレイアウトでは、各データレジスタバッファ３００とこれに対応するメモリチップ２００との距離が第一列１１１と第二列１１２とで大きく相違し、データ配線Ｌ１がデータ配線Ｌ２よりもかなり長くなってしまう。このため、ライト動作時においては、第一列１１１に搭載されたメモリチップ２００よりも、第二列１１２に搭載されたメモリチップ２００にライトデータＤＱが先に到達する。また、リード動作時においては、第一列１１１に搭載されたメモリチップ２００から出力されたリードデータＤＱよりも、第二列１１２に搭載されたメモリチップ２００から出力されたリードデータＤＱの方が先にデータレジスタバッファ３００に到達する。このように、メモリモジュール１００ａではメモリチップ２００のＹ方向における搭載位置によってデータのスキューが生じてしまう。しかも、各データレジスタバッファ３００とこれに対応する４つのメモリチップ２００のＸ座標が一致していないことから、メモリチップ２００のＸ方向における搭載位置によってもスキューが生じる。
【００７０】
これに対し、本実施形態によるメモリモジュール１００においてはこのようなスキューが大幅に低減されるため、高い信号品質を確保することが可能となる。しかも、プロトタイプによるメモリモジュール１００ａに対して配線密度の増大などのデメリットも生じない。
【００７１】
次に、本発明の好ましい第２の実施形態について説明する。
【００７２】
図１３は、本発明の好ましい第２の実施形態によるメモリモジュール５００の構成を示す模式図である。
【００７３】
図１３に示すように、本実施形態によるメモリモジュール５００は、モジュール基板５１０と、モジュール基板５１０に搭載された７２個のメモリチップ２０１〜２７２、９個のデータレジスタバッファ３０１〜３０９及び１個のコマンドアドレスレジスタバッファ４０１とを備えている。本明細書において、メモリチップ２０１〜２７２を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。
【００７４】
メモリチップ２０１〜２７２はモジュール基板５１０上において平面視で４列に配列されている。具体的には、メモリチップ２０１〜２０９，２１９〜２２７については最上段である第一列５１１に配置され、メモリチップ２３７〜２４５，２５５〜２６３については上から２段目である第三列５１３に配置され、メモリチップ２１０〜２１８，２２８〜２３６については下から２段目である第二列５１２に配置され、メモリチップ２４６〜２５４，２６４〜２７２については最下段である第四列５１４に配置されている。
【００７５】
また、メモリチップ２０１〜２１８は搭載方向が互いに同じであり、メモリチップ２１９〜２３６は搭載方向が互いに同じであり、メモリチップ２３７〜２５４は搭載方向が互いに同じであり、メモリチップ２５５〜２７２は搭載方向が互いに同じである。また、メモリチップ２０１〜２１８とメモリチップ２３７〜２５４は搭載方向が互いに１８０°相違しており、メモリチップ２１９〜２３６とメモリチップ２５５〜２７２は搭載方向が互いに１８０°相違している。本発明においては、メモリチップ２３７〜２４５のそれぞれを「第５のメモリデバイス」、メモリチップ２４６〜２５４のそれぞれを「第６のメモリデバイス」、メモリチップ２５５〜２６３のそれぞれを「第７のメモリデバイス」、メモリチップ２６４〜２７２のそれぞれを「第８のメモリデバイス」と呼ぶことがある。
【００７６】
本実施形態によるメモリモジュール５００は、いわゆる４Ｒａｎｋ構成である。各Ｒａｎｋは、接続関係を説明するためのブロック図である図１４に示すように、チップ選択信号ＣＳ０Ｂ〜ＣＳ３Ｂによって排他的に活性化される。本実施形態においては、メモリチップ２０１〜２１８がＲａｎｋ０を構成し、メモリチップ２５５〜２７２がＲａｎｋ１を構成し、メモリチップ２３７〜２５４がＲａｎｋ２を構成し、メモリチップ２１９〜２３６がＲａｎｋ３を構成する。クロック信号Ｙ０〜Ｙ３，ＹＢ０〜ＹＢ３もそれぞれ対応するＲａｎｋに供給される。クロックイネーブル信号ＣＫＥ０についてはＲａｎｋ０とＲａｎｋ３にて共有され、クロックイネーブル信号ＣＫＥ１についてはＲａｎｋ１とＲａｎｋ２にて共有される。また、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１はそれぞれＲａｎｋ０，Ｒａｎｋ１に供給される。Ｒａｎｋ２，３にはオンダイターミネーション信号は供給されない。
【００７７】
図１５は、メモリチップ２００及びデータレジスタバッファ３００の搭載位置をより詳細に説明するための模式図であり、（ａ）はモジュール基板５１０の一方の主面５１０ａに搭載されたデバイスのレイアウトを示し、（ｂ）はモジュール基板５１０の他方の主面５１０ｂに搭載されたデバイスのレイアウトを示している。
【００７８】
図１５（ａ）に示すように、モジュール基板５１０の一方の主面５１０ａには、第一列５１１に対応する部分に第１のメモリ搭載領域Ａ１が定義され、第二列５１２に対応する部分に第２のメモリ搭載領域Ａ２が定義され、第三列５１３に対応する部分に第５のメモリ搭載領域Ａ５が定義され、第四列５１４に対応する部分に第６のメモリ搭載領域Ａ６が定義されている。第１のメモリ搭載領域Ａ１はメモリチップ２０１〜２０９がＸ方向に配列される領域であり、第２のメモリ搭載領域Ａ２はメモリチップ２１０〜２１８がＸ方向に配列される領域であり、第５のメモリ搭載領域Ａ５はメモリチップ２３７〜２４５がＸ方向に配列される領域であり、第６のメモリ搭載領域Ａ６はメモリチップ２４６〜２５４がＸ方向に配列される領域である。
【００７９】
また、図１５（ｂ）に示すように、モジュール基板５１０の他方の主面５１０ｂには、第一列５１１に対応する部分に第３のメモリ搭載領域Ａ３が定義され、第二列５１２に対応する部分に第４のメモリ搭載領域Ａ４が定義され、第三列５１３に対応する部分に第７のメモリ搭載領域Ａ７が定義され、第四列５１４に対応する部分に第８のメモリ搭載領域Ａ８が定義されている。第３のメモリ搭載領域Ａ３はメモリチップ２１９〜２２７がＸ方向に配列される領域であり、第４のメモリ搭載領域Ａ４はメモリチップ２２８〜２３６がＸ方向に配列される領域であり、第７のメモリ搭載領域Ａ７はメモリチップ２５５〜２６３がＸ方向に配列される領域であり、第８のメモリ搭載領域Ａ８はメモリチップ２６４〜２７２がＸ方向に配列される領域である。
【００８０】
ここで、各メモリ搭載領域Ａ１〜Ａ８に搭載されたメモリチップ２０１〜２７２のうち、Ｘ座標が等しい８つのメモリチップは、Ｘ座標の等しいいずれかのデータレジスタバッファ３００に共通接続されている。例えば、メモリチップ２０１，２１０，２１９，２２８，２３７，２４６，２５５，２６４は、データレジスタバッファ３０１に共通接続されている。
【００８１】
図１５（ｂ）に示すように、データレジスタバッファ３０１〜３０９は、平面視で第三列５１３と第二列５１２に挟まれたレジスタ搭載領域ＢにおいてＸ方向に配列されている。特に限定されるものではないが、本実施形態ではレジスタ搭載領域Ｂがモジュール基板５１０の他方の主面５１０ｂに定義されている。
【００８２】
図１６は、データコネクタ１２２とメモリチップ２００との接続関係を説明するための模式図である。
【００８３】
まず、ライト動作時におけるデータ系信号の流れについて説明すると、図１６に示すように、データコネクタ１２２に入力されたライトデータＤＱは、スタブ抵抗１３０を介してデータレジスタバッファ３００に供給される。データレジスタバッファ３００に入力されたライトデータＤＱは、データレジスタバッファ３００にてバッファリングされた後、対応するメモリチップ２００に供給される。既に説明したとおり、対応するメモリチップ２００とは当該データレジスタバッファ３００とＸ座標が等しい８つのメモリチップ２００である。リード動作時におけるデータ系信号の流れは上記と逆である。
【００８４】
本実施形態では、データレジスタバッファ３００に設けられた入出力端子３４１，３５１（図６参照）の半分は配線Ｌ３１に接続され、残りの半分は配線Ｌ３２に接続されている。配線Ｌ３１は、データレジスタバッファ３００から見て上方向に延在する配線であり、第一列５１１と第三列５１３との間で分岐し、対応する４つのメモリチップ２００に共通接続される。同様に、配線Ｌ３２は、データレジスタバッファ３００から見て下方向に延在する配線であり、第二列５１２と第四列５１４との間で分岐し、対応する４つのメモリチップ２００に共通接続される。配線Ｌ３１と配線Ｌ３２の長さはほぼ等しく、且つ、配線Ｌ３１，Ｌ３２の分岐点から各メモリチップ２００までの配線距離もほぼ等しい。
【００８５】
図１６に示すように、本実施形態においては第一列５１１に属するメモリチップ２００と第三列５１３に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３１の分岐点が設けられている。同様に、第二列５１２に属するメモリチップ２００と第四列５１４に属するメモリチップ２００の搭載方向が互い１８０°相違しており、且つ、これらメモリチップ２００間に配線Ｌ３２の分岐点が設けられている。
【００８６】
このため、各データレジスタバッファ３００とこれに対応する８つのメモリチップ２００との配線距離を最短且つ一定となるよう、モジュール基板５１０上のデータ系配線をレイアウトすることができる。これにより、ライト動作時においては、各列に搭載されたメモリチップ２００にライトデータＤＱがほぼ同時に到達する。また、リード動作時においては、各列に搭載されたメモリチップ２００から出力されたリードデータＤＱは、ほぼ同時にデータレジスタバッファ３００に到達する。これにより、第１の実施形態と同様、メモリチップ２００の搭載位置によるデータのスキューが非常に小さくなる。
【００８７】
図１７は、コマンドアドレスコネクタ１２１とメモリチップ２００との接続関係を説明するための模式図である。
【００８８】
図１７に示すように、コマンドアドレスコネクタ１２１に入力されたコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、スタブ抵抗１３０を介してコマンドアドレスレジスタバッファ４０１に供給される。図９を用いて説明した通り、コマンドアドレスレジスタバッファ４０１に設けられた入力端子４１１，４１２はエリア４７０に配置されている。コマンドアドレスレジスタバッファ４０１は、これらコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬをバッファリングし、出力端子４２１〜４２４を介して各メモリチップ２００に供給する。ここで、モジュール基板５１０の右側に搭載されたメモリチップ２００に対しては、エリア４８０Ｒに配置された出力端子４２１，４２３及び配線Ｌ５０〜Ｌ５３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給され、モジュール基板５１０の左側に搭載されたメモリチップ２００に対しては、エリア４８０Ｌに配置された出力端子４２２，４２４及び配線Ｌ４０〜Ｌ４３を介してコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬが供給される。
【００８９】
本実施形態では、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬは、４分岐された後、第一列５１１〜第四列５１４に属するメモリチップ２００にそれぞれ供給される。モジュール基板５１０内において信号線を４分岐させるためには、例えば図１８に示すように４つの配線層を用い、各配線層に形成した配線Ｌ４０〜Ｌ４３を同じスルーホール導体ＴＨに接続すればよい。
【００９０】
以上説明したように、本実施形態によるメモリモジュール５００においては、第１の実施形態によるメモリモジュール１００と同様の効果を得ることができるとともに、より大きな記憶容量を確保することが可能となる。
【００９１】
次に、本発明の好ましい第３の実施形態について説明する。
【００９２】
図１９は、本発明の好ましい第３の実施形態によるメモリモジュール５３０の構成を示す模式図である。
【００９３】
図１９に示すように、本実施形態によるメモリモジュール５３０は、２個のコマンドアドレスレジスタバッファ４０１，４０２を備えている点において、第２の実施形態によるメモリモジュール５００と相違している。これらコマンドアドレスレジスタバッファ４０１，４０２は互いに同じ構成を有するチップである。このうち、コマンドアドレスレジスタバッファ４０１はモジュール基板５１０の一方の主面５１０ａに搭載され、コマンドアドレスレジスタバッファ４０２はモジュール基板５１０の他方の主面５１０ｂに搭載されている。そして、一方の主面５１０ａから見たコマンドアドレスレジスタバッファ４０１の搭載方向と、他方の主面５１０ｂから見たコマンドアドレスレジスタバッファ４０２の搭載方向は、互いに１８０°相違している。このため、コマンドアドレスレジスタバッファ４０１，４０２の入力端子４１１，４１２が設けられたエリア４７０は、互いに対向した位置に配置される。
【００９４】
ここで、各デバイスの接続関係を説明するためのブロック図である図２０に示すように、コマンドアドレスレジスタバッファ４０１はＲａｎｋ０，３に属するメモリチップ２００に対して割り当てられており、コマンドアドレスレジスタバッファ４０２はＲａｎｋ１，２に属するメモリチップ２００に対して割り当てられている。データレジスタバッファ３００を制御するための信号はコマンドアドレスレジスタバッファ４０１のみから供給され、コマンドアドレスレジスタバッファ４０２からは供給されない。これは、データレジスタバッファ３００は各Ｒａｎｋに対して同一の動作を行うため、２つのコマンドアドレスレジスタバッファ４０１，４０２から同じコントロール信号ＢＣＯＭを供給する必要がないからである。
【００９５】
図１９に戻って、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係についてより詳細に説明する。まず、第一列５１１に搭載されたメモリチップ２０１〜２０９，２１９〜２２７のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２０１〜２０５，２１９〜２２３については、配線Ｌ６１に共通接続されている。配線Ｌ６１は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２０６〜２０９，２２４〜２２７については、配線Ｌ６２に共通接続されている。配線Ｌ６２は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。
【００９６】
また、第二列５１２に搭載されたメモリチップ２１０〜２１８，２２８〜２３６のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２１０〜２１４，２２８〜２３２については、配線Ｌ６３に共通接続されている。配線Ｌ６３は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２１５〜２１８，２３３〜２３６については、配線Ｌ６４に共通接続されている。配線Ｌ６４は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【００９７】
したがって、配線Ｌ６１と配線Ｌ６４はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線であり、配線Ｌ６２と配線Ｌ６３はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線である。
【００９８】
また、第三列５１３に搭載されたメモリチップ２３７〜２４５，２５５〜２６３のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２３７〜２４１，２５５〜２５９については、配線Ｌ６５に共通接続されている。配線Ｌ６５は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２４２〜２４５，２６０〜２６３については、配線Ｌ６６に共通接続されている。配線Ｌ６６は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【００９９】
そして、第四列５１４に搭載されたメモリチップ２４６〜２５４，２６４〜２７２のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２４６〜２５０，２６４〜２６８については、配線Ｌ６７に共通接続されている。配線Ｌ６７は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２５１〜２５４，２６９〜２７２については、配線Ｌ６８に共通接続されている。配線Ｌ６８は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。
【０１００】
したがって、配線Ｌ６５と配線Ｌ６８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線であり、配線Ｌ６６と配線Ｌ６７はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線である。
【０１０１】
尚、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０１〜３０５との間は配線Ｌ７１にて接続され、コマンドアドレスレジスタバッファ４０１とデータレジスタバッファ３０６〜３０９との間は配線Ｌ７２にて接続される。上述の通り、コマンドアドレスレジスタバッファ４０２とデータレジスタバッファ３０１〜３０９とは接続されない。
【０１０２】
このように、本実施形態では２つのコマンドアドレスレジスタバッファ４０１，４０２を用い、それぞれ異なる配線を介してメモリチップ２００にコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを供給している。このため、各配線Ｌ６１〜Ｌ６８の負荷が第２の実施形態に比べて半分に低減される。このことは、図８に示したドライバ４４１，４４２，４５１，４５２が駆動すべき負荷が半分に低減されることを意味する。これにより、使用するクロック信号ＣＫ，ＣＫＢの周波数が高い場合であっても、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬの信号品質を保つことが可能となる。
【０１０３】
図２１は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係をより詳細に説明するための模式図である。
【０１０４】
図２１においてコマンドアドレスレジスタバッファ４０１，４０２に設けられた端子４８１〜４８４は、図９に示した端子４８１〜４８４を意味している。つまり、これら端子４８１〜４８４はＹ方向に配列されており、且つ、エリア４８０Ｒに配置された端子４８１〜４８４から出力される信号と、エリア４８０Ｌに配置された端子４８１〜４８４から出力される信号とは、互いに同じ信号である。また、これら端子４８１〜４８４から出力される信号は、メモリチップ２００に設けられた端子２９１〜２９４にそれぞれ供給される。端子２９１〜２９４は、図５に示すようにエリア２５０ＣＡに配置され、Ｙ方向に配列された端子である。
【０１０５】
本実施形態では、互いに搭載方向が同じである第一列５１１及び第二列５１２に搭載されたメモリチップ２０１〜２３６に対しては、コマンドアドレスレジスタバッファ４０１が割り当てられ、互いに搭載方向が同じである第三列５１３及び第四列５１４に搭載されたメモリチップ２３７〜２７２に対しては、コマンドアドレスレジスタバッファ４０２が割り当てられている。そして、メモリチップ２０１〜２３６とメモリチップ２３７〜２７２は搭載方向が互い１８０°相違しており、かつ、コマンドアドレスレジスタバッファ４０１とコマンドアドレスレジスタバッファ４０２は搭載方向が互い１８０°相違していることから、図２１に示すように、配線Ｌ６１〜Ｌ６８にそれぞれ含まれる複数の配線（図２１に示す例では各４本の配線）のＹ方向における配列順序を入れ替えることなく、各メモリチップ２０１〜２３６の端子２９１〜２９４に接続することが可能となる。
【０１０６】
これにより、各配線Ｌ６１〜Ｌ６８をシンプルにレイアウトすることが可能となり、モジュール基板５１０内における配線密度を低くすることが可能となる。しかも、本実施形態では、エリア４８０Ｒ，４８０Ｌからそれぞれ出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬを２分岐させればよいことから、分岐に必要となる配線層は２層で足りることになる。その結果、第２の実施形態に比べてモジュール基板５１０の配線層数を削減することが可能となり、基板コストが低減される。さらに、本実施形態では、コマンドアドレスレジスタバッファ４０１，４０２の各端子４８１〜４８４に接続されるメモリチップ２００の数が互いに等しいことから、配線Ｌ６１〜Ｌ６８間における負荷の差もほとんど生じない。しかも、配線Ｌ６１〜Ｌ６８を互いに等長とすることも可能となる。
【０１０７】
次に、本発明の好ましい第４の実施形態について説明する。
【０１０８】
図２２は、本発明の好ましい第４の実施形態によるメモリモジュール５４０の構成を示す模式図である。
【０１０９】
図２２に示すように、本実施形態によるメモリモジュール５４０は、コマンドアドレスレジスタバッファ４０１，４０２とメモリチップ２００との接続関係において、第３の実施形態によるメモリモジュール５３０と相違している。その他の点については第３の実施形態によるメモリモジュール５３０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１１０】
本実施形態においては、第一列５１１に搭載されたメモリチップ２０１〜２０９，２１９〜２２７のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２０１〜２０５，２１９〜２２３については、配線Ｌ８１に共通接続されている。配線Ｌ８１は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２０６〜２０９，２２４〜２２７については、配線Ｌ８２に共通接続されている。配線Ｌ８２は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【０１１１】
また、第二列５１２に搭載されたメモリチップ２１０〜２１８，２２８〜２３６のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２１０〜２１４，２２８〜２３２については、配線Ｌ８３に共通接続されている。配線Ｌ８３は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２１５〜２１８，２３３〜２３６については、配線Ｌ８４に共通接続されている。配線Ｌ８４は、コマンドアドレスレジスタバッファ４０１のエリア４８０Ｒに接続された配線である。
【０１１２】
したがって、配線Ｌ８１と配線Ｌ８３はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８２と配線Ｌ８４はコマンドアドレスレジスタバッファ４０１のエリア４８０Ｒから２分岐した配線である。
【０１１３】
また、第三列５１３に搭載されたメモリチップ２３７〜２４５，２５５〜２６３のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２３７〜２４１，２５５〜２５９については、配線Ｌ８５に共通接続されている。配線Ｌ８５は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２４２〜２４５，２６０〜２６３については、配線Ｌ８６に共通接続されている。配線Ｌ８６は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【０１１４】
そして、第四列５１４に搭載されたメモリチップ２４６〜２５４，２６４〜２７２のうち、コマンドアドレスレジスタバッファ４０１，４０２から見て左側に配置されたメモリチップ２４６〜２５０，２６４〜２６８については、配線Ｌ８７に共通接続されている。配線Ｌ８７は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｌに接続された配線である。一方、コマンドアドレスレジスタバッファ４０１，４０２から見て右側に配置されたメモリチップ２５１〜２５４，２６９〜２７２については、配線Ｌ８８に共通接続されている。配線Ｌ８８は、コマンドアドレスレジスタバッファ４０２のエリア４８０Ｒに接続された配線である。
【０１１５】
したがって、配線Ｌ８５と配線Ｌ８７はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｌから２分岐した配線であり、配線Ｌ８６と配線Ｌ８８はコマンドアドレスレジスタバッファ４０２のエリア４８０Ｒから２分岐した配線である。
【０１１６】
かかる構成により、本実施形態においても上述した第３の実施形態によるメモリモジュール５３０とほぼ同様の効果を得ることが可能となる。また、本実施形態では、配線Ｌ８１〜Ｌ８８間における対応する２つの配線の負荷及び配線長が互いに等しい。例えば、配線Ｌ８１と配線Ｌ８３はいずれもコマンドアドレスレジスタバッファ４０１のエリア４８０Ｌから分岐された配線であり、これら配線Ｌ８１，Ｌ８３に接続されるメモリチップ２００の数は等しく、且つ、配線長もほぼ一致する。これにより、本実施形態においては、コマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのシグナルインテグリティを高めることが可能となる。
【０１１７】
図２３（ａ）は第３及び第４の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示し、図２３（ｂ）は第２の実施形態におけるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬのアイパターンを示す。いずれも、クロック信号ＣＫ，ＣＫＢの周波数を４００ＭＨｚに設定した場合に、メモリチップ２００に現れるモジュール基板上の信号波形を示している。図２３（ａ），（ｂ）に示すように、第３及び第４の実施形態においては、第２の実施形態と比べて良好なアイパターンが得られていることが分かる。これは、第２の実施形態においてはコマンドアドレスレジスタバッファ４０１から出力されるコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＲＬがモジュール基板５１０の内部において４分岐されているのに対し、第３及び第４の実施形態においては２分岐に低減されているためであると考えられる。
【０１１８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１９】
例えば、上記の各実施形態においては、メモリチップ２００としてＤＲＡＭを用いたが、本発明がこれに限定されるものではなく、他の種類のメモリデバイスを用いても構わない。また、搭載するメモリデバイスとしては、一つのパッケージに一つのメモリチップがパッケージングされたデバイスを用いても構わないし、一つのパッケージに２個以上のメモリチップがパッケージングされたデバイスを用いても構わない。
【符号の説明】
【０１２０】
１０ 情報処理システム
１２ メモリコントローラ
２１ マザーボード
２２ メモリスロット
１００，５００，５３０，５４０ メモリモジュール
１１０，５１０ モジュール基板
１１０ａ，５１０ａ モジュール基板の一方の主面
１１０ｂ，５１０ｂ モジュール基板の他方の主面
１１１ 第一列
１１２ 第二列
１２０ コネクタ
１２１ コマンドアドレスコネクタ
１２２ データコネクタ
１３０ スタブ抵抗
２０１〜２７２ メモリチップ（メモリデバイス）
３０１〜３０９ データレジスタバッファ
４０１，４０２ コマンドアドレスレジスタバッファ
５１１ 第一列
５１２ 第二列
５１３ 第三列
５１４ 第四列
Ａ１〜Ａ８ メモリ搭載領域
Ｂ レジスタ搭載領域
ＣＡ コマンドアドレス信号
ＣＴＲＬ コントロール信号
ＤＱ データ
ＤＱＳ データストローブ信号
Ｌ０〜Ｌ２，Ｌ３０〜Ｌ３２ データ配線
Ｌ１０，Ｌ１１，Ｌ２０，Ｌ２１，Ｌ４０〜Ｌ４３，Ｌ５０〜Ｌ５３，Ｌ６１〜Ｌ６８，Ｌ８１〜Ｌ８８ コマンドアドレス配線
【特許請求の範囲】
【請求項１】
複数のデータコネクタを有するモジュール基板と、
複数のメモリデバイスと、
前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、
前記モジュール基板は、一方の主面に定義された第１及び第２のメモリ搭載領域と、平面視で前記第１及び第２のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、
前記複数のメモリデバイスは、前記第１のメモリ搭載領域に搭載された複数の第１のメモリデバイスと、前記第２のメモリ搭載領域に搭載された複数の第２のメモリデバイスとを含み、
前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されている、ことを特徴とするメモリモジュール。
【請求項２】
前記複数の第１のメモリデバイスは、前記第１のメモリ搭載領域において第１の方向に配列され、
前記複数の第２のメモリデバイスは、前記第２のメモリ搭載領域において前記第１の方向に配列され、
前記複数のデータレジスタバッファは、前記レジスタ搭載領域において前記第１の方向に配列され、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第１及び第２のメモリデバイスは、前記第１の方向と交差する第２の方向に平面視で配列されている、ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは共通に活性化されることを特徴とする請求項１又は２に記載のメモリモジュール。
【請求項４】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは、互いに搭載方向が１８０°相違していることを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項５】
前記モジュール基板は、他方の主面に定義された第３及び第４のメモリ搭載領域をさらに有し、
前記複数のメモリデバイスは、前記第３のメモリ搭載領域に搭載された複数の第３のメモリデバイスと、前記第４のメモリ搭載領域に搭載された複数の第４のメモリデバイスとをさらに含み、
前記複数の第１のメモリデバイスと前記複数の第３のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数の第２のメモリデバイスと前記複数の第４のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第３及び第４のメモリデバイスは、平面視で前記第２の方向に配列されている、ことを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項６】
前記複数の第３のメモリデバイスと前記複数の第４のメモリデバイスは共通に活性化され、
前記複数の第１及び第２のメモリデバイスと、前記複数の第３及び第４のメモリデバイスとは、排他的に活性化されることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第３のメモリデバイスと前記複数の第４のメモリデバイスは、互いに搭載方向が１８０°相違している、ことを特徴とする請求項５又は６に記載のメモリモジュール。
【請求項８】
前記モジュール基板は、前記一方の主面に定義された第５及び第６のメモリ搭載領域と、前記他方の主面に定義された第７及び第８のメモリ搭載領域とをさらに有し、
前記複数のメモリデバイスは、前記第５のメモリ搭載領域に搭載された複数の第５のメモリデバイスと、前記第６のメモリ搭載領域に搭載された複数の第６のメモリデバイスと、前記第７のメモリ搭載領域に搭載された複数の第７のメモリデバイスと、前記第８のメモリ搭載領域に搭載された複数の第８のメモリデバイスとをさらに含み、
前記レジスタ搭載領域は、平面視で前記第５及び第６のメモリ搭載領域に挟まれており、
前記複数の第５のメモリデバイスと前記複数の第７のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数の第６のメモリデバイスと前記複数の第８のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第５乃至第８のメモリデバイスは、平面視で前記第２の方向に配列されている、ことを特徴とする請求項５又は６に記載のメモリモジュール。
【請求項９】
前記複数の第５のメモリデバイスと前記複数の第６のメモリデバイスは共通に活性化され、
前記複数の第７のメモリデバイスと前記複数の第８のメモリデバイスは共通に活性化され、
前記複数の第１及び第２のメモリデバイスと、前記複数の第３及び第４のメモリデバイスと、前記複数の第５及び第６のメモリデバイスと、前記複数の第７及び第８のメモリデバイスとは、排他的に活性化されることを特徴とする請求項８に記載のメモリモジュール。
【請求項１０】
前記第５のメモリ搭載領域は、平面視で前記第１のメモリ搭載領域及びレジスタ搭載領域に挟まれており、
前記第２のメモリ搭載領域は、平面視で前記第６のメモリ搭載領域及びレジスタ搭載領域に挟まれている、ことを特徴とする請求項８又は９に記載のメモリモジュール。
【請求項１１】
前記複数の第１のメモリデバイスと前記複数の第５のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第２のメモリデバイスと前記複数の第６のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第３のメモリデバイスと前記複数の第７のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第４のメモリデバイスと前記複数の第８のメモリデバイスは、互いに搭載方向が１８０°相違している、ことを特徴とする請求項８乃至１０のいずれか一項に記載のメモリモジュール。
【請求項１２】
前記モジュール基板に搭載された第１及び第２のコマンドアドレスレジスタバッファをさらに備え、
前記第１のコマンドアドレスレジスタバッファは、前記第１乃至第４のメモリデバイスにコマンドアドレス信号を供給し、
前記第２のコマンドアドレスレジスタバッファは、前記第５乃至第８のメモリデバイスにコマンドアドレス信号を供給する、ことを特徴とする請求項８乃至１１のいずれか一項に記載のメモリモジュール。
【請求項１３】
前記複数のメモリデバイスは、それぞれ１又は２以上のメモリチップを含むことを特徴とする請求項１乃至１２のいずれか一項に記載のメモリモジュール。
【請求項１】
複数のデータコネクタを有するモジュール基板と、
複数のメモリデバイスと、
前記複数のデータコネクタから供給されるライトデータを前記複数のメモリデバイスに供給し、前記複数のメモリデバイスから供給されるリードデータを複数の前記データコネクタに供給する複数のデータレジスタバッファと、を備え、
前記モジュール基板は、一方の主面に定義された第１及び第２のメモリ搭載領域と、平面視で前記第１及び第２のメモリ搭載領域に挟まれた位置に定義されたレジスタ搭載領域とを有し、
前記複数のメモリデバイスは、前記第１のメモリ搭載領域に搭載された複数の第１のメモリデバイスと、前記第２のメモリ搭載領域に搭載された複数の第２のメモリデバイスとを含み、
前記複数のデータレジスタバッファは、前記レジスタ搭載領域に搭載されている、ことを特徴とするメモリモジュール。
【請求項２】
前記複数の第１のメモリデバイスは、前記第１のメモリ搭載領域において第１の方向に配列され、
前記複数の第２のメモリデバイスは、前記第２のメモリ搭載領域において前記第１の方向に配列され、
前記複数のデータレジスタバッファは、前記レジスタ搭載領域において前記第１の方向に配列され、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第１及び第２のメモリデバイスは、前記第１の方向と交差する第２の方向に平面視で配列されている、ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは共通に活性化されることを特徴とする請求項１又は２に記載のメモリモジュール。
【請求項４】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは、互いに搭載方向が１８０°相違していることを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項５】
前記モジュール基板は、他方の主面に定義された第３及び第４のメモリ搭載領域をさらに有し、
前記複数のメモリデバイスは、前記第３のメモリ搭載領域に搭載された複数の第３のメモリデバイスと、前記第４のメモリ搭載領域に搭載された複数の第４のメモリデバイスとをさらに含み、
前記複数の第１のメモリデバイスと前記複数の第３のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数の第２のメモリデバイスと前記複数の第４のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第３及び第４のメモリデバイスは、平面視で前記第２の方向に配列されている、ことを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項６】
前記複数の第３のメモリデバイスと前記複数の第４のメモリデバイスは共通に活性化され、
前記複数の第１及び第２のメモリデバイスと、前記複数の第３及び第４のメモリデバイスとは、排他的に活性化されることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
前記複数の第１のメモリデバイスと前記複数の第２のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第３のメモリデバイスと前記複数の第４のメモリデバイスは、互いに搭載方向が１８０°相違している、ことを特徴とする請求項５又は６に記載のメモリモジュール。
【請求項８】
前記モジュール基板は、前記一方の主面に定義された第５及び第６のメモリ搭載領域と、前記他方の主面に定義された第７及び第８のメモリ搭載領域とをさらに有し、
前記複数のメモリデバイスは、前記第５のメモリ搭載領域に搭載された複数の第５のメモリデバイスと、前記第６のメモリ搭載領域に搭載された複数の第６のメモリデバイスと、前記第７のメモリ搭載領域に搭載された複数の第７のメモリデバイスと、前記第８のメモリ搭載領域に搭載された複数の第８のメモリデバイスとをさらに含み、
前記レジスタ搭載領域は、平面視で前記第５及び第６のメモリ搭載領域に挟まれており、
前記複数の第５のメモリデバイスと前記複数の第７のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数の第６のメモリデバイスと前記複数の第８のメモリデバイスは、平面視で重なる位置に搭載されており、
前記複数のデータレジスタバッファのそれぞれと、これに接続された前記第５乃至第８のメモリデバイスは、平面視で前記第２の方向に配列されている、ことを特徴とする請求項５又は６に記載のメモリモジュール。
【請求項９】
前記複数の第５のメモリデバイスと前記複数の第６のメモリデバイスは共通に活性化され、
前記複数の第７のメモリデバイスと前記複数の第８のメモリデバイスは共通に活性化され、
前記複数の第１及び第２のメモリデバイスと、前記複数の第３及び第４のメモリデバイスと、前記複数の第５及び第６のメモリデバイスと、前記複数の第７及び第８のメモリデバイスとは、排他的に活性化されることを特徴とする請求項８に記載のメモリモジュール。
【請求項１０】
前記第５のメモリ搭載領域は、平面視で前記第１のメモリ搭載領域及びレジスタ搭載領域に挟まれており、
前記第２のメモリ搭載領域は、平面視で前記第６のメモリ搭載領域及びレジスタ搭載領域に挟まれている、ことを特徴とする請求項８又は９に記載のメモリモジュール。
【請求項１１】
前記複数の第１のメモリデバイスと前記複数の第５のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第２のメモリデバイスと前記複数の第６のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第３のメモリデバイスと前記複数の第７のメモリデバイスは、互いに搭載方向が１８０°相違しており、
前記複数の第４のメモリデバイスと前記複数の第８のメモリデバイスは、互いに搭載方向が１８０°相違している、ことを特徴とする請求項８乃至１０のいずれか一項に記載のメモリモジュール。
【請求項１２】
前記モジュール基板に搭載された第１及び第２のコマンドアドレスレジスタバッファをさらに備え、
前記第１のコマンドアドレスレジスタバッファは、前記第１乃至第４のメモリデバイスにコマンドアドレス信号を供給し、
前記第２のコマンドアドレスレジスタバッファは、前記第５乃至第８のメモリデバイスにコマンドアドレス信号を供給する、ことを特徴とする請求項８乃至１１のいずれか一項に記載のメモリモジュール。
【請求項１３】
前記複数のメモリデバイスは、それぞれ１又は２以上のメモリチップを含むことを特徴とする請求項１乃至１２のいずれか一項に記載のメモリモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−１１４４１５（Ｐ２０１３−１１４４１５Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５９４７０（Ｐ２０１１−２５９４７０）
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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