【課題】半導体メモリ装置、半導体メモリパッケージ、及び半導体メモリ装置の集積度増大方法を提供すること。
【解決手段】半導体メモリ装置は、２の指数ビットの集積度で形成された揮発性メモリセル及び揮発性メモリセルのデータ入出力のための入出力端子を各々具備し、１つのチップに形成することによってインテリム集積度（ｉｎｔｅｒｉｍ ｄｅｎｓｉｔｙ）を有する複数のメモリ領域、並びに、外部から入力されるコマンド及びアドレスに基づいて複数のメモリ領域にデータを書き込みするか、または、複数のメモリ領域からデータを読み出しする動作を制御する少なくとも１つ以上の周辺領域を含む。従って、半導体メモリ装置は、インテリム集積度、即ち、２^ｍ＋２^ｎ＋２^ｏ…（ただし、ｍ、ｎ、ｏは０以上の整数として互いに相異する）の集積度を有することができる。 （もっと読む）

【課題】リセット信号配線上における共振現象を防止する。
【解決手段】リセット信号ＲＳＴが供給されるリセット端子３０Ｒ及びリセット信号ＲＳＴの活性化に応答してリセットされる内部回路３１，３２をそれぞれ含む複数の半導体チップ１２と、複数の半導体チップ１２が搭載されたモジュール基板１１とを備える。モジュール基板１１は、複数の半導体チップ１２にそれぞれ設けられたリセット端子３０Ｒに共通接続されたリセット信号配線１４Ｒと、リセット信号配線１４Ｒに接続された共振防止素子１５とを備える。本発明によれば、通常動作時において論理レベルが固定されるリセット信号ＲＳＴが共振現象によって活性化されることがなくなる。 （もっと読む）

【課題】本発明は、省電力モード時のメモリの利用効率を向上させた半導体集積回路、記憶制御方法、記憶制御プログラム及び記録媒体に関する。
【解決手段】ＡＳＩＣ１は、各種機能動作を実行する複数の機能モジュール１２〜１４、１５ａ〜１５ｎへの供給電力の停止を行う省電力モード時に、切り替え部１３ｄ、１４ｄ、１５ａｄ〜１５ｎｄによって、複数のＲＡＭ１３ｍ、１４ｍ、１５ａｍ〜１５ｎｍを所定ビット幅の複数の分割ＲＡＭ領域を有する再構築ＲＡＭ部として再構築し、該再構築ＲＡＭ部の各分割ＲＡＭ領域へのアクセスの許可／不許可を調整する。したがって、ＡＳＩＣ１の省電力モード時に、使用目的に合わせてＲＡＭ１３ｍ〜１５ｎｍを再構築して使用することができ、利用効率を向上させることができる。 （もっと読む）

【課題】ＯＤＴ端子による内蔵終端抵抗の制御とリードデータの出力タイミングのずれによるバス転送時間の遅れをなくす。
【解決手段】終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、複数の半導体記憶装置のうちいずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置の終端抵抗値がいずれもオンし、いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置の終端抵抗値がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、半導体記憶装置の終端抵抗回路が、リードコマンドに応答してデータを出力するときに終端抵抗制御信号のレベルによらず、オフする。 （もっと読む）

【課題】ＮＯＲ型フラッシュメモリの消費電力を低減する技術を提供する。
【解決手段】通常状態とスタンバイ状態とＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）状態との切り替えが可能な半導体記憶装置と、前記半導体記憶装置のデータの読み出しと書込みを実行する演算処理装置とを具備する半導体装置を構成する。前記演算処理装置は、前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、前記半導体記憶装置の状態を制御するメモリ制御部とを含むことが好ましい。そして、前記メモリ制御部は、予め設定された規定時間に、前記半導体記憶装置に対するアクセス要求を受け取らなかったとき、前記半導体記憶装置を前記ＤＰＤ状態に移行させる。 （もっと読む）

【課題】ストレージ装置（高分子強誘電性メモリ装置）のメモリのセルが現在の状態に刻印(imprinted)または膠着されるのを防止するためのリフレッシュ・サイクルを発行するシステムおよび方法を提供する。
【解決手段】ホスト制御インターフェイス（ＨＣＩ）は、大容量ストレージに周期的なメモリ・リフレッシュ・サイクルを提供し、セルの状態が固定化されるのを防止する。時間に基づいたリフレッシュは、キャッシュ・ストレージ装置２０，２２，・・・，２４，２６中の高分子メモリ装置が現在の状態に「刻印される(imprinted)」または膠着されるのを防止する。ＨＣＩ１８は、電源投入時にすべてのアドレスを経由する最初のループを提供し、規則的な時間間隔で通常のアクセス時間の読み出しが後続し、電源オン中にセルが刻印されないことを保証する。 （もっと読む）

【課題】データ入出力パッド１３の終端抵抗と終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド１４とを備えた同期式メモリチップを多ランク搭載した多ランクメモリモジュールにおいて、メモリモジュールに設けた終端抵抗制御（ＯＤＴ）端子の数より、ランクの数のほうが大きい場合においても、内蔵終端抵抗を用いて、高速動作を可能にする。
【解決手段】モジュール基板８上のデータバス１９とデータ入出力パッド１３との配線の長さが長いメモリチップ１２の終端抵抗制御パッド１４を、終端抵抗制御配線１８、２１に接続し、ＯＤＴ端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス１９とデータ入出力パッド１３との配線の長さが短いメモリチップ１１の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位２０に接続する。 （もっと読む）

【課題】コンピュータ又は遠隔通信システムの構成要素と共に使用する相互接続システムを提供する。
【解決手段】データメモリシステム、コンピュータシステム、又はデータ経路がシステムの電力消費及びデータスキュー特性を制御するように配置されて作動される通信システムとすることができる、ネットワークにおいて要素を配置するための相互接続システム、装置、及び方法。構成可能なスイッチング要素を使用して、ノードでの相互接続を形成することができ、制御信号及び他の情報を使用して、構成可能なスイッチング要素の他の態様の電力ステータスが管理される。ネットワークのノード間で送信されているデータの時間遅延スキューは、ネットワークの１つ又はそれよりも多くのノードでデータの論理的及び物理的ライン割当てを交換することによって変更することができる。また、トレース経路指定の複雑さを低減する相互接続マザーボードを配置する方法も開示する。 （もっと読む）

【課題】 ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、設計が容易なインピーダンス調整回路を提供する。
【解決手段】 調整コードに対応してインピーダンスが可変の出力ドライバを有する、複数のメモリチップＤ０〜Ｄ７をランク選択信号とデータマスク信号の組合せにより選択して、インピーダンスの測定及び調整を行うインピーダンス調整回路において、異なるランクのメモリチップＤ０〜Ｄ７にランク選択信号をそれぞれ出力する複数のランク選択回路３１，３２と、ランクごとにメモリチップを選択するデータマスク信号をそれぞれ出力する複数のデータマスク選択回路４１〜４８とを備えたことを特徴とする。 （もっと読む）

【課題】半導体メモリ装置、メモリ装置サポート及びメモリモジュールを提供する。
【解決手段】第１半導体メモリダイ１０−１を含み、第１半導体メモリダイ１０−１の表面１２’は複数のコネクタｃｋｅ０、ｃｓ０、ｏｄｔ０を含む。複数のコネクタｃｋｅ０、ｃｓ０、ｏｄｔ０のうち少なくとも１つが第１半導体メモリダイ１０−１に電気的に接続され、複数のコネクタは第１及び第２制御信号コネクタを含む。第１制御信号コネクタは第１形態の第１制御信号ＣＯＮ１のためのものであり、第２制御信号コネクタは第１形態の第２制御信号ＣＯＮ２のためのものである。第１及び第２制御信号コネクタは表面の他の領域に配置される。例えば、第１形態はチップ選択信号、クロックイネーブル信号ＣＫＥ０、またはオンダイターミネーションイネーブル信号ＯＤＴ０とすることができる。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】基板の製造時に特性インピーダンス測定検査を省略することによって製造コストの低減化が図れ、ボード組立時及びシステム立ち上げ時の調整時間の効率化が図れ、また、動作品質の高いメモリ制御システムを提供すること。
【解決手段】別ボードにメモリを実装するメモリ制御システムであって、メモリ制御コントローラがデータバスの経路を選択し、動作環境を制御可能であり、前記システム上で使用するメモリモジュールが無いと判断すると、自動的に実メモリと等価な負荷回路モジュールにパスを切り替えたボードに最適な伝送路のインピーダンス制御と動作環境設定とを可能とし、最適な設定値が得られないと判断されるとエラー通知する機能を有する。 （もっと読む）

【課題】制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着するメモリモジュールを特定する。
【解決手段】メモリチップは、ループ・フライ・バイ・トポロジーによって、制御クロックバス（ＣＬＫＢ１）を介して制御チップ（ＳＣ）に接続されている。メモリチップは、異なるランク（Ｇ１、Ｇ２）のメモリチップ（Ｕ１、Ｕ８）がそれぞれ、互いに並んで制御クロックバス（ＣＬＫＢ１）に接続されるように、モジュール回路基板上に配置されている。データクロックバス（ＤＢ１）は、ポイント・ツー・ポイント・トポロジーに従って、異なるランクのメモリチップを制御チップ（ＳＣ）へそれぞれ接続している。メモリモジュールによって、制御クロック信号（ＣＬＫ１）の伝播時間を、データクロック信号（ＤＱＳ１）の伝播時間に合わせることが可能になる。 （もっと読む）

【課題】 レジスタ型メモリモジュール及び関連方法が開示される。
【解決手段】 メモリモジュールは、外部クロック信号を関連して、第１及び第２内部クロック信号を発生するクロック発生器と第１及び第２内部クロックを受信するレジスタを備える。前記レジスタは、第１外部内部クロック信号に応答して、外部制御／アドレス信号を保存して、第２内部制御／アドレス信号に応答して外部制御／アドレス信号に基づいて発生された内部制御及びアドレス信号を伝送する。 （もっと読む）

いくつかの実施形態では、チップは、メモリコア、制御回路、第１のポート、第２のポート、および、第３のポートを含む。第１のポートは、信号を受信するだけであり、第２のポートは、信号を提供するだけであり、制御回路は、第３のポートが信号を受信するだけか信号を提供するだけかどうかを制御する。他の実施形態も説明され、請求される。 （もっと読む）

【課題】実装するメモリに高速動作のための複雑な入出力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロトコルなど必要な機能や性能を容易に実現する。
【解決手段】メモリモジュール（ＭＯＤｃ）は、プロトコル制御形態に基づく制御信号が供給される入出力端子（ＩＰＯ０〜１５）と、入出力端子に接続され、異なるアクセス制御形態を相互に変換するプロトコルコンバータ（２３）と、プロトコルコンバータを介して入出力端子と接続され、プロトコル制御形態とは異なるアクセス制御形態に基づき動作するＳＤＲＡＭデバイス（Ｍ０〜Ｍ１５）と、を有する。プロトコルコンバータは、並直変換機能を有するレジスタバッファ（ＲＢＵＦｃ０〜ＲＢＵＦｃ１５）を有し、入出力端子からＳＤＲＡＭデバイスへ供給される直列データを並列データに変換し、ＳＤＲＡＭデバイスから入出力端子へ供給される並列データを直列データに変換する。 （もっと読む）

【課題】コンピュータシステムの状態に応じてメモリモジュールのリフレッシュレートを動的に調節する方法及び装置を提供すること。
【解決手段】一実施形態は、コンピュータシステム（１００）においてダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）（１０２）のリフレッシュレートを動的に調節する方法である。この方法は、複数のシステム状態を監視し（２０２）、監視したシステム状態のうちの少なくとも１つにおける変化を検出し（２０４）、検出に応じてコンピュータシステムの現在の状態における最適リフレッシュレートを判定し（３０２）、リフレッシュレートをその判定された最適リフレッシュレートに設定すること（３０２）からなる。 （もっと読む）

【課題】効率の良い書き込みおよび読出しを行うことができるメモリカードの制御方法および不揮発性半導体メモリの制御方法を提供する。
【解決手段】複数の書き込み領域から記憶領域が構成される不揮発性半導体メモリを含むメモリカードの制御方法であって、以下の工程を含む。記憶領域の一部である第１領域が、書き込み領域のアドレスが増加する方向に沿って順にデータを書き込む第１ファイルシステムによる管理に合わせて設定される。記憶領域の一部である第２領域が、アドレスによらない順番でデータを書き込む第２ファイルシステムによる管理に合わせて設定される。 （もっと読む）

【課題】 トレース上のコンデンサを用いた高速メモリモジュールを提供する。
【解決手段】 メモリバスに接続された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスもしくは複数のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＲＡＭ）デバイスを備えるメモリモジュールを製造する装置および方法を提供する。ここで、各ＤＲＡＭデバイスもしくは各ＳＤＲＡＭデバイスは送信信号（ＴＳ）線を介してメモリバスに接続されている。該メモリバスは少なくとも１つの、コンデンサが接続されたＴＳ線を有する。該コンデンサは、該複数のＤＲＡＭデバイスもしくは該複数のＳＤＲＡＭデバイスと並列になるように該ＴＳ線と接続され、該ＴＳ線は、メモリバスの信号入力端と第１ＤＲＡＭ／ＳＤＲＡＭデバイスのＴＳ線の接着ポイントの間で、メモリバスに接続されている。また、このようなメモリモジュールを備えるコンピュータシステムも開示する。 （もっと読む）

メモリバスに接続された複数の分岐を持つメモリモジュールを製造する装置および方法であって、各分岐は、前記メモリバスに少なくとも一つの送信信号（ＴＳ）ラインおよび／または少なくとも一つの副送信信号（ＳＴＳ）ラインを介して接続された少なくとも一つの動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスあるいはＳＤＲＡＭデバイスを含む。前記メモリモジュールは、前記ＴＳラインあるいはＳＴＳライン及び前記ＤＲＡＭデバイスあるいはＳＤＲＡＭデバイスに並列接続されたコンデンサを含む少なくとも一つの分岐を含む。前記メモリモジュールを実装するコンピュータ・システムもまた開示されている。 （もっと読む）