【課題】ソリッドステート記憶媒体に関する１つ以上の設定パラメーターを判定することによって、ソリッドステート記憶媒体の有用性を改善するための、装置、システム、及び方法を提供する。
【解決手段】媒体特性モジュール５０２が、ソリッドステート記憶媒体の記憶セルのセットに関する、１つ以上の記憶媒体特性を参照する。設定パラメーターモジュール５０４が、１つ以上の記憶媒体特性に基づいて、記憶セルのセットに関する設定パラメーターを判定する。記憶セル設定モジュール５０６が、判定された設定パラメーターを使用するように、記憶セルのセットを設定する。 （もっと読む）

【課題】高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報システム装置を提供する。
【解決手段】情報処理装置、揮発性メモリおよび不揮発性メモリを含む情報処理システムを構成する。情報処理装置、揮発性メモリおよび不揮発性メモリは直列接続させ、接続信号数を少なくすることにより、メモリ容量の拡張性を保ちつつ、高速化を図る。不揮発性メモリのデータを揮発性メモリへ転送させる際は、エラー訂正を行い、信頼性の向上を図る。これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線された情報処理システム・モジュールとして構成する。 （もっと読む）

【課題】記憶装置に関する技術を提供する。
【解決手段】記憶装置であって、マザーボードに直接設けられた拡張スロットに配置されるボードと、ボードに設けられたフラッシュメモリと、シリアルバスに接続可能な接続インターフェースと、シリアルバスおよび接続インターフェースを介したフラッシュメモリのデータの読み書きを制御する制御部と、記憶装置の動作に必要な電力を外部から取得する電源部とを備える。 （もっと読む）

【課題】空きソケットとなっている第２ソケットでの信号の反射を抑制可能なメモリ装置を提供する。
【解決手段】メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とは、接続配線６によって接続されている。接続配線６は、ソケット３とコントローラ５とを接続する配線６ａと、配線６ａから分岐点６ｂで分岐しソケット４と接続する配線６ｃと、を備える。配線６ｃには、ダミー配線７の一端７ａが接続され、ダミー配線７の他端７ｂは、終端抵抗８に接続されている。 （もっと読む）

【課題】スタブ配線の形成による信号波形の劣化を改善可能な半導体装置を提供する。
【解決手段】第１の信号経路Ｆが第１の入力端Ｆａに対応して分岐を有さない１本の経路として形成され、複数の第１の入力端Ｆａとこれに対応する複数の半導体パッケージＤ１の複数の第１の端子Ｔ１とが各々複数の第１の信号経路Ｆのうちの対応する１つによってフライバイ形式にて接続される。半導体パッケージパターン等の構成に限定されるものではなく、分岐を有さない１本の経路としてフライバイトポロジ（Ｆｌｙ−ｂｙ Ｔｏｐｏｌｏｇｙ）が実現可能なものであれば、他の構成とすることも可能である。 （もっと読む）

【課題】本発明の課題は、パラメータを設定することにより各種ＳＤＲＡＭを共通にコントロールするＳＤＲＡＭコントローラを提供することにある。
【解決手段】本発明は、ＦＰＧＡ１３内の回路として構成され、所定のパラメータに基づいて回路生成を行ってＳＤＲＡＭ１４の動作を制御するＳＤＲＡＭコントローラ２５と、前記ＳＤＲＡＭコントローラ２５の回路生成を行うパラメータがＳＤＲＡＭ１４の仕様に対応して設定されるパラメータ設定部２６とを具備することを特徴とするものである。 （もっと読む）

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】正しく装着されたメモリに対応する動作電圧を自動的に供給し、誤装着されたメモリには不適合な動作電圧が供給されないようにする。
【解決手段】検知部１３は、ＳＰＤ１２にアクセスして、メモリ情報を取得し、メモリ４の装着状況を検知する。制御部１４は、メモリ４の装着状況に基づいて、メモリ４が正しく装着されているか否かを判断する。メモリ４が正しく装着されている場合、制御部１４は、装着されているメモリ４が利用可能であるか否かを判断する。メモリ４が利用可能な場合、電圧供給装置１は、装着されているメモリ４に対して、メモリ４に応じた動作電圧を供給する。メモリ４が利用不可能な場合あるいはメモリ４が誤装着の場合、電圧供給装置１は、メモリ４に対する動作電圧を供給しない。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

【課題】 ＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの新規の配線方法を提案する。
【解決手段】 複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されており、
前記バッファデバイスは前記２つのコネクタが両側に置かれる前記基板の中央付近に配置され、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給する。 （もっと読む）

【課題】ＳＰＤ制御装置で、メモリ初期化処理の時間を短縮化する。
【解決手段】プロセッサ１０、メモリモジュール５０、及び該メモリモジュールの仕様を示す仕様情報を記憶する仕様情報記憶メモリ６０に接続される制御装置１００であって、制御装置１００への電源投入により、仕様情報記憶メモリ６０から仕様情報を読み出す読み出し部と１２０、仕様情報記憶メモリから読み出された仕様情報を格納する記憶部１３０と、プロセッサから仕様情報の読み出し指示を受信して、記憶部１３０に格納された仕様情報をプロセッサに受け渡す受け渡し部１１０と、を有する。 （もっと読む）

【課題】ＣＰＵがダイレクトアクセスできる内部メモリの空間を仮想的に広くするために、複数のメモリバンクをセレクトして用いるに際して、そのメモリバンクのセレクトを容易化する。
【解決手段】本プログラマブルコントローラは、ＣＰＵの主メモリに対応するメモリバンクを各モジュール内に割り当てて配置するとともに、ＣＰＵは、スロット番号により当該モジュール内のメモリバンクをセレクトしてダイレクトアクセス可能とした。 （もっと読む）

【課題】終端電圧による電力消費をより効率的に低減させることが可能なデータ処理装置、データ処理装置の終端電圧制御方法及び画像形成装置を提供する。
【解決手段】データ処理手段と、前記データ処理手段の主記憶装置となる記憶手段と、前記データ処理手段と記憶手段とを接続する複数の接続線の各々に短絡され、当該接続線に終端抵抗を介して終端電圧を印加する終端電圧印加手段と、を備えたデータ処理装置において、前記接続線と終端抵抗との間に接続され、前記データ処理手段のデータ処理状態に応じて前記終端電圧の通電をオン／オフする通電遮断手段を備える。 （もっと読む）

【課題】半導体メモリチップの故障等により、半導体メモリ蓄積装置に異常が発生した場合でも、メモリユニットを交換せずに、半導体メモリ蓄積装置の異常を解消できるようにする。
【解決手段】半導体メモリ蓄積装置は、入力された情報信号をエンコーダ１０で圧縮してメモリユニット１１に書き込む。また、メモリユニット１１から読み出した信号をデコーダ１２で復号して出力する。メモリユニット１１は、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６を搭載したサブ基板２０−１〜２０−２５６と、これらのサブ基板２０−１〜２０−２５６をそれぞれ着脱自在に装着するサブ基板差込口３１−１〜３１−２５６を備えたメイン基板３０との２種類の基板を具備する。そして、サブ基板に搭載されるＮＡＮＤ型半導体メモリチップが故障した場合、メイン基板３０に搭載されるＣＰＵ３４で、故障したＮＡＮＤ型半導体メモリチップを搭載するサブ基板を把握する。 （もっと読む）

【課題】貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させる。
【解決手段】制御パッド１２に入力される信号は、それぞれメモリチップ２が有するＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０に出力される。チップアドレス比較器２４は、ヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力されたチップアドレスＥＸＴＣＡｉとを比較し、一致するか否かをアドレスフラグ信号ＣＡＦＬＧとしてＣＥバッファ２６に出力するよう構成されている。アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 （もっと読む）

【課題】メモリモジュールに装着されたＤＲＡＭの動作モードにかかわらずＤＲＡＭの能動終端抵抗のオン／オフを制御できる能動終端抵抗の制御装置及び方法を提供する。
【解決手段】本発明に係るメモリ回路に装着されたバッファ回路は、信号入力端と、信号入力端に接続された入力端を有する同期入力バッファと、信号入力端に接続された入力端を有する非同期入力バッファと、メモリ回路の動作モードによって同期入力バッファの出力信号または非同期入力バッファの出力信号を選択的に出力するスイッチング回路とを具備する。本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるため、データバブルを最小化させることができる。 （もっと読む）

【課題】メモリデバイスの温度を正確に推測する。
【解決手段】オンダイ式熱センサを用いた温度管理システム、温度管理方法、及び温度管理装置であり、ある実施形態では、メモリ制御器などの集積回路に、温度収集ロジック及び制御ロジックを備え、温度収集ロジックは、各々がオンダイ式熱センサを備える複数の遠隔メモリデバイスから温度データを受け取り、当該データを保存する。ある実施形態では、制御ロジックは、少なくとも前記温度データの一部に基づいて、温度スロットルを制御する。 （もっと読む）

【課題】 多ＲＡＮＫ構成のメモリモジュールにおいて、メモリに入力されるクロック信号とデータストローブ信号の入力タイミングがずれる。そのために高速動作ができないという問題がある。
【解決手段】 多ＲＡＮＫ構成のメモリモジュールにおいて、クロック信号が入力される位相同期ループ回路のピン近傍に負荷容量を設け、データストローブ信号配線時定数とクロック信号配線時定数とを揃える。メモリに入力されるクロック信号とデータストローブ信号の入力タイミングを揃えることで、高速動作可能なメモリモジュールが得られる。 （もっと読む）