【課題】情報処理装置に装着された状態のメモリモジュールを検査できるメモリモジュール検査システム、情報処理装置、及びメモリモジュールの検査に必要なデータを記憶する記憶装置を提供する。
【解決手段】記憶装置２は、情報処理装置１で使用されるメモリモジュール４の正しい仕様を示す仕様データを仕様データ記憶部５で記憶している。情報処理装置１は、仕様データ記憶部５から仕様データを読み出し、メモリモジュール４のＳＰＤメモリ（不揮発性メモリ）４１に記憶している仕様データが正しいか否かを判定し、正しくない場合はＳＰＤメモリ４１の記憶内容を書き換える。また、記憶装置２のプログラム記憶部２５は、メモリモジュール４の検査に必要なプログラムを記憶しており、情報処理装置１は、プログラム記憶部２５からダウンロードしたプログラムに従ってメモリモジュール４の検査の処理を実行する。 （もっと読む）

【課題】チップ間の貫通電極（ＴＳＶ）の数を増やすことなく、任意の数のチップに対して識別番号を割り付ける。
【解決手段】本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、所定の信号に基づきパルス信号を発生させて隣接チップに供給するパルス発生部（１１００）を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部（２２００）と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生する識別信号発生部（２１００）を備える。 （もっと読む）

【課題】本発明は、ＪＥＤＥＣ準拠とＪＥＤＥＣ非準拠の双方のＤＩＭＭのメモリ制御を適切に行う。
【解決手段】メモリシステム１は、ＤＩＭＭコネクタ４に着脱可能に装着されているＤＩＭＭ１０がＪＥＤＥＣ準拠ＤＩＭＭとＪＥＤＥＣ非準拠ＤＩＭＭのいずれであるかのＤＩＭＭの種別をメモリコントローラ３が判別し、メモリコントローラ３が、該ＤＩＭＭ１０に搭載され該ＤＩＭＭ１０の構成情報及び搭載メモリチップの情報等を格納するＳＰＤに格納されている情報を読み取って、該ＳＰＤの情報及び該ＤＩＭＭ種別判別の判別結果に基づいて該ＤＩＭＭ１０のアクセス制御を行う。 （もっと読む）

【課題】積層型の半導体装置においてコアチップの選択動作に必要な回路の規模を縮小する。
【解決手段】それぞれ固有のチップアドレスＳＩＤ（ＣＯＲＥ）を保持するコアチップＣＣ０〜ＣＣ７と、これらを制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、モード信号ＭＯＤＥに応じてアドレス信号及びチップ選択信号からチップ選択アドレスＳＩＤ（ＩＦ）を生成するチップ選択アドレス生成回路４２を備える。コアチップＣＣ０〜ＣＣ７は、チップ選択アドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にコマンドを通過させる比較回路６３／６４を備える。本発明によれば、動作モードによって変化するチップ選択アドレスＳＩＤ（ＩＦ）をインターフェースチップＩＦ側で生成していることから、全体として回路規模を縮小することが可能となる。 （もっと読む）

【課題】複数種類の外部不揮発性記憶装置に対して、それぞれに適した書込パラメータを自動選択することにより、書込処理が可能な半導体集積回路を提供すること。
【解決手段】複数種類の外部不揮発性記憶装置のそれぞれに対して書込処理を行なうための複数種類の書込パラメータが格納された内部不揮発性記憶回路１０２と、接続された外部不揮発性記憶装置２００の識別情報を取得し、識別情報に基づいて複数種類の書込パラメータから接続された外部不揮発性記憶装置２００に適した１つの書込パラメータを選択し、選択された書込パラメータを用いて接続された外部不揮発性記憶装置２００に対して書込処理を行なう制御回路１０１と、を備えた半導体集積回路１００。 （もっと読む）

【課題】メモリ初期化処理の更なる高速化を実現可能なコンピュータシステムを提供する。
【解決手段】仕様情報を含む第１のＳＰＤ情報を格納する複数のメモリモジュールと、システム内のメモリアクセスに用いられるアクセス設定値と、第１のＳＰＤ情報の複製である第２のＳＰＤ情報とを記憶する不揮発性メモリとを備える。読み出し制御部は、メモリ初期化処理において、第１のＳＰＤ情報と第２のＳＰＤ情報とが一致するか否か判定して、一致しない不一致メモリモジュールを特定すると、不一致メモリモジュールの第１のＳＰＤ情報を読み出して不揮発性メモリへ第２のＳＰＤ情報として書き込む。設定値生成部は、不一致メモリモジュールが存在する場合に、不一致メモリモジュールの第２のＳＰＤ情報が生成に用いられるアクセス設定値を、第２のＳＰＤ情報に基づいて生成して、不揮発性メモリへ書き込む。 （もっと読む）

【課題】アクセス装置が半導体メモリ装置の特性を意識することなく、最適なファイルアクセスを行うこと。
【解決手段】本発明に関わる半導体メモリ装置は、半導体メモリ装置の特性に関する情報を格納する装置情報格納部と、その情報を基に半導体メモリ装置の特性に適したファイルアクセスを行うインターフェース制御部を半導体メモリ装置内に備えることにより、アクセス装置が半導体メモリ装置の特性を意識することなく、最適なファイルアクセスを実現することができる。このような半導体メモリ装置は、デジタルＡＶ機器や携帯電話端末、ＰＣ等の情報記録媒体として利用することができる。また、半導体メモリ装置の特性に応じた最適なファイルアクセスを実現するため、転送レートの高い高品質ＡＶデータを記録する機器の情報記録媒体として利用する場合は特に好適に機能する。 （もっと読む）

【課題】相変化メモリ（ＰＣＭ）モジュールを有するデュアルインラインメモリモジュール（ＤＩＭＭ）メモリデバイスの管理を提供する。
【解決手段】ＢＩＯＳは、ＰＣＭモジュール識別（ＩＤ）を読み出して、ＰＣＭモジュール構成に応答するための、実行可能コードを有することができる。ＰＣＭモジュールは、ＤＩＭＭが行アドレスを受信した直後に、メモリコントローラによって生成される列アドレスをＤＩＭＭへ供給することを可能にするアディティブレイテンシと関連することができる。ＤＲＡＭキャッシュメモリのようなメモリデバイスを用いて、ＰＣＭＤＩＭＭの特定のアドレスに対応する書き込みデータをキャッシュに格納することができる。 （もっと読む）

【課題】パソコンに保存されたＳＰＤデータをパソコンに接続できない検査装置に保存する作業を短時間で簡単に行い、ＤＩＭＭ等の基板検査の作業効率を向上させることができる低コストで構築可能な検査システムを提供する。
【解決手段】パソコン１に接続されたマスタ基板作成装置１０を用いて該パソコン内のＳＰＤデータをそのＥＥＰＲＯＭに記録したマスタ基板２を作成し、該マスタ基板を検査装置のソケットに装着して該マスタ基板から該ＳＰＤデータをダウンロードする。上記マスタ基板作成装置は、パソコンと接続するセントロコネクタ１１と、ＤＩＭＭを装着可能な２つのソケット１３ａ，１３ｂと、該セントロコネクタを介して入力されたＳＰＤデータを該ソケットに装着されたＤＩＭＭ上のＥＥＰＲＯＭに書き込む書込制御部が設けられている。 （もっと読む）

【課題】従来のインタフェースの機器との接続互換性を保ちつつ、データ転送速度を向上できるメモリデバイスおよびメモリデバイス制御装置を提供する。
【解決手段】メモリデバイス１０３とホスト装置１０１の間に介在するメモリデバイス制御装置１０２は、クロック信号に同期してメモリデバイスとの間でデータを転送するデータ転送手段１２３を備える。データ転送手段１２３は、クロック信号の立ち上がりエッジ及び立下りエッジの一方に同期してデータを転送するシングルエッジ同期モード、または、立ち上がりエッジと立下りエッジとの双方に同期してデータを転送するダブルエッジ同期モードに対応する。メモリデバイス１０３がバスマスタとして動作してデータ転送を行う際、データ転送手段１２３はメモリデバイスに対してダブルエッジ同期モードでデータ転送を行う。 （もっと読む）

【課題】不揮発性メモリの種類により決定される要因を考慮して、タイムアウト規定を守ることができる不揮発性記憶システムを提供する。
【解決手段】不揮発性記憶システム１００では、不揮発性メモリ制御部２１４が、タイムアウト監視部２１３から出力される集約処理停止信号に基づいて、集約処理を中断させ、タイムアウトの発生を確実に防止することができる。その結果、不揮発性記憶システム１００では、タイムアウト値（タイムアウト規定）を厳密に守ることができる。 （もっと読む）

【課題】スレーブデバイスのアドレスビット長に依存せずにブートアップ処理を行うことができる情報処理装置を提供する。
【解決手段】情報処理装置は、アドレスの各ビットをシリアルに送信し、データの各ビットをシリアルに受信するシリアルインターフェースと、起動プログラムを格納するブートメモリと、起動時に起動プログラムを実行して起動時処理を行なう制御回路とを含み、制御回路は、起動時処理において、第１のタイミングを開始タイミングとしてシリアルインターフェースがシリアルに受信するデータが所定のデータに一致するか否かを判断し、データ不一致の場合には、第２のタイミングを開始タイミングとしてシリアルインターフェースがシリアルに受信するデータが所定のデータに一致するか否かを判断することを特徴とする。 （もっと読む）

【課題】 システムボードに搭載された複数のメモリモジュールのＳＰＤの設定情報を一致させる。
【解決手段】 メモリの設定情報を格納するＳＰＤ１２を備える複数のメモリモジュール１０Ａ，１０Ｂを備えるコンピュータ１において，メモリ・コントローラ２のＳＰＤコントローラ２０の設定情報取得部２１は，メモリモジュール１０Ａ，１０ＢのＳＰＤ１２Ａ，１２Ｂから設定情報ＳＰＤ＿Ａ，ＳＰＤ＿Ｂを取得し，設定情報保持部２４に保持する。設定情報比較部２２は，設定情報ＳＰＤ＿Ａ，ＳＰＤ＿Ｂを比較し，設定情報の内容が異なる場合に，設定情報書き換え部２３は，これらの設定情報のうちいずれか一の内容（ＳＰＤ＿Ａ）を用いて，メモリモジュール１０ＢのＳＰＤ１Ｂの設定情報（ＳＰＤ＿Ｂ）を上書きする。 （もっと読む）

【課題】波形品質の確保と消費電力の低減とを両立する電子機器を提供することを目的とする。
【解決手段】データ信号線１１に終端抵抗７が接続された回路構成を有する電子機器１であって、データ処理手段２と、データ処理手段２の主記憶装置となる１つ以上のデータ記憶手段３と、データ処理手段２とデータ記憶手段３とを接続するデータ信号線１１に終端抵抗７を介して終端電圧を印加する終端電圧生成手段６と、データ信号線１１と終端抵抗７との間に接続される通電遮断手段８と、を有し、データ処理手段２はデータ記憶手段３の構成を検知し、その検知結果に基づいて、通電遮断手段８によりデータ信号線１１と終端抵抗７との間を通電させて終端抵抗７を有効にし、又はデータ信号線１１と終端抵抗７との間を遮断して終端抵抗７を無効にすることにより上記課題を解決する。 （もっと読む）

【課題】ＮＶＲＡＭを正規の位置と異なる位置に誤実装した際に、データの保障を行う記録制御装置、記録制御方法および記録制御プログラムを提供することを目的とする。
【解決手段】各データ内にデバイス識別情報（ＩＤ）を有する、脱着可能な不揮発性メモリのＮＶＲＡＭ１、２と、各ＩＤと各ＮＶＲＡＭがＲＡＭ内で使用するメモリ領域との対応付けを記憶保持する、ＩＤテーブルを備えたＦｌａｓｈＲＯＭとを有し、ＩＤとＩＤテーブルとを参照することにより、ＮＶＲＡＭ１、２の実装位置の正誤判断を行う。 （もっと読む）

【課題】ＳＰＤを必要に応じて実装することができる電子機器およびその制御方法を提供する。
【解決手段】メモリ素子実装領域部１７にＳＰＤが実装されている場合は、ＳＰＤから読み出したＤＲＡＭアクセスパラメータをメモリコントローラ１２に設定し、メモリ素子実装領域部１７にＳＰＤが実装されていない場合は、ＢＩＯＳ１８から読み出したデフォルトのＤＲＡＭアクセスパラメータをメモリコントローラ１２に設定する。 （もっと読む）

【課題】異なる仕様の不揮発性半導体メモリであっても接続を可能にする。
【解決手段】ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭが接続された場合、半導体集積回路装置には、レベル判定用の基準電圧ＶＲＥＦが入力される。Ｉ／Ｏバッファ制御回路８は、基準電圧ＶＲＥＦを検出し、Ｌｏ信号のバッファ制御信号ＣＢを出力する。出力バッファ９は、ＤＤＲ−ＳＤＲＡＭ／ＤＤＲ２−ＳＤＲＡＭに対応する駆動能力となる。また、セレクタ回路１３は、入力バッファ１２の出力信号を選択して出力するように接続先を切り替える。Ｍｏｂｉｌｅ ＤＤＲ−ＳＤＲＡＭが接続されると、基準電圧ＶＲＥＦが入力されないので、Ｉ／Ｏバッファ制御回路８は、Ｈｉ信号のバッファ制御信号ＣＢを出力する。出力バッファ９は、該ＳＤＲＡＭに対する駆動の力となり、セレクタ回路１３は、入力バッファ１１の出力信号を選択して出力するように接続先の切り替えを行う。 （もっと読む）

【課題】 パラレルインターフェースでのデータの配置が互いに異なる複数の種類のフォントメモリからのフォントデータをそれぞれ使用可能にすることができるデータスワップ制御装置を提供する。
【解決手段】 デバイスＩＤ判定回路２６は、データスワップ回路２５によって配置入替処理が実行された入替ＩＤが、デバイスＩＤ格納テーブル２３に格納される登録ＩＤに一致するか否かを判定する。データスワップ制御回路２７は、デバイスＩＤ判定回路２６によって一致しないと判定されるとき、配置入替処理の種類を変更するようにデータスワップ回路２５を制御し、デバイスＩＤ判定回路２６によって一致すると判定されるとき、外部ＩＤ制御回路２１によって読み出されたフォントデータに対して、そのときの配置入替処理を実行するようにデータスワップ回路２５を制御する。 （もっと読む）

【課題】 識別情報の格納に必要なデータ容量を増大させることなく、識別可能な記憶装置の数を増大させること。
【解決手段】記憶装置２１〜２８に対するデータの書き込み、および記憶装置２１〜２８からのデータの読み出しを制御する制御回路３０は、クロック信号線ＣＬ、リセット信号線ＲＬを介してクロック信号ＳＣＫ、及びリセット信号ＲＳＴを各記憶装置２１〜２８に送出する。制御回路３０から送出されるデータ列のうち、第１グループを構成する記憶装置２１、２３、２５、２７に対するデータ列である第１データＳＤＡ１は、第１データ信号線ＤＬ１を介して第１グループを構成する記憶装置２１、２３、２５、２７に供給される。データ列のうち、第２グループを構成する記憶装置２２、２４、２６、２８に対するデータ列である第２データＳＤＡ２は、第２データ信号線ＤＬ２を介して第２グループを構成する記憶装置２２、２４、２６、２８に供給される。 （もっと読む）

【課題】外部からＩＤ読み出し要求が入力された場合でも、システムブートに支障を来すことがない半導体記憶装置を提供する。
【解決手段】データを記憶するメモリ部と、メモリ部に対するアクセスを制御するメモリコントローラとを有し、メモリコントローラは、パワーオンリセット期間中に外部からＩＤ読み出し要求が入力されたら、ダミーＩＤを外部に出力する機能を有する。 （もっと読む）