半導体装置
【課題】チップ間の貫通電極（ＴＳＶ）の数を増やすことなく、任意の数のチップに対して識別番号を割り付ける。
【解決手段】本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、所定の信号に基づきパルス信号を発生させて隣接チップに供給するパルス発生部（１１００）を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部（２２００）と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生する識別信号発生部（２１００）を備える。
【解決手段】本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、所定の信号に基づきパルス信号を発生させて隣接チップに供給するパルス発生部（１１００）を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部（２２００）と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生する識別信号発生部（２１００）を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数のチップを備えた半導体装置に関し、特に、複数枚のコアチップと、これら複数枚のコアチップに対するインターフェイスチップとを積層して備えた半導体装置に関する。
【背景技術】
【０００２】
記憶容量が年々増大するＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置に対する要求を満たすため、複数枚のチップを積層して備えたチップ積層型の半導体装置が提案されている（特許文献１）。
【０００３】
この種の半導体装置は、メモリアレイが搭載された複数枚のコアチップと、これらのコアチップに対する外部とのインターフェイス機能を担う１枚のインターフェイスチップとを備えている。複数枚のコアチップはインターフェイスチップを介して外部からアクセスされ、メモリコントローラ等の外部デバイスから見れば、複数枚のコアチップは１つのチップとして認識される。このため、この種の半導体装置内部では、各コアチップに識別番号を割り付けることにより、各コアチップを識別している。
【０００４】
図１０および図１１を参照して、従来技術による半導体装置について説明する。
図１０は、複数枚のコアチップに識別番号を割り付けるための識別番号割付回路１００を搭載した従来技術による半導体装置の構成を模式的に示している。
【０００５】
図１０に示す例では、コアチップＣＣ０〜ＣＣ３のそれぞれには、識別番号ＣＮＴとしての識別コードＩＤ（ＬＬ(00)，ＨＬ(10)，ＬＨ(01)，ＨＨ(11)）を割り付けるための識別番号割付回路１００が設けられ、各チップには、識別番号割付回路１００の出力信号ＯＵＴを伝送するための貫通電極(TSV; Through Silicon Via)２００Ａと、最上位層か否かを検知するために用いられる電圧信号ＶＣＬを伝送するための貫通電極２００Ｂが設けられている。
【０００６】
なお、図１０では、便宜上、貫通電極２００Ａ，２００Ｂがチップとチップとの間に形成されているように表現されているが、実際には、後述する図１に示すように、各チップを貫通するように形成されている。図１０に示す例では、例えば、最上位層のコアチップＣＣ０と下位層のコアチップＣＣ１との間に表現されている貫通電極２００Ａ，２００Ｂは、最上位層のコアチップＣＣ０を貫通するように形成されており、これにより、下位層のコアチップＣＣ１の上面に形成された回路から、信号が、貫通電極２００Ａ，２００Ｂを通じて、最上位層のコアチップＣＣ０の上面に形成された回路に信号が伝達されるようになっている。このような図面の表現形式は、後述の図２においても用いられている。
【０００７】
各層のコアチップに設けられた識別番号割付回路１００は、上位層から供給される識別番号ＣＮＴに“１”を加算し、この加算結果を出力信号ＯＵＴとして下位層のチップに出力する。
この例では、４枚のコアチップＣＣ０〜ＣＣ３を認識する必要上、識別番号ＣＮＴは２ビットの信号で表され、識別番号割付回路１００の出力信号ＯＵＴも２ビットの信号である。また、最上位層か否かを検知するための電圧信号ＶＣＬは１ビットの信号である。従って、この例では、隣接する２枚のチップに着目すると、識別番号割付回路１００の２ビットの出力信号ＯＵＴを伝送するための２個の貫通電極２００Ａと、１ビットの電圧信号ＶＣＬを伝送するための１個の貫通電極２００Ｂが設けられている。
【０００８】
図１１に、識別番号割付回路１００の構成を示す。
識別番号割付回路１００は、最上位層検知回路１１０と、識別番号加算回路１２０から構成される。このうち、最上位層検知回路１１０は、インバータ１１１，１１２，１１３と、プルダウン用のｎチャネル型ＭＯＳトランジスタ１１４から構成される。このうち、インバータ１１１，１１２，１１３は、上述の電圧信号ＶＣＬが反映される信号ＨＺＶＤをラッチして信号ＨＺＶＤ２を出力するラッチ回路として機能する。
【０００９】
また、識別番号加算回路１２０は、論理積ゲート１２１，１２２、排他的否定的論理和ゲート１２３、加算回路１２４から構成される。このうち、論理積ゲート１２１，１２２は、信号ＨＺＶＤ２に応じて、上位層のチップからの入力信号ＩＮ１，ＩＮ２を、識別番号ＣＮＴを表す信号ＣＮＴ１，ＣＮＴ２として取り込むためのゲート回路として機能する。また、排他的否定的論理和ゲート１２３および加算回路１２４は、識別番号ＣＮＴに“１”を加算し、その加算結果を出力信号ＯＵＴ１，ＯＵＴ２として出力する加算器として機能する。これら出力信号ＯＵＴ１，ＯＵＴ２は下位層のコアチップの入力信号ＩＮ１，ＩＮ２とされる。
【００１０】
また、前述の図１０に示されるように、最上位層のコアチップＣＣ０を除いて、下位層のコアチップＣＣ１〜ＣＣ３には、上位層のコアチップＣＣ０から貫通電極２００Ｂを介して電圧信号ＶＣＬが信号ＨＺＶＤとして供給される。これに対し、最上位層のコアチップＣＣ０には上位層のチップが存在しないため、電圧信号ＶＣＬは供給されず、この最上位層のコアチップＣＣ０においてのみ、信号ＨＺＶＤはオープン状態を示す。従って、電圧信号ＶＣＬを反映する信号ＨＺＶＤから、コアチップＣＣ０〜ＣＣ３の各のチップにおいて、当該チップが最上位層か否かを検知することが可能になる。
【００１１】
次に、識別番号割付回路１００に着目して、この従来技術による半導体装置の動作を説明する。
概略的には、識別番号割付回路１００は、最上位層のコアチップＣＣ０から最下位層のインターフェイスチップＩＦまで識別番号ＣＮＴを順次伝送し、その伝送の過程で、識別番号ＣＮＴを順次インクリメントすることにより、コアチップＣＣ０〜ＣＣ３のそれぞれに固有の識別番号を割り付ける。
【００１２】
具体的には、図１１において、前述のように信号ＨＺＶＤが各チップに供給された状態で、リセット信号ＲＥＳＥＴがハイレベルになると、ｎチャネル型ＭＯＳトランジスタ１１４がオン状態になり、信号ＨＺＶＤのレベルを強制的にロウレベルに駆動する。その後、リセット信号ＲＥＳＥＴがロウレベルに復帰すると、コアチップＣＣ１〜ＣＣ３においては、上位層のチップから与えられる電圧信号ＶＣＬにより信号ＨＺＶＤがハイレベルに変化するが、最上位層のコアチップＣＣ０には電圧信号ＶＤＬを供給する上位層のチップが存在しないため、最上位層のコアチップＣＣ０においてのみ、信号ＨＺＶＤはロウレベルに維持され、信号ＨＺＶＤ２としてロウレベルが出力される。
【００１３】
このため、最上位層のコアチップＣＣ０においては、ロウレベルの信号ＨＺＶＤ２が入力される識別番号加算回路１２０内の論理積ゲート１２１，１２２は、信号ＣＮＴ１，ＣＮＴ２としてロウレベルを出力する。従ってこの場合、図１０に示したように、最上位層のコアチップＣＣ０の識別番号割付回路１００は、識別番号ＣＮＴとして“ＬＬ(00)”で表される２ビットのＩＤコードを出力する。これにより、最上位層のコアチップＣＣ０に固有の識別番号ＣＮＴが割り付けられる。
【００１４】
また、図１１において、排他的否定的論理和ゲート１２３および加算回路１２４から構成される加算器は、信号ＣＮＴ１，ＣＮＴ２で表される識別番号ＣＮＴの値に“１”を加算し、その加算結果である出力信号ＯＵＴ１としてハイレベルを出力し、出力信号ＯＵＴ２としてロウレベルを出力する。すなわち、出力信号ＯＵＴ（ＯＵＴ１，ＯＵＴ２）として、“ＨＬ(10)”で表される２ビットのＩＤコードを出力する。この２ビットのＩＤコードに対応する出力信号ＯＵＴ１，ＯＵＴ２は、図１０に示す貫通電極２００Ａを介して下位層のコアチップＣＣ１に伝送され、このコアチップＣＣ１の識別番号加算回路１２０の入力信号ＩＮ１，ＩＮ２とされる。
【００１５】
コアチップＣＣ１〜ＣＣ３のそれぞれにおいては、上位層のコアチップから供給される電圧信号ＶＣＬにより信号ＨＺＶＤがハイレベルに変化するため、信号ＨＺＶＤ２はハイレベルになり、この結果、識別番号加算回路１２０内の論理積ゲート１２１，１２２は、上位層からの入力信号ＩＮ１，ＩＮ２を信号ＣＮＴ１，ＣＮＴ２として出力する。従って、例えば、コアチップＣＣ１では、識別番号割付回路１００は、図１０に示したように、識別番号ＣＮＴとして“ＨＬ(10)”で表される２ビットのＩＤコードを出力する。これにより、コアチップＣＣ１に固有の識別番号ＣＮＴが割り付けられる。そして、コアチップＣＣ１では、この識別番号ＣＮＴの値に“１”を加算して下位層のコアチップＣＣ２に貫通電極を介して伝送する。
【００１６】
以下同様にして、コアチップＣＣ２，ＣＣ３に固有の識別番号ＣＮＴが割り付けられ、最終的に、図１０に示したように、コアチップＣＣ０，ＣＣ１，ＣＣ２，ＣＣ３に、それぞれ、識別番号ＣＮＴとして、“ＬＬ(00)”，“ＨＬ(10)”，“ＬＨ(01)”，“ＨＨ(11)”で表される固有のＩＤコードが割り付けられる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１１− ８１７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述の従来技術によれば、識別番号を表すＩＤコードの各ビット信号を、貫通電極（ＴＳＶ）を介して上位層のコアチップから下位層のコアチップに順次伝送するため、コアチップの数が増えると、これらのコアチップを識別するために必要とされる識別番号を表すＩＤコードのビット数が増加し、そのビット信号を伝送するために必要とされる貫通電極の数が増加するという問題がある。また、貫通電極（ＴＳＶ）の数の増加により、チップ面積が増加するという問題もある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、パルス信号を発生させて隣接チップに供給するパルス発生部を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置の構成を有する。
【発明の効果】
【００２０】
本発明によれば、チップ間の貫通電極（ＴＳＶ）の数を増やすことなく、積層された任意の数のチップに対して識別番号を割り付けることができる。
【図面の簡単な説明】
【００２１】
【図１】貫通電極（ＴＳＶ）を説明するための断面構造図である。
【図２】本発明の第１実施形態による半導体装置の全体構成を模式的に示す図である。
【図３】（ａ）は本発明の第１実施形態による半導体装置が備えるパルス発生部の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図４】（ａ）は本発明の第１実施形態による半導体装置が備える識別信号発生部の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図５】（ａ）は本発明の第１実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図６】本発明の第１実施形態による半導体装置の全体動作を説明するためのタイミングチャートである。
【図７】（ａ）は本発明の第２実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図８】（ａ）は本発明の第３実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図９】（ａ）は本発明の第４実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図１０】従来技術による半導体装置の全体構成を模式的に示す図である。
【図１１】従来技術による半導体装置が備える識別番号割付回路の構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら、本発明の第１実施形態によるチップ積層型の半導体装置を説明する。
なお、以下では、ＤＲＡＭ等の半導体メモリを例として説明するが、これに限定されることなく、チップ積層型の半導体装置であれば、どのような装置であってもよい。
【００２３】
概略的には、第１実施形態では、チップ毎に固有の識別番号を割り付けるためにパルス列が用いられ、下位層のインターフェイスチップから発行したワンショットパルスの数をインターフェイスチップに近いコアチップから順に１つづ増やしてパルスを増やしていき、上位層の各コアチップにおいて、そのパルスの数でカウント回路のカウント値をカウントアップさせ、そのカウント値を各チップ固有の識別番号として割り付ける。
【００２４】
図１に、第１実施形態による半導体装置１０の断面構造を模式的に示す。
図１に示すように、第１実施形態による半導体装置１０は、互いに同一の機能および構造を持ち、夫々同一の製造マスクで制作された８枚のコアチップ２００１〜２００８、コアチップとは異なる製造マスクで制作された１枚のインターフェイスチップＩＦ及び１枚のインターポーザＩＰが積層された構造となっている。コアチップ２００１〜２００８及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極(TSV; Through Silicon Via)によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２５】
貫通電極ＴＳＶの上下層間での主な接続形態には３タイプあり、第１に、平面視Ａで同じ位置に設けられた上下層の貫通電極ＴＳＶが短絡されるタイプ、第２に、平面視Ａで同じ位置に設けられた上下層の貫通電極ＴＳＶが各チップの内部回路を介して接続されるタイプ、第３に、平面視Ａで異なる位置に設けられた上下層の貫通電極ＴＳＶが短絡されるタイプがある。
【００２６】
図２は、本発明の第１実施形態による半導体装置１０の全体構成を模式的に示す図である。
なお、図２では、前述した図１０と同様の表現形式を用いている。また、図１では８枚のコアチップ２２０１〜２００８を積層した場合を示したが、図２では、説明の便宜上、コアチップ２００１〜２００４を積層した場合を示している。
【００２７】
図２に示すように、本半導体装置１０は、１枚のインターフェイスチップ１０００と４枚のコアチップ２００１〜２００４とを含む複数のチップを積層して備える。これら複数のコアチップ２００１〜２００４のうち、インターフェイスチップ１０００は、後述するリセット信号ＲＥＳＥＴに基づきパルス信号を発生させて隣接チップに供給するパルス発生部１１００を備える。また、インターフェイスチップ１０００を除くコアチップ２００１〜２００４の各チップは、下位層または上位層の一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して、下位層または上位層の他方の隣接チップに供給するパルス変更部２２００と、このパルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部２１００を備える。
なお、図示していないが、リセット信号ＲＥＳＥＴは、貫通電極ＴＳＶを介してコアチップ２００１〜２００４にも供給される。
【００２８】
本実施形態では、コアチップ２００１〜２００４は、メモリアレイが搭載されたメモリチップであり、インターフェイスチップ１０００は、コアチップ２００１〜２００４のそれぞれに対するデータの入出力を制御するためのインターフェイス機能が搭載されたチップである。なお、このインターフェイスチップの機能は、コアチップの機能に応じて適切に設定される。
【００２９】
コアチップ２００１、２００２，２００３，２００４には、それぞれ、貫通電極（ＴＳＶ）１５０１，１５０２，１５０３，１５０４が形成され、これを通じてチップ間で信号が伝送される。本実施形態では、インターフェイスチップ１０００内のパルス発生部１１００からパルス信号ＩＦＯＵＴとして発生されたワンショットパルスは、貫通電極１５０４を通じて、その上位層にあたるコアチップ２００４内の識別信号発生部２１００およびパルス変更部２２００に供給される。
【００３０】
また、このコアチップ２００４内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０３を通じて、その上位層にあたるコアチップ２００３内の識別信号発生部２１００およびパルス変更部２２００に供給される。更に、このコアチップ２００３内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０２を通じて、その上位層にあたるコアチップ２００２内の識別信号発生部２１００およびパルス変更部２２００に供給される。更にまた、このコアチップ２００２内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０１を通じて、最上位層にあたるコアチップ２００１内の識別信号発生部２１００およびパルス変更部２２００に供給される。
【００３１】
図３（ａ）に、インターフェイスチップ１０００内のパルス発生部１１００の構成例を示す。パルス発生部１１００は、パルス信号としてワンショットパルスを発生させるものであり、リセット信号ＲＥＳＥＴに含まれるワンショットパルスを一定時間だけ遅延させて出力信号ＯＵＴとして出力する遅延回路１１１０から構成される。この例に限定されず、例えば、リセット信号ＲＥＳＥＴのエッジを検出してワンショットパルスを発生させてもよい。
【００３２】
図３（ｂ）に、パルス発生部１１００の動作を説明するためのタイミングチャートを示す。図３（ｂ）に示すように、リセット信号ＲＥＳＥＴのワンショットパルスが入力されると、一定時間後にパルス信号ＯＵＴとしてワンショットパルスが発行される。このリセット信号ＲＥＳＥＴは、後述の図４に示す各コアチップ内の識別信号発生部２１００でも使用される。その理由は、回路動作上、各コアチップ内の識別信号発生部２１００が備えるカウント回路をリセットした後に、インターフェイスチップ１０００内のパルス発生部１１００から各コアチップ内の識別信号発生部２１００にパルス信号を供給する必要があるからである。
【００３３】
図４（ａ）に、コアチップ２００１〜２００４のそれぞれに備えられた識別信号発生部２１００の構成例を示す。この例は、識別信号が２ビットの場合であり、下位層のチップから供給されたパルス信号が入力信号ＩＮとして入力され、このパルス信号のパルスの数をカウントするカウント回路２１１０，２１２０を備え、これらカウント回路２１１０，２１２０の各出力信号が、識別番号を表す識別信号ＣＮＴ１，ＣＮＴ２とされる。
【００３４】
図４（ｂ）に、識別信号発生部２１００の動作を説明するためのタイミングチャートを示す。図４（ｂ）に示すように、リセット信号ＲＥＳＥＴに含まれるワンショットパルスによりカウント回路２１１０，２１２０はリセットされ、識別信号ＣＮＴ１，ＣＮＴ２は共にロウレベルとなる。その後、下位層のチップから入力信号ＩＮとして入力されるパルス信号の立ち上がりエッジで識別信号ＣＮＴ１の信号レベルが反転し、この識別信号ＣＮＴ１の立ち上がりエッジで識別信号ＣＮＴ２の信号レベルが反転する。これにより、入力信号ＩＮとして与えられるパルス信号のパルスの入力回数、すなわちパルスの数は、識別信号ＣＮＴ１，ＣＮＴ２からなる２ビットのコードとして表される。
【００３５】
具体的には、リセット信号ＲＥＳＥＴによりカウンタ回路２１１０，２１２０から出力される識別信号ＣＮＴ１，ＣＮＴ２が共にロウレベルになった後、入力信号ＩＮとして１回目のパルスが入力されると、カウンタ回路２１１０，２１２０によるカウント値がカウントアップされて、識別信号ＣＮＴ１，ＣＮＴ２が共にハイレベルとなり、パルスの数はコード“ＨＨ(11)”により表される。その後、２回目のパルスが入力されると、カウント値が更にカウントアップされて、識別信号ＣＮＴ１がロウレベルとなると共に識別信号ＣＮＴ２がハイレベルになり、パルスの数はコード“ＨＬ(10)”により表される。
【００３６】
以下同様にして、このカウント回路２１１０，２１２０から構成される識別信号発生部２１００は、下位層のチップから供給されるパルス信号のパルスの数をカウントし、そのカウント値を、識別番号を表すコードとして出力する。
【００３７】
また、コアチップ２００１〜２００４のそれぞれに備えられたパルス変更部２２００は、下位層にあたる一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更する。このパルス変更部２２００は、パルス信号にパルスを加算するパルス加算回路を備える。本実施形態では、パルス信号にパルスを加算することは、このパルス信号に新たにパルスを追加することによりパルスの数を増やすことを意味し、換言すれば、このパルス信号を入力したときのパルスの入力回数が増えることを意味する。
【００３８】
図５（ａ）に、パルス変更部２２００が備えるパルス加算回路２２０１の構成例を示す。図５（ａ）に示すように、パルス加算回路２２０１は、一方（下位層）の隣接チップから入力されたパルス信号を遅延させる遅延回路２２２１と、この一方の隣接チップから入力されたパルス信号と遅延回路２２２１の出力信号との論理和を演算する論理和ゲート２２２２とを備える。ここで、論理和ゲート２２２２の一方の入力部と遅延回路２２２１の入力部には、入力信号ＩＮとしてパルス信号が共通に与えられ、遅延回路２２２１の出力部は論理和ゲート２２２２の他方の入力部に接続される。
【００３９】
図５（ｂ）に、パルス加算回路２２０１の動作を説明するためのタイミングチャートを示す。パルス加算回路２２０１は、入力信号ＩＮとして与えられるパルス信号と、このパルス信号を遅延回路２２２１で遅延させて得られる信号ＩＮＤＬとを合成することにより、パルス信号のパルスの数を増やす。即ち、図５（ｂ）に示すように、前述のインターフェイスチップ１０００で発生されたパルス信号ＩＦＯＵＴに含まれるワンショットパルスは、貫通電極１５０１を通じて、コアチップ２００４内のパルス変更部２２００が備えるパルス加算回路２２２１にパルス信号ＣＩＮ４として入力される。このパルス信号ＣＩＮ４は、遅延回路２２２１で一定時間だけ遅延されてパルス信号ＩＮＤＬ４として出力される。パルス信号ＣＩＮ４とパルス信号ＩＮＤＬ４は論理和ゲート２２２２で加算され、出力信号ＯＵＴ４として出力される。
【００４０】
ここで、出力信号ＯＵＴ４のパルス数は、最初のパルス信号ＩＦＯＵＴと比較して１だけ増える。この出力信号ＯＵＴ４は、コアチップ２００４から、その上位層にあたるコアチップ２００３にパルス信号ＣＩＮ３として供給される。そして、コアチップ２００３内のパルス変更部２２００をなすパルス加算回路２２２１では、入力信号ＩＮとして下位層のチップからパルス信号ＣＩＮ３が入力され、その遅延回路２２２１は、パルス信号ＣＩＮ３を一定時間だけ遅らせる。
【００４１】
このとき、各コアチップ内のパルス変更部２２００が備える遅延回路２２２１での遅延時間は同じ（即ち一定）であるから、パルス信号ＣＩＮ３の２回目のパルスと同じタイミングで、遅延回路２２２１からパルス信号ＩＮＤＬ３の１回目のパルスが出力される。この結果、論理和ゲート２２２２の出力信号ＯＵＴ３のパルス数は、パルス信号ＣＩＮ３と比較して１だけ増える。以下同様にして、各コアチップにおいて、下位層のコアチップから供給されたパルス信号のパルスの数が順次増やされる。
【００４２】
以上で、本半導体装置１０の構成について、その構成要素固有の動作を併せて説明したが、次に、図２および図６を参照して、コアチップ２００１〜２００４に割り付けるべき識別番号を表す識別信号を生成するためのパルス信号ＣＩＮ１〜ＣＩＮ４のパルスの数の変化に着目して、本半導体装置１０の動作を概略的に説明する。
【００４３】
先ず、インターフェイスチップ１０００内のパルス発生部１１００は、パルス信号ＩＦＯＵＴとしてワンショットパルスを発生させ、これを貫通電極１５０１を通じて上位層にあたるコアチップ２００４に供給する。コアチップ２００４内の識別信号発生部２１００には、下位層にあたるインターフェイスチップ１０００から供給されるパルス信号（ワンショットパルス）がパルス信号ＣＩＮ４として入力される。識別信号発生部２１００は、パルス信号ＣＩＮ４に含まれるパルスの数（１個）に応じたコード“ＨＨ(11)”を生成し、このコードで表される識別番号をコアチップ２００４の識別番号として割り付ける。また、コアチップ２００１内のパルス変更部２２００は、パルス信号ＣＩＮ４のパルスの数を１だけ増やして２に変更し、これを上位層にあたるコアチップ２００３に供給する。
【００４４】
続いて、コアチップ２００３内の識別信号発生部２１００には、下位層にあたるコアチップ２００４から供給されるパルス信号がパルス信号ＣＩＮ３として入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ３に含まれるパルスの数（２個）に応じたコード“ＨＬ(10)”を生成し、このコードで表される識別番号をコアチップ２００３の識別番号として割り付ける。また、コアチップ２００３内のパルス変更部２２００は、パルス信号ＣＩＮ３のパルスの数を１だけ増やして３に変更し、これを上位層にあたるコアチップ２００２に供給する。
【００４５】
続いて、コアチップ２００２内の識別信号発生部２１００には、下位層にあたるコアチップ２００３から供給されるパルス信号がパルス信号ＣＩＮ２して入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ２に含まれるパルスの数（３個）に応じたコード“ＬＨ(01)”を生成し、このコードで表される識別番号をコアチップ２００２の識別番号として割り付ける。また、コアチップ２００２内のパルス変更部２２００は、パルス信号ＣＩＮ２のパルスの数を１だけ増やして４に変更し、これを上位層にあたるコアチップ２００１に供給する。
【００４６】
続いて、コアチップ２００１内の識別信号発生部２１００は、下位層にあたるコアチップ２００２から供給されるパルス信号がパルス信号ＣＩＮ１として入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ１に含まれるパルスの数（４個）に応じたコード“ＬＬ(00)”を生成し、このコードで表される識別番号をコアチップ２００１の識別番号として割り付ける。また、コアチップ２００１内のパルス変更部２２００は、パルス信号ＣＩＮ１のパルスの数を１だけ増やして５に変更するが、その上位層のチップは存在しないので、コアチップ２００１でパルスの数が変更されたパルス信号は他のチップで利用されない。
以上により、コアチップ２００１〜２００４のそれぞれに識別番号が割り付けられる。
【００４７】
上述した第１実施形態では、各チップ間で時系列的なパルス列からなるパルス信号を伝送するようにしたので、チップ間で信号を伝送するための貫通電極（ＴＳＶ）の数を増やすことなく、より多くの信号を伝送することができる。また、識別番号の各ビットを並列に伝送する場合に比較して、確実に貫通電極の数を減少させることができ、従ってチップ面積を削減することも可能になる。
【００４８】
また、積層されるチップの枚数の増加に伴って識別番号を表すコードのビット数が増えた場合でも、そのビット数の増加分に応じて識別信号発生部２１００内のカウント回路を増設するだけで対応することができ、貫通電極の数を増加させる必要はない。
【００４９】
また、本実施形態では、パルス変更部２２００として、一つの遅延回路２２２１と論理和ゲート２２２２とから構成されるパルス加算回路２２０１を用いたので、パルス変更部２２００を簡易な構成で実現することができる。
以上で、本発明による第１実施形態を説明した。
【００５０】
次に、図７を参照して、本発明による第２実施形態を説明する。
第２実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５（ａ）のパルス加算回路２２０１に代えて図７に示すパルス加算回路２２０２を備える点を除いて、第１実施形態による半導体装置１０と同一である。図７において、図５の要素と共通する要素については同一符号を付す。
【００５１】
図７に、第２実施形態によるパルス加算回路２２０２の構成を示す。
パルス加算回路２２０２は、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。
【００５２】
パルス加算回路２２０２は、前述の図５の構成において、制御信号ＤＩＳに基づき遅延回路２２２１の出力信号に代えてロウレベル（所定の論理値）を有する信号を信号ＩＮＤＬとして論理和ゲート２２２２に与えるゲート回路（インバータ２２２３、論理積ゲート２２２４）を更に備える。
【００５３】
ここで、論理和ゲート２２２２の一方の入力部と遅延回路２２２１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、遅延回路２２２１の出力部は、論理積ゲート２２２４の一方の入力部に接続され、この論理積ゲート２２２４の出力部は論理和ゲート２２２２の他方の入力部に接続される。また、論理積ゲート２２２４の他方の入力部には、制御信号ＤＩＳがインバータ２２２３により反転されて与えられる。
【００５４】
このパルス加算回路２２０２によれば、制御信号ＤＩＳがハイレベルになると、論理積ゲート２２２４の出力信号ＩＮＤＬがロウレベルに固定される。この結果、論理和ゲート２２２２の出力信号ＯＵＴは、入力信号ＩＮとして与えられるパルス信号の成分のみを含み、パルスは加算されなくなる。従って、例えばコアチップ２００３内のパルス変更部２２００に図７（ａ）のパルス加算回路２２０２を適用し、その制御信号ＤＩＳをハイレベルにすると、図７（ｂ）に例示するように、コアチップ２００３に下位層のチップから供給されるパルス信号ＣＩＮ３のパルスの数は増加されず、パルス信号ＣＩＮ３は出力信号ＯＵＴ３としてそのまま出力される。従ってコアチップ２００３において識別番号は増加されない。
【００５５】
次に、図８を参照して、本発明による第３実施形態を説明する。
第３実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５のパルス加算回路２２０１に代えて、図８（ａ）に示すパルス加算回路２２０３を備える点を除いて、第１実施形態による半導体装置１０と同一である。
【００５６】
上述の第１および第２実施形態では、下位層から供給されたパルス信号と、それを遅延回路２２２１で遅延させた信号とを、論理和ゲート２２２２で合成しているため、仮にチップ毎に水準差が発生し、遅延回路２２２１の遅延時間に大きなばらつきが発生した場合、パルス変更部２２００のパルス加算回路２２０１，２２０２において、パルスを正常に発生させることができなくなり、パルス信号のパルスの数を正常に増加させることができなくなる可能性がある。第３実施形態では、そのような不都合を防止するパルス加算回路を提案する。
【００５７】
図８（ａ）に、第３実施形態によるパルス変更部２２００が備えるパルス加算回路２２０３の構成例を示す。図８（ａ）に示すように、このパルス加算回路２２０３は、入力信号ＩＮとして一方（下位層）の隣接チップから入力されたパルス信号を遅延させる遅延回路２２３１と、リセット信号ＲＥＳＥＴ（所定の信号）と遅延回路２２３１の出力信号との論理和を演算する論理和ゲート２２３２とを備える。ここで、遅延回路２２３１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、遅延回路２２３１の出力部は論理和ゲート２２３２の一方の入力部に接続される。また、論理和ゲート２２３２の他方の入力部には、リセット信号ＲＥＳＥＴが与えられる。
【００５８】
図８（ｂ）に、パルス加算回路２２０３の動作を説明するためのタイミングチャートを示す。このパルス加算回路２２０３は、リセット信号ＲＥＳＥＴと、入力信号ＩＮとして与えられるパルス信号を遅延回路２２３１で遅延させて得られる信号ＩＮＤＬとを合成することにより、パルス信号のパルスの数を増やす。
【００５９】
即ち、図８（ｂ）に示すように、例えばコアチップ２００４のパルス加算回路２２０３では、出力信号ＯＵＴ４の最初のパルスは、リセット信号ＲＥＳＥＴにより生成され、コアチップ２００３では、出力信号ＯＵＴ３の最初のパルスがリセット信号ＲＥＳＥＴから生成され、各層のチップで最初に生成されるパルスはリセット信号ＲＥＳＥＴに基づいている。従って、チップの水準差による影響が顕在化しにくくなり、パルスを安定的に発生させることができる。
【００６０】
次に、図９を参照して、本発明による第４実施形態を説明する。
第４実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５のパルス加算回路２２０１に代えて、図９に示すパルス加算回路２２０４を備える点を除いて、第１実施形態による半導体装置と同一である。
【００６１】
図９（ａ）に、第４実施形態によるパルス加算回路２２０４の構成を示す。
このパルス加算回路２２０４は、前述の第２実施形態と同様に、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。
【００６２】
パルス加算回路２２０４は、前述の図８の構成において、制御信号ＤＩＳに基づきリセット信号ＲＥＳＥＴ（所定の信号）に代えてロウレベル（所定の論理値)を有する信号を論理和ゲート２２３２に与えるゲート回路（インバータ２２３３、論理積ゲート２２３４）を更に備える。ここで、遅延回路２２３１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、この遅延回路２２３１の出力部は論理和ゲート２２３２の一方の入力部に接続される。また、リセット信号ＲＥＳＥＴが論理積ゲート２２３４の一方の入力部に与えられ、この論理積ゲート２２３４の出力部は、論理和ゲート２２３２の他方の入力部に接続される。更に、論理積ゲート２２３４の他方の入力部には、制御信号ＤＩＳがインバータ２２３３により反転されて与えられる。
【００６３】
図９（ｂ）に、パルス加算回路２２０４の動作を説明するためのタイミングチャートを示す。このパルス加算回路２２０４によれば、制御信号ＤＩＳがハイレベルになると、論理積ゲート２２３４の出力信号がロウレベルに固定される。この結果、論理和ゲート２２３２の出力信号ＯＵＴは、遅延回路２２３１の出力信号ＩＮＤＬとして与えられるパルス信号のみを含む。従って、例えばコアチップ２００３内のパルス変更部２２００に図９（ａ）のパルス加算回路２２０４を適用し、その制御信号ＤＩＳをハイレベルにすると、図９（ｂ）に例示するように、コアチップ２００３のパルス加算回路２２０４において、リセット信号ＲＥＳＥＴは無視され、コアチップ２００３に下位層のチップから供給されるパルス信号ＣＩＮ３のパルスの数は増加されず、このパルス信号ＣＩＮ３が出力信号ＯＵＴ３としてそのまま出力される。従ってコアチップ２００３において識別番号は増加されない。
【００６４】
以上、本発明の実施形態を説明したが、本発明は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲で変形が可能である。
例えば、上述の実施形態では、識別番号を生成するために使用されるパルス信号のパルスの数を順次増加し、パルスの数を増加方向の一方向に変更するものとしたが、逆にパルスの数を順次減少させ、パルスの数を減少方向の一方向に変更するものとしてもよい。
また、上述の実施形態では、パルスの数を１づつ増加させるものとしたが、これに限定されることなく、各チップで増加するパルスの数は任意である。
また、パルスの数を加算する場合を例として説明したが、これに限定されることなく、その他の種々の演算（例えば、減算、乗算、除算）によりパルスの数を変更するものとすることが可能である。
【００６５】
また、上述の実施形態では、インターフェイスチップ１０００を最下位層のチップとしたが、この例に限定されることなく、インターフェイスチップを最上位層のチップに設定してもよく、また任意の中間層のチップに設定し、識別番号を生成するためのパルス信号を上位層および下位層の両方または一方に供給するものとしてもよい。
【符号の説明】
【００６６】
１０００…インターフェイスチップ、１１００…パルス発生部、１５０１〜１５０４…貫通電極（ＴＳＶ）、２００１〜２００４…コアチップ、２１００…識別信号発生部、２２００…パルス変更部、２２０１〜２２０４…パルス加算回路。
【技術分野】
【０００１】
本発明は、積層された複数のチップを備えた半導体装置に関し、特に、複数枚のコアチップと、これら複数枚のコアチップに対するインターフェイスチップとを積層して備えた半導体装置に関する。
【背景技術】
【０００２】
記憶容量が年々増大するＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置に対する要求を満たすため、複数枚のチップを積層して備えたチップ積層型の半導体装置が提案されている（特許文献１）。
【０００３】
この種の半導体装置は、メモリアレイが搭載された複数枚のコアチップと、これらのコアチップに対する外部とのインターフェイス機能を担う１枚のインターフェイスチップとを備えている。複数枚のコアチップはインターフェイスチップを介して外部からアクセスされ、メモリコントローラ等の外部デバイスから見れば、複数枚のコアチップは１つのチップとして認識される。このため、この種の半導体装置内部では、各コアチップに識別番号を割り付けることにより、各コアチップを識別している。
【０００４】
図１０および図１１を参照して、従来技術による半導体装置について説明する。
図１０は、複数枚のコアチップに識別番号を割り付けるための識別番号割付回路１００を搭載した従来技術による半導体装置の構成を模式的に示している。
【０００５】
図１０に示す例では、コアチップＣＣ０〜ＣＣ３のそれぞれには、識別番号ＣＮＴとしての識別コードＩＤ（ＬＬ(00)，ＨＬ(10)，ＬＨ(01)，ＨＨ(11)）を割り付けるための識別番号割付回路１００が設けられ、各チップには、識別番号割付回路１００の出力信号ＯＵＴを伝送するための貫通電極(TSV; Through Silicon Via)２００Ａと、最上位層か否かを検知するために用いられる電圧信号ＶＣＬを伝送するための貫通電極２００Ｂが設けられている。
【０００６】
なお、図１０では、便宜上、貫通電極２００Ａ，２００Ｂがチップとチップとの間に形成されているように表現されているが、実際には、後述する図１に示すように、各チップを貫通するように形成されている。図１０に示す例では、例えば、最上位層のコアチップＣＣ０と下位層のコアチップＣＣ１との間に表現されている貫通電極２００Ａ，２００Ｂは、最上位層のコアチップＣＣ０を貫通するように形成されており、これにより、下位層のコアチップＣＣ１の上面に形成された回路から、信号が、貫通電極２００Ａ，２００Ｂを通じて、最上位層のコアチップＣＣ０の上面に形成された回路に信号が伝達されるようになっている。このような図面の表現形式は、後述の図２においても用いられている。
【０００７】
各層のコアチップに設けられた識別番号割付回路１００は、上位層から供給される識別番号ＣＮＴに“１”を加算し、この加算結果を出力信号ＯＵＴとして下位層のチップに出力する。
この例では、４枚のコアチップＣＣ０〜ＣＣ３を認識する必要上、識別番号ＣＮＴは２ビットの信号で表され、識別番号割付回路１００の出力信号ＯＵＴも２ビットの信号である。また、最上位層か否かを検知するための電圧信号ＶＣＬは１ビットの信号である。従って、この例では、隣接する２枚のチップに着目すると、識別番号割付回路１００の２ビットの出力信号ＯＵＴを伝送するための２個の貫通電極２００Ａと、１ビットの電圧信号ＶＣＬを伝送するための１個の貫通電極２００Ｂが設けられている。
【０００８】
図１１に、識別番号割付回路１００の構成を示す。
識別番号割付回路１００は、最上位層検知回路１１０と、識別番号加算回路１２０から構成される。このうち、最上位層検知回路１１０は、インバータ１１１，１１２，１１３と、プルダウン用のｎチャネル型ＭＯＳトランジスタ１１４から構成される。このうち、インバータ１１１，１１２，１１３は、上述の電圧信号ＶＣＬが反映される信号ＨＺＶＤをラッチして信号ＨＺＶＤ２を出力するラッチ回路として機能する。
【０００９】
また、識別番号加算回路１２０は、論理積ゲート１２１，１２２、排他的否定的論理和ゲート１２３、加算回路１２４から構成される。このうち、論理積ゲート１２１，１２２は、信号ＨＺＶＤ２に応じて、上位層のチップからの入力信号ＩＮ１，ＩＮ２を、識別番号ＣＮＴを表す信号ＣＮＴ１，ＣＮＴ２として取り込むためのゲート回路として機能する。また、排他的否定的論理和ゲート１２３および加算回路１２４は、識別番号ＣＮＴに“１”を加算し、その加算結果を出力信号ＯＵＴ１，ＯＵＴ２として出力する加算器として機能する。これら出力信号ＯＵＴ１，ＯＵＴ２は下位層のコアチップの入力信号ＩＮ１，ＩＮ２とされる。
【００１０】
また、前述の図１０に示されるように、最上位層のコアチップＣＣ０を除いて、下位層のコアチップＣＣ１〜ＣＣ３には、上位層のコアチップＣＣ０から貫通電極２００Ｂを介して電圧信号ＶＣＬが信号ＨＺＶＤとして供給される。これに対し、最上位層のコアチップＣＣ０には上位層のチップが存在しないため、電圧信号ＶＣＬは供給されず、この最上位層のコアチップＣＣ０においてのみ、信号ＨＺＶＤはオープン状態を示す。従って、電圧信号ＶＣＬを反映する信号ＨＺＶＤから、コアチップＣＣ０〜ＣＣ３の各のチップにおいて、当該チップが最上位層か否かを検知することが可能になる。
【００１１】
次に、識別番号割付回路１００に着目して、この従来技術による半導体装置の動作を説明する。
概略的には、識別番号割付回路１００は、最上位層のコアチップＣＣ０から最下位層のインターフェイスチップＩＦまで識別番号ＣＮＴを順次伝送し、その伝送の過程で、識別番号ＣＮＴを順次インクリメントすることにより、コアチップＣＣ０〜ＣＣ３のそれぞれに固有の識別番号を割り付ける。
【００１２】
具体的には、図１１において、前述のように信号ＨＺＶＤが各チップに供給された状態で、リセット信号ＲＥＳＥＴがハイレベルになると、ｎチャネル型ＭＯＳトランジスタ１１４がオン状態になり、信号ＨＺＶＤのレベルを強制的にロウレベルに駆動する。その後、リセット信号ＲＥＳＥＴがロウレベルに復帰すると、コアチップＣＣ１〜ＣＣ３においては、上位層のチップから与えられる電圧信号ＶＣＬにより信号ＨＺＶＤがハイレベルに変化するが、最上位層のコアチップＣＣ０には電圧信号ＶＤＬを供給する上位層のチップが存在しないため、最上位層のコアチップＣＣ０においてのみ、信号ＨＺＶＤはロウレベルに維持され、信号ＨＺＶＤ２としてロウレベルが出力される。
【００１３】
このため、最上位層のコアチップＣＣ０においては、ロウレベルの信号ＨＺＶＤ２が入力される識別番号加算回路１２０内の論理積ゲート１２１，１２２は、信号ＣＮＴ１，ＣＮＴ２としてロウレベルを出力する。従ってこの場合、図１０に示したように、最上位層のコアチップＣＣ０の識別番号割付回路１００は、識別番号ＣＮＴとして“ＬＬ(00)”で表される２ビットのＩＤコードを出力する。これにより、最上位層のコアチップＣＣ０に固有の識別番号ＣＮＴが割り付けられる。
【００１４】
また、図１１において、排他的否定的論理和ゲート１２３および加算回路１２４から構成される加算器は、信号ＣＮＴ１，ＣＮＴ２で表される識別番号ＣＮＴの値に“１”を加算し、その加算結果である出力信号ＯＵＴ１としてハイレベルを出力し、出力信号ＯＵＴ２としてロウレベルを出力する。すなわち、出力信号ＯＵＴ（ＯＵＴ１，ＯＵＴ２）として、“ＨＬ(10)”で表される２ビットのＩＤコードを出力する。この２ビットのＩＤコードに対応する出力信号ＯＵＴ１，ＯＵＴ２は、図１０に示す貫通電極２００Ａを介して下位層のコアチップＣＣ１に伝送され、このコアチップＣＣ１の識別番号加算回路１２０の入力信号ＩＮ１，ＩＮ２とされる。
【００１５】
コアチップＣＣ１〜ＣＣ３のそれぞれにおいては、上位層のコアチップから供給される電圧信号ＶＣＬにより信号ＨＺＶＤがハイレベルに変化するため、信号ＨＺＶＤ２はハイレベルになり、この結果、識別番号加算回路１２０内の論理積ゲート１２１，１２２は、上位層からの入力信号ＩＮ１，ＩＮ２を信号ＣＮＴ１，ＣＮＴ２として出力する。従って、例えば、コアチップＣＣ１では、識別番号割付回路１００は、図１０に示したように、識別番号ＣＮＴとして“ＨＬ(10)”で表される２ビットのＩＤコードを出力する。これにより、コアチップＣＣ１に固有の識別番号ＣＮＴが割り付けられる。そして、コアチップＣＣ１では、この識別番号ＣＮＴの値に“１”を加算して下位層のコアチップＣＣ２に貫通電極を介して伝送する。
【００１６】
以下同様にして、コアチップＣＣ２，ＣＣ３に固有の識別番号ＣＮＴが割り付けられ、最終的に、図１０に示したように、コアチップＣＣ０，ＣＣ１，ＣＣ２，ＣＣ３に、それぞれ、識別番号ＣＮＴとして、“ＬＬ(00)”，“ＨＬ(10)”，“ＬＨ(01)”，“ＨＨ(11)”で表される固有のＩＤコードが割り付けられる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１１− ８１７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述の従来技術によれば、識別番号を表すＩＤコードの各ビット信号を、貫通電極（ＴＳＶ）を介して上位層のコアチップから下位層のコアチップに順次伝送するため、コアチップの数が増えると、これらのコアチップを識別するために必要とされる識別番号を表すＩＤコードのビット数が増加し、そのビット信号を伝送するために必要とされる貫通電極の数が増加するという問題がある。また、貫通電極（ＴＳＶ）の数の増加により、チップ面積が増加するという問題もある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、パルス信号を発生させて隣接チップに供給するパルス発生部を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置の構成を有する。
【発明の効果】
【００２０】
本発明によれば、チップ間の貫通電極（ＴＳＶ）の数を増やすことなく、積層された任意の数のチップに対して識別番号を割り付けることができる。
【図面の簡単な説明】
【００２１】
【図１】貫通電極（ＴＳＶ）を説明するための断面構造図である。
【図２】本発明の第１実施形態による半導体装置の全体構成を模式的に示す図である。
【図３】（ａ）は本発明の第１実施形態による半導体装置が備えるパルス発生部の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図４】（ａ）は本発明の第１実施形態による半導体装置が備える識別信号発生部の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図５】（ａ）は本発明の第１実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図６】本発明の第１実施形態による半導体装置の全体動作を説明するためのタイミングチャートである。
【図７】（ａ）は本発明の第２実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図８】（ａ）は本発明の第３実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図９】（ａ）は本発明の第４実施形態による半導体装置が備えるパルス変更部を構成するパルス加算回路の構成例を示す図であり、（ｂ）はその動作を説明するためのタイミングチャートである。
【図１０】従来技術による半導体装置の全体構成を模式的に示す図である。
【図１１】従来技術による半導体装置が備える識別番号割付回路の構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら、本発明の第１実施形態によるチップ積層型の半導体装置を説明する。
なお、以下では、ＤＲＡＭ等の半導体メモリを例として説明するが、これに限定されることなく、チップ積層型の半導体装置であれば、どのような装置であってもよい。
【００２３】
概略的には、第１実施形態では、チップ毎に固有の識別番号を割り付けるためにパルス列が用いられ、下位層のインターフェイスチップから発行したワンショットパルスの数をインターフェイスチップに近いコアチップから順に１つづ増やしてパルスを増やしていき、上位層の各コアチップにおいて、そのパルスの数でカウント回路のカウント値をカウントアップさせ、そのカウント値を各チップ固有の識別番号として割り付ける。
【００２４】
図１に、第１実施形態による半導体装置１０の断面構造を模式的に示す。
図１に示すように、第１実施形態による半導体装置１０は、互いに同一の機能および構造を持ち、夫々同一の製造マスクで制作された８枚のコアチップ２００１〜２００８、コアチップとは異なる製造マスクで制作された１枚のインターフェイスチップＩＦ及び１枚のインターポーザＩＰが積層された構造となっている。コアチップ２００１〜２００８及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極(TSV; Through Silicon Via)によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２５】
貫通電極ＴＳＶの上下層間での主な接続形態には３タイプあり、第１に、平面視Ａで同じ位置に設けられた上下層の貫通電極ＴＳＶが短絡されるタイプ、第２に、平面視Ａで同じ位置に設けられた上下層の貫通電極ＴＳＶが各チップの内部回路を介して接続されるタイプ、第３に、平面視Ａで異なる位置に設けられた上下層の貫通電極ＴＳＶが短絡されるタイプがある。
【００２６】
図２は、本発明の第１実施形態による半導体装置１０の全体構成を模式的に示す図である。
なお、図２では、前述した図１０と同様の表現形式を用いている。また、図１では８枚のコアチップ２２０１〜２００８を積層した場合を示したが、図２では、説明の便宜上、コアチップ２００１〜２００４を積層した場合を示している。
【００２７】
図２に示すように、本半導体装置１０は、１枚のインターフェイスチップ１０００と４枚のコアチップ２００１〜２００４とを含む複数のチップを積層して備える。これら複数のコアチップ２００１〜２００４のうち、インターフェイスチップ１０００は、後述するリセット信号ＲＥＳＥＴに基づきパルス信号を発生させて隣接チップに供給するパルス発生部１１００を備える。また、インターフェイスチップ１０００を除くコアチップ２００１〜２００４の各チップは、下位層または上位層の一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して、下位層または上位層の他方の隣接チップに供給するパルス変更部２２００と、このパルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部２１００を備える。
なお、図示していないが、リセット信号ＲＥＳＥＴは、貫通電極ＴＳＶを介してコアチップ２００１〜２００４にも供給される。
【００２８】
本実施形態では、コアチップ２００１〜２００４は、メモリアレイが搭載されたメモリチップであり、インターフェイスチップ１０００は、コアチップ２００１〜２００４のそれぞれに対するデータの入出力を制御するためのインターフェイス機能が搭載されたチップである。なお、このインターフェイスチップの機能は、コアチップの機能に応じて適切に設定される。
【００２９】
コアチップ２００１、２００２，２００３，２００４には、それぞれ、貫通電極（ＴＳＶ）１５０１，１５０２，１５０３，１５０４が形成され、これを通じてチップ間で信号が伝送される。本実施形態では、インターフェイスチップ１０００内のパルス発生部１１００からパルス信号ＩＦＯＵＴとして発生されたワンショットパルスは、貫通電極１５０４を通じて、その上位層にあたるコアチップ２００４内の識別信号発生部２１００およびパルス変更部２２００に供給される。
【００３０】
また、このコアチップ２００４内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０３を通じて、その上位層にあたるコアチップ２００３内の識別信号発生部２１００およびパルス変更部２２００に供給される。更に、このコアチップ２００３内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０２を通じて、その上位層にあたるコアチップ２００２内の識別信号発生部２１００およびパルス変更部２２００に供給される。更にまた、このコアチップ２００２内のパルス変更部２２００から出力されたパルス信号は、貫通電極１５０１を通じて、最上位層にあたるコアチップ２００１内の識別信号発生部２１００およびパルス変更部２２００に供給される。
【００３１】
図３（ａ）に、インターフェイスチップ１０００内のパルス発生部１１００の構成例を示す。パルス発生部１１００は、パルス信号としてワンショットパルスを発生させるものであり、リセット信号ＲＥＳＥＴに含まれるワンショットパルスを一定時間だけ遅延させて出力信号ＯＵＴとして出力する遅延回路１１１０から構成される。この例に限定されず、例えば、リセット信号ＲＥＳＥＴのエッジを検出してワンショットパルスを発生させてもよい。
【００３２】
図３（ｂ）に、パルス発生部１１００の動作を説明するためのタイミングチャートを示す。図３（ｂ）に示すように、リセット信号ＲＥＳＥＴのワンショットパルスが入力されると、一定時間後にパルス信号ＯＵＴとしてワンショットパルスが発行される。このリセット信号ＲＥＳＥＴは、後述の図４に示す各コアチップ内の識別信号発生部２１００でも使用される。その理由は、回路動作上、各コアチップ内の識別信号発生部２１００が備えるカウント回路をリセットした後に、インターフェイスチップ１０００内のパルス発生部１１００から各コアチップ内の識別信号発生部２１００にパルス信号を供給する必要があるからである。
【００３３】
図４（ａ）に、コアチップ２００１〜２００４のそれぞれに備えられた識別信号発生部２１００の構成例を示す。この例は、識別信号が２ビットの場合であり、下位層のチップから供給されたパルス信号が入力信号ＩＮとして入力され、このパルス信号のパルスの数をカウントするカウント回路２１１０，２１２０を備え、これらカウント回路２１１０，２１２０の各出力信号が、識別番号を表す識別信号ＣＮＴ１，ＣＮＴ２とされる。
【００３４】
図４（ｂ）に、識別信号発生部２１００の動作を説明するためのタイミングチャートを示す。図４（ｂ）に示すように、リセット信号ＲＥＳＥＴに含まれるワンショットパルスによりカウント回路２１１０，２１２０はリセットされ、識別信号ＣＮＴ１，ＣＮＴ２は共にロウレベルとなる。その後、下位層のチップから入力信号ＩＮとして入力されるパルス信号の立ち上がりエッジで識別信号ＣＮＴ１の信号レベルが反転し、この識別信号ＣＮＴ１の立ち上がりエッジで識別信号ＣＮＴ２の信号レベルが反転する。これにより、入力信号ＩＮとして与えられるパルス信号のパルスの入力回数、すなわちパルスの数は、識別信号ＣＮＴ１，ＣＮＴ２からなる２ビットのコードとして表される。
【００３５】
具体的には、リセット信号ＲＥＳＥＴによりカウンタ回路２１１０，２１２０から出力される識別信号ＣＮＴ１，ＣＮＴ２が共にロウレベルになった後、入力信号ＩＮとして１回目のパルスが入力されると、カウンタ回路２１１０，２１２０によるカウント値がカウントアップされて、識別信号ＣＮＴ１，ＣＮＴ２が共にハイレベルとなり、パルスの数はコード“ＨＨ(11)”により表される。その後、２回目のパルスが入力されると、カウント値が更にカウントアップされて、識別信号ＣＮＴ１がロウレベルとなると共に識別信号ＣＮＴ２がハイレベルになり、パルスの数はコード“ＨＬ(10)”により表される。
【００３６】
以下同様にして、このカウント回路２１１０，２１２０から構成される識別信号発生部２１００は、下位層のチップから供給されるパルス信号のパルスの数をカウントし、そのカウント値を、識別番号を表すコードとして出力する。
【００３７】
また、コアチップ２００１〜２００４のそれぞれに備えられたパルス変更部２２００は、下位層にあたる一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更する。このパルス変更部２２００は、パルス信号にパルスを加算するパルス加算回路を備える。本実施形態では、パルス信号にパルスを加算することは、このパルス信号に新たにパルスを追加することによりパルスの数を増やすことを意味し、換言すれば、このパルス信号を入力したときのパルスの入力回数が増えることを意味する。
【００３８】
図５（ａ）に、パルス変更部２２００が備えるパルス加算回路２２０１の構成例を示す。図５（ａ）に示すように、パルス加算回路２２０１は、一方（下位層）の隣接チップから入力されたパルス信号を遅延させる遅延回路２２２１と、この一方の隣接チップから入力されたパルス信号と遅延回路２２２１の出力信号との論理和を演算する論理和ゲート２２２２とを備える。ここで、論理和ゲート２２２２の一方の入力部と遅延回路２２２１の入力部には、入力信号ＩＮとしてパルス信号が共通に与えられ、遅延回路２２２１の出力部は論理和ゲート２２２２の他方の入力部に接続される。
【００３９】
図５（ｂ）に、パルス加算回路２２０１の動作を説明するためのタイミングチャートを示す。パルス加算回路２２０１は、入力信号ＩＮとして与えられるパルス信号と、このパルス信号を遅延回路２２２１で遅延させて得られる信号ＩＮＤＬとを合成することにより、パルス信号のパルスの数を増やす。即ち、図５（ｂ）に示すように、前述のインターフェイスチップ１０００で発生されたパルス信号ＩＦＯＵＴに含まれるワンショットパルスは、貫通電極１５０１を通じて、コアチップ２００４内のパルス変更部２２００が備えるパルス加算回路２２２１にパルス信号ＣＩＮ４として入力される。このパルス信号ＣＩＮ４は、遅延回路２２２１で一定時間だけ遅延されてパルス信号ＩＮＤＬ４として出力される。パルス信号ＣＩＮ４とパルス信号ＩＮＤＬ４は論理和ゲート２２２２で加算され、出力信号ＯＵＴ４として出力される。
【００４０】
ここで、出力信号ＯＵＴ４のパルス数は、最初のパルス信号ＩＦＯＵＴと比較して１だけ増える。この出力信号ＯＵＴ４は、コアチップ２００４から、その上位層にあたるコアチップ２００３にパルス信号ＣＩＮ３として供給される。そして、コアチップ２００３内のパルス変更部２２００をなすパルス加算回路２２２１では、入力信号ＩＮとして下位層のチップからパルス信号ＣＩＮ３が入力され、その遅延回路２２２１は、パルス信号ＣＩＮ３を一定時間だけ遅らせる。
【００４１】
このとき、各コアチップ内のパルス変更部２２００が備える遅延回路２２２１での遅延時間は同じ（即ち一定）であるから、パルス信号ＣＩＮ３の２回目のパルスと同じタイミングで、遅延回路２２２１からパルス信号ＩＮＤＬ３の１回目のパルスが出力される。この結果、論理和ゲート２２２２の出力信号ＯＵＴ３のパルス数は、パルス信号ＣＩＮ３と比較して１だけ増える。以下同様にして、各コアチップにおいて、下位層のコアチップから供給されたパルス信号のパルスの数が順次増やされる。
【００４２】
以上で、本半導体装置１０の構成について、その構成要素固有の動作を併せて説明したが、次に、図２および図６を参照して、コアチップ２００１〜２００４に割り付けるべき識別番号を表す識別信号を生成するためのパルス信号ＣＩＮ１〜ＣＩＮ４のパルスの数の変化に着目して、本半導体装置１０の動作を概略的に説明する。
【００４３】
先ず、インターフェイスチップ１０００内のパルス発生部１１００は、パルス信号ＩＦＯＵＴとしてワンショットパルスを発生させ、これを貫通電極１５０１を通じて上位層にあたるコアチップ２００４に供給する。コアチップ２００４内の識別信号発生部２１００には、下位層にあたるインターフェイスチップ１０００から供給されるパルス信号（ワンショットパルス）がパルス信号ＣＩＮ４として入力される。識別信号発生部２１００は、パルス信号ＣＩＮ４に含まれるパルスの数（１個）に応じたコード“ＨＨ(11)”を生成し、このコードで表される識別番号をコアチップ２００４の識別番号として割り付ける。また、コアチップ２００１内のパルス変更部２２００は、パルス信号ＣＩＮ４のパルスの数を１だけ増やして２に変更し、これを上位層にあたるコアチップ２００３に供給する。
【００４４】
続いて、コアチップ２００３内の識別信号発生部２１００には、下位層にあたるコアチップ２００４から供給されるパルス信号がパルス信号ＣＩＮ３として入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ３に含まれるパルスの数（２個）に応じたコード“ＨＬ(10)”を生成し、このコードで表される識別番号をコアチップ２００３の識別番号として割り付ける。また、コアチップ２００３内のパルス変更部２２００は、パルス信号ＣＩＮ３のパルスの数を１だけ増やして３に変更し、これを上位層にあたるコアチップ２００２に供給する。
【００４５】
続いて、コアチップ２００２内の識別信号発生部２１００には、下位層にあたるコアチップ２００３から供給されるパルス信号がパルス信号ＣＩＮ２して入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ２に含まれるパルスの数（３個）に応じたコード“ＬＨ(01)”を生成し、このコードで表される識別番号をコアチップ２００２の識別番号として割り付ける。また、コアチップ２００２内のパルス変更部２２００は、パルス信号ＣＩＮ２のパルスの数を１だけ増やして４に変更し、これを上位層にあたるコアチップ２００１に供給する。
【００４６】
続いて、コアチップ２００１内の識別信号発生部２１００は、下位層にあたるコアチップ２００２から供給されるパルス信号がパルス信号ＣＩＮ１として入力され、この識別信号発生部２１００は、パルス信号ＣＩＮ１に含まれるパルスの数（４個）に応じたコード“ＬＬ(00)”を生成し、このコードで表される識別番号をコアチップ２００１の識別番号として割り付ける。また、コアチップ２００１内のパルス変更部２２００は、パルス信号ＣＩＮ１のパルスの数を１だけ増やして５に変更するが、その上位層のチップは存在しないので、コアチップ２００１でパルスの数が変更されたパルス信号は他のチップで利用されない。
以上により、コアチップ２００１〜２００４のそれぞれに識別番号が割り付けられる。
【００４７】
上述した第１実施形態では、各チップ間で時系列的なパルス列からなるパルス信号を伝送するようにしたので、チップ間で信号を伝送するための貫通電極（ＴＳＶ）の数を増やすことなく、より多くの信号を伝送することができる。また、識別番号の各ビットを並列に伝送する場合に比較して、確実に貫通電極の数を減少させることができ、従ってチップ面積を削減することも可能になる。
【００４８】
また、積層されるチップの枚数の増加に伴って識別番号を表すコードのビット数が増えた場合でも、そのビット数の増加分に応じて識別信号発生部２１００内のカウント回路を増設するだけで対応することができ、貫通電極の数を増加させる必要はない。
【００４９】
また、本実施形態では、パルス変更部２２００として、一つの遅延回路２２２１と論理和ゲート２２２２とから構成されるパルス加算回路２２０１を用いたので、パルス変更部２２００を簡易な構成で実現することができる。
以上で、本発明による第１実施形態を説明した。
【００５０】
次に、図７を参照して、本発明による第２実施形態を説明する。
第２実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５（ａ）のパルス加算回路２２０１に代えて図７に示すパルス加算回路２２０２を備える点を除いて、第１実施形態による半導体装置１０と同一である。図７において、図５の要素と共通する要素については同一符号を付す。
【００５１】
図７に、第２実施形態によるパルス加算回路２２０２の構成を示す。
パルス加算回路２２０２は、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。
【００５２】
パルス加算回路２２０２は、前述の図５の構成において、制御信号ＤＩＳに基づき遅延回路２２２１の出力信号に代えてロウレベル（所定の論理値）を有する信号を信号ＩＮＤＬとして論理和ゲート２２２２に与えるゲート回路（インバータ２２２３、論理積ゲート２２２４）を更に備える。
【００５３】
ここで、論理和ゲート２２２２の一方の入力部と遅延回路２２２１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、遅延回路２２２１の出力部は、論理積ゲート２２２４の一方の入力部に接続され、この論理積ゲート２２２４の出力部は論理和ゲート２２２２の他方の入力部に接続される。また、論理積ゲート２２２４の他方の入力部には、制御信号ＤＩＳがインバータ２２２３により反転されて与えられる。
【００５４】
このパルス加算回路２２０２によれば、制御信号ＤＩＳがハイレベルになると、論理積ゲート２２２４の出力信号ＩＮＤＬがロウレベルに固定される。この結果、論理和ゲート２２２２の出力信号ＯＵＴは、入力信号ＩＮとして与えられるパルス信号の成分のみを含み、パルスは加算されなくなる。従って、例えばコアチップ２００３内のパルス変更部２２００に図７（ａ）のパルス加算回路２２０２を適用し、その制御信号ＤＩＳをハイレベルにすると、図７（ｂ）に例示するように、コアチップ２００３に下位層のチップから供給されるパルス信号ＣＩＮ３のパルスの数は増加されず、パルス信号ＣＩＮ３は出力信号ＯＵＴ３としてそのまま出力される。従ってコアチップ２００３において識別番号は増加されない。
【００５５】
次に、図８を参照して、本発明による第３実施形態を説明する。
第３実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５のパルス加算回路２２０１に代えて、図８（ａ）に示すパルス加算回路２２０３を備える点を除いて、第１実施形態による半導体装置１０と同一である。
【００５６】
上述の第１および第２実施形態では、下位層から供給されたパルス信号と、それを遅延回路２２２１で遅延させた信号とを、論理和ゲート２２２２で合成しているため、仮にチップ毎に水準差が発生し、遅延回路２２２１の遅延時間に大きなばらつきが発生した場合、パルス変更部２２００のパルス加算回路２２０１，２２０２において、パルスを正常に発生させることができなくなり、パルス信号のパルスの数を正常に増加させることができなくなる可能性がある。第３実施形態では、そのような不都合を防止するパルス加算回路を提案する。
【００５７】
図８（ａ）に、第３実施形態によるパルス変更部２２００が備えるパルス加算回路２２０３の構成例を示す。図８（ａ）に示すように、このパルス加算回路２２０３は、入力信号ＩＮとして一方（下位層）の隣接チップから入力されたパルス信号を遅延させる遅延回路２２３１と、リセット信号ＲＥＳＥＴ（所定の信号）と遅延回路２２３１の出力信号との論理和を演算する論理和ゲート２２３２とを備える。ここで、遅延回路２２３１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、遅延回路２２３１の出力部は論理和ゲート２２３２の一方の入力部に接続される。また、論理和ゲート２２３２の他方の入力部には、リセット信号ＲＥＳＥＴが与えられる。
【００５８】
図８（ｂ）に、パルス加算回路２２０３の動作を説明するためのタイミングチャートを示す。このパルス加算回路２２０３は、リセット信号ＲＥＳＥＴと、入力信号ＩＮとして与えられるパルス信号を遅延回路２２３１で遅延させて得られる信号ＩＮＤＬとを合成することにより、パルス信号のパルスの数を増やす。
【００５９】
即ち、図８（ｂ）に示すように、例えばコアチップ２００４のパルス加算回路２２０３では、出力信号ＯＵＴ４の最初のパルスは、リセット信号ＲＥＳＥＴにより生成され、コアチップ２００３では、出力信号ＯＵＴ３の最初のパルスがリセット信号ＲＥＳＥＴから生成され、各層のチップで最初に生成されるパルスはリセット信号ＲＥＳＥＴに基づいている。従って、チップの水準差による影響が顕在化しにくくなり、パルスを安定的に発生させることができる。
【００６０】
次に、図９を参照して、本発明による第４実施形態を説明する。
第４実施形態による半導体装置は、前述の図２に示すパルス変更部２２００として、図５のパルス加算回路２２０１に代えて、図９に示すパルス加算回路２２０４を備える点を除いて、第１実施形態による半導体装置と同一である。
【００６１】
図９（ａ）に、第４実施形態によるパルス加算回路２２０４の構成を示す。
このパルス加算回路２２０４は、前述の第２実施形態と同様に、例えばチップ不良やチップ毎の評価の際に、識別番号を増加させたくない場合に有用である。
【００６２】
パルス加算回路２２０４は、前述の図８の構成において、制御信号ＤＩＳに基づきリセット信号ＲＥＳＥＴ（所定の信号）に代えてロウレベル（所定の論理値)を有する信号を論理和ゲート２２３２に与えるゲート回路（インバータ２２３３、論理積ゲート２２３４）を更に備える。ここで、遅延回路２２３１の入力部には、入力信号ＩＮとしてパルス信号が与えられ、この遅延回路２２３１の出力部は論理和ゲート２２３２の一方の入力部に接続される。また、リセット信号ＲＥＳＥＴが論理積ゲート２２３４の一方の入力部に与えられ、この論理積ゲート２２３４の出力部は、論理和ゲート２２３２の他方の入力部に接続される。更に、論理積ゲート２２３４の他方の入力部には、制御信号ＤＩＳがインバータ２２３３により反転されて与えられる。
【００６３】
図９（ｂ）に、パルス加算回路２２０４の動作を説明するためのタイミングチャートを示す。このパルス加算回路２２０４によれば、制御信号ＤＩＳがハイレベルになると、論理積ゲート２２３４の出力信号がロウレベルに固定される。この結果、論理和ゲート２２３２の出力信号ＯＵＴは、遅延回路２２３１の出力信号ＩＮＤＬとして与えられるパルス信号のみを含む。従って、例えばコアチップ２００３内のパルス変更部２２００に図９（ａ）のパルス加算回路２２０４を適用し、その制御信号ＤＩＳをハイレベルにすると、図９（ｂ）に例示するように、コアチップ２００３のパルス加算回路２２０４において、リセット信号ＲＥＳＥＴは無視され、コアチップ２００３に下位層のチップから供給されるパルス信号ＣＩＮ３のパルスの数は増加されず、このパルス信号ＣＩＮ３が出力信号ＯＵＴ３としてそのまま出力される。従ってコアチップ２００３において識別番号は増加されない。
【００６４】
以上、本発明の実施形態を説明したが、本発明は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲で変形が可能である。
例えば、上述の実施形態では、識別番号を生成するために使用されるパルス信号のパルスの数を順次増加し、パルスの数を増加方向の一方向に変更するものとしたが、逆にパルスの数を順次減少させ、パルスの数を減少方向の一方向に変更するものとしてもよい。
また、上述の実施形態では、パルスの数を１づつ増加させるものとしたが、これに限定されることなく、各チップで増加するパルスの数は任意である。
また、パルスの数を加算する場合を例として説明したが、これに限定されることなく、その他の種々の演算（例えば、減算、乗算、除算）によりパルスの数を変更するものとすることが可能である。
【００６５】
また、上述の実施形態では、インターフェイスチップ１０００を最下位層のチップとしたが、この例に限定されることなく、インターフェイスチップを最上位層のチップに設定してもよく、また任意の中間層のチップに設定し、識別番号を生成するためのパルス信号を上位層および下位層の両方または一方に供給するものとしてもよい。
【符号の説明】
【００６６】
１０００…インターフェイスチップ、１１００…パルス発生部、１５０１〜１５０４…貫通電極（ＴＳＶ）、２００１〜２００４…コアチップ、２１００…識別信号発生部、２２００…パルス変更部、２２０１〜２２０４…パルス加算回路。
【特許請求の範囲】
【請求項１】
積層された複数のチップを備えた半導体装置であって、
前記複数のチップのうちの一つのチップが、
パルス信号を発生させて隣接チップに供給するパルス発生部を備え、
前記複数のチップのうち、前記一つのチップを除く各チップが、
一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、
前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置。
【請求項２】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、
前記一方の隣接チップから入力されたパルス信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、
を備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、
所定の信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、
を備えたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記パルス変更部は、
制御信号に基づき前記遅延回路の出力信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記パルス変更部は、
制御信号に基づき前記所定の信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記識別信号発生部は、
前記パルス信号のパルスの数をカウントするカウント回路を備え、該カウント回路の出力信号を前記識別信号として出力することを特徴とする請求項１乃至６の何れか１項記載の半導体装置。
【請求項８】
前記パルス発生部が発生させるパルス信号は、ワンショットパルスであることを特徴とする請求項１から７の何れか１項記載の半導体装置。
【請求項１】
積層された複数のチップを備えた半導体装置であって、
前記複数のチップのうちの一つのチップが、
パルス信号を発生させて隣接チップに供給するパルス発生部を備え、
前記複数のチップのうち、前記一つのチップを除く各チップが、
一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部と、
前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生させる識別信号発生部を備えた半導体装置。
【請求項２】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号のパルスの数を増加方向または減少方向の何れか一方向に変更することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、
前記一方の隣接チップから入力されたパルス信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、
を備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記パルス変更部は、
前記一方の隣接チップから入力されたパルス信号を遅延させる遅延回路と、
所定の信号と前記遅延回路の出力信号との論理和を演算する論理和ゲートと、
を備えたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記パルス変更部は、
制御信号に基づき前記遅延回路の出力信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記パルス変更部は、
制御信号に基づき前記所定の信号に代えて所定の論理値を前記論理和ゲートに与えるゲート回路を更に備えたことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記識別信号発生部は、
前記パルス信号のパルスの数をカウントするカウント回路を備え、該カウント回路の出力信号を前記識別信号として出力することを特徴とする請求項１乃至６の何れか１項記載の半導体装置。
【請求項８】
前記パルス発生部が発生させるパルス信号は、ワンショットパルスであることを特徴とする請求項１から７の何れか１項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８２０４（Ｐ２０１３−８２０４Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４０５０６（Ｐ２０１１−１４０５０６）
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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