半導体記憶装置
【課題】貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させる。
【解決手段】制御パッド12に入力される信号は、それぞれメモリチップ2が有するRSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30に出力される。チップアドレス比較器24は、ヒューズ23に記憶された自己のチップアドレスINTCAiとアドレスバッファ17から入力されたチップアドレスEXTCAiとを比較し、一致するか否かをアドレスフラグ信号CAFLGとしてCEバッファ26に出力するよう構成されている。アドレスフラグ信号CAFLGが“H”の状態において、CEバッファ26からチップイネーブル信号CE’が出力され、メモリチップ2への書き込みや読み出しなどの動作が行われる。
【解決手段】制御パッド12に入力される信号は、それぞれメモリチップ2が有するRSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30に出力される。チップアドレス比較器24は、ヒューズ23に記憶された自己のチップアドレスINTCAiとアドレスバッファ17から入力されたチップアドレスEXTCAiとを比較し、一致するか否かをアドレスフラグ信号CAFLGとしてCEバッファ26に出力するよう構成されている。アドレスフラグ信号CAFLGが“H”の状態において、CEバッファ26からチップイネーブル信号CE’が出力され、メモリチップ2への書き込みや読み出しなどの動作が行われる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、貫通ビアによって結線された積層メモリチップを有する半導体記憶装置に関する。
【背景技術】
【0002】
近年、半導体記憶装置の大容量化が進み、半導体記憶装置がハードディスクに代わる2次記憶装置として採用されはじめている。特に、メモリセルを縦列に接続したNANDセルにより構成されるNAND型EEPROMは高集積化に適しており、携帯電話など携帯端末の2次記憶装置やメモリカードなどに広く使用されている。また、このような半導体記憶装置においてパッケージの内部に複数のメモリチップを積層し、積層されたメモリチップの最下層から最上層を貫通するように貫通ビアを設けてすべてのメモリチップのパッドをメモリチップの最上層にパッドに共通配線し、更なる大容量化を実現した半導体記憶装置が知られている(特許文献1)。しかしながら、この半導体記憶装置は共通配線されたメモリチップの最上層にチップ選択パッドを設け、チップ選択信号をパッドから入力して動作させたいメモリチップを選択するよう構成されており、2n枚のメモリチップに対しn個のチップ選択パッドから選択信号を入力しなければならない。そのため、積層されるメモリチップが多くなるに従って、メモリチップの最上層に表れる選択パッドの数が増えメモリの小型化が困難となるという問題点を有する。
【特許文献1】特開2005−209814号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることを目的とする。
【課題を解決するための手段】
【0004】
本発明の一態様に係る半導体記憶装置は、共通接続された入出力パッド及び制御パッドから制御信号を入力する複数の半導体チップを有する半導体記憶装置であって、前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、前記自己チップアドレスと前記入出力パッドを介して外部から入力された選択アドレスと比較して一致判定を行う判定部と、この一致判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部とを備えたことを特徴とする。
【発明の効果】
【0005】
本発明によれば、積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることができる。
【発明を実施するための最良の形態】
【0006】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【0007】
[第1の実施形態]
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリ(以下、メモリとする。)の構成を示す断面図である。また、図2は、図1のメモリの平面図である。このNAND型フラッシュメモリは、樹脂等からなるパッケージ1の内部に、複数のメモリチップ2が積層されて構成されている。ここで、積層されたメモリチップ2を上から順にChip1、Chip2、Chip3、Chip4と定義する。積層されたすべてのメモリチップ2の平面方向中心には、それぞれメモリチップ2の外部と信号の授受を行うパッド3が形成されている。また、積層されたメモリチップ2が各々有するパッド3は、メモリチップ2の最下層から最上層までを縦断的に貫通する複数の貫通ビア4によって共通接続されている。
【0008】
図2に示すように、最上層のChip1に形成された各パッド3は、パッケージ1内部から外部に突出するように配された入出力ピン6に配線5を介して接続されている。これにより、Chip1のパッド3は、入出力ピン6を介して外部と間で信号の授受を行う。そして貫通ビア4により、すべてのChip1〜4(メモリチップ2)がそれぞれ有するパッド3と、入出力ピン6との間の信号の授受が可能とされている。
【0009】
複数のチップChip1〜4は、後述するように、それぞれ異なる自己チップアドレスINTCA1〜4を与えられており、入出力ピン6から入力された選択アドレスEXTCA1〜4がこれと一致したとき動作するよう構成されている。
【0010】
図3は、積層された各メモリチップ2の電気的構成を示すブロック図である。
【0011】
パッド3は、電源電圧を取り込む電源パッド10と、データ信号の授受を行う入出力パッド11と、制御信号を入力する制御パッド12とからなり、用途によって入力される信号が分かれている。メモリチップ2は、このような電源パッド10、入出力パッド11及び制御パッド12に加え、メモリセルアレイ13、ローデコーダ14及びセンスアンプ15等を備えて構成されている。
【0012】
メモリセルアレイ13は、複数のビット線とワード線を含み、ビット線とワード線との交点に電気的にデータ書き換え可能なメモリセルをマトリクス状に配列して構成されている。ローデコーダ14は、ローアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ15は、ビット線に接続されてデータを検知し増幅する。
【0013】
メモリチップ2内部と入出力パッド11との間のデータ授受は、入出力バッファ16、データバス、アドレスバッファ17及びコマンドバッファ19を介して行われる。入出力パッド11から入力されるデータは、センスアンプ15に取り込まれる。また、入出力パッド11を介して入力されるアドレスAddは、入出力バッファ16、データバス及びアドレスバッファ17を介してローデコーダ14及びカラムデコーダ18に転送される。更に、入出力パッド11を介して入力されるコマンドComは、入出力バッファ16、データバス及びコマンドバッファ19を介して制御回路20に転送される。
【0014】
制御回路20は、入力されたコマンドComに基づいてデータの書き込み、読み出し及び消去の制御を行う。電圧生成回路21は、制御回路20によって制御され、書き込み、読み出し及び消去に必要な各種内部発生電圧を発生するものであり、電源パッド10から供給される電源電圧より高い内部電圧を発生するため昇圧回路を含んでいる。パワーオンリセット回路22は、メモリチップ2への電源投入を検出して、制御回路20に初期化動作を行わせる。ヒューズ23には、チップChip1〜4によってそれぞれ異なる自己チップアドレスINTCAiが記憶されている。ここで、自己のチップアドレスINTCAiを記憶するヒューズ23は、例えばレーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成することができる。チップアドレス比較器24は、ヒューズ23から入力された自己チップアドレスINTCAiとアドレスバッファ17から入力された選択チップアドレスEXTCAiとを比較し、一致するか否かを示す一致判定信号としてアドレスフラグ信号CAFLGを出力するものである。
【0015】
図4は、パッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【0016】
2個の電源パッド10には、電源電圧VCCと、接地電圧VSSとがそれぞれ入力され、例えば電圧生成回路21等に必要な電圧が供給されている。
【0017】
入出力パッド11には、例えば8ビットのデータI/O0〜7が入力され、これらのデータI/O0〜7は入出力バッファ16に接続されている。
【0018】
制御パッド12は、例えば6個のパッド3からなり、それぞれのパッド3に異なる制御信号が入力されている。ここでは、一例として、選択可能状態(選択がなされアクセス可能な状態)、又は非選択可能状態(選択がなされずアクセスができない状態)であるメモリチップ2を選択可能状態にリセットするリセット信号/RST、メモリチップ2をアクセス可能な状態に設定するチップイネーブル信号/CE、メモリチップ2にデータの書き込みを行うライトイネーブル信号/WE、メモリチップ2内のデータをシリアル出力するリードイネーブル信号/RE、データI/O0〜7をコマンドとして取り込むことを可能とするコマンドラッチイネーブル信号CLE、及びデータI/O0〜7をアドレスとして取り込むことを可能とするアドレスラッチイネーブル信号ALEがそれぞれ入力されているものとする。
【0019】
制御パッド12に入力されるこのような信号は、RSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30にそれぞれ出力される。これらのバッファ25〜30は、バッファ入力端子INBUFenに入力される信号により活性状態又は非活性化状態となる。すなわち、バッファ25〜30は、このバッファ入力端子INBUFenの信号に基づいて、入力される制御信号を有効又は無効に設定する制御信号設定部として機能する。
【0020】
図5Aに、RSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28の具体的な構成例を示し、図5BにCLEバッファ29、及びALEバッファ30の具体的な構成例を示す。
【0021】
図5Aに示すように、バッファ25〜28は、例えば、P型MOSトランジスタMP0、MP1及びN型MOSトランジスタMN1、MN2によって構成することができる。P型MOSトランジスタMP0は、ソースが電源電圧VCCに接続され、ゲートにインバータINV0を介してバッファ入力端子INBUFenが接続されている。なお、バッファ入力端子INBUFenに入力される信号は、RSTバッファ25では常に“H”に設定され、CEバッファ26ではアドレスフラグ信号CAFLGが入力され、WEバッファ27、REバッファ28では、後述するようにCEバッファ26から出力されるチップイネーブル信号CE’が入力される。P型MOSトランジスタMP1は、ソースがP型MOSトランジスタMP0のドレインに接続され、ゲートには各制御パッド12からの制御信号(リセット信号/RST、チップイネーブル信号/CE、ライトイネーブル信号WE、リードイネーブル信号RE)が入力される。N型MOSトランジスタNM1は、ドレインノードN1がP型MOSトランジスタMP1のドレインに接続され、ソースが接地電圧VSSに接続され、ゲートに各制御パッド12からの制御信号が入力される。制御信号が“H”である場合ノードN1の出力を“L”とし、制御信号が“L”である場合ノードN1の出力を“H”とする。すなわち、トランジスタMP1とMN1とで一つのMOSインバータINVcを構成している。このN型MOSトランジスタMN1のドレイン出力は、インバータINV1、INV2を介してバッファ出力端子INBUFoutに接続されている。バッファ出力端子INBUFoutから出力される信号は、RSTバッファ25ではリセット信号RSTであり、CEバッファ26ではチップイネーブル信号CE’であり、WEバッファ27ではライトイネーブル信号WEであり、REバッファ28ではリードイネーブル信号REである。N型MOSトランジスタMN2は、ソースが接地電圧VSSに接続され、ゲートにバッファ入力端子INBUFenに入力される信号の反転信号(/INBUFen)がインバータINV0を介して入力される。バッファ25〜28は、このような構成を有することより、バッファ入力端子INBUFenに入力された信号が“H”であるときに各制御パッド12から入力される制御信号を有効とし、バッファ入力端子INBUFenに入力される信号が“L”であるときに各制御パッド12から入力される制御信号を無効に設定することができる。
【0022】
また、図5Bに示すように、バッファ29、30は、例えば、ソースが電源電圧VCCに接続され、ドレインがノードN2に接続され、ゲートにバッファ入力端子INBUFenが接続されたP型MOSトランジスタMP0と、ソースが電源電圧VCCに接続され、ドレインがノードN2に接続され、ゲートに制御パッド12からの制御信号(ALE又はCLE)が入力されるP型MOSトランジスタMP1と、ソースがN型MOSトランジスタMN0を介して接地電源VSSに接続され、ドレインがノードN2に接続され、ゲートに制御パッド12からの制御信号(ALE又はCLE)が入力されるN型MOSトランジスタMN1と、ソースが接地電源VSSに接続され、ドレインがN型MOSトランジスタMN1のソースに接続され、ゲートがバッファ入力端子INBUFenに接続されたN型MOSトランジスタMN0とを備えて構成される。ここで、P型MOSトランジスタMP1とN型MOSトランジスタMN1は、1つのインバータINVdを構成しており、このインバータINVdの出力であるノードN2は、インバータINV1を介してバッファ出力端子INBUFoutに接続されている。
【0023】
以上のように、バッファ29、30は、バッファ入力端子INBUFenに入力される信号が“H”であるときに各制御パッド12から入力される制御信号ALE、CLEを有効とし、バッファ入力端子INBUFenに入力される信号が“L”であるときに無効に設定することができる。
【0024】
次に、図4を用いて各バッファ25〜30とメモリチップ2の内部回路との接続関係を更に説明する。
【0025】
RSTバッファ25は、バッファ入力端子INBUFenに常に状態が“H”である信号が入力される。RSTバッファ25は、制御パッド12から入力されるリセット信号/RSTをインバータ(INVc、INV1、INV2)によって反転し、バッファ出力端子INBUFoutからリセット信号RSTをチップアドレス比較器24に出力する。チップアドレス比較器24は、入力されるリセット信号RSTが“H”の状態の場合、チップアドレスフラグ信号CAFLGをリセット(H)するよう構成されている。
【0026】
CEバッファ26には、チップアドレス比較器24によって生成されたアドレスフラグ信号CAFLGがバッファ入力端子INBUFenに入力される。前述したように、アドレスフラグ信号CAFLGは、自己チップアドレスINTCAiと選択チップアドレスEXTCAiが一致したことをチップアドレス比較器24が判定したときに“H”が出力される。CEバッファ26は、このアドレスフラグ信号CAFLGが“H”の状態で、制御パッド12から入力されるチップイネーブル信号/CEを有効に設定する。このときCEバッファ26は、チップイネーブル信号/CEをインバータ(INVc、INV1、INV2)によって反転し、チップイネーブル信号CE’としてWEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30に出力する。
【0027】
このチップイネーブル信号CE’は、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30のバッファ入力端子INBUFenに入力される。チップイネーブル信号CE’が“H”の状態では、各バッファ27〜30に入力される制御信号(ライトイネーブル信号WE、リードイネーブル信号RE、コマンドラッチイネーブル信号CLE、及びアドレスラッチイネーブル信号ALE)は有効とされ、チップイネーブル信号CE’が“L”の状態で各バッファ27〜30に入力される制御信号は無効とされる。
【0028】
WEバッファ27は、入出力バッファ16、コマンドバッファ19及びアドレスバッファ17に接続されており、チップイネーブル信号CE’が“H”の状態で、制御パッド12から入力されるライトイネーブル信号/WEを内部クロック信号WEとして取り込む。すなわち、ライトイネーブル信号WEは、WEバッファ27のバッファ出力端子INBUFoutよりWE信号として入出力バッファ16、コマンドバッファ19及びアドレスバッファ17に出力される。
【0029】
REバッファ28は、入出力バッファ16に接続されており、チップイネーブル信号CE’が“H”の状態で、制御パッド12から入力されるリードイネーブル信号/REを内部クロック信号REとして取り込む。すなわち、リードイネーブル信号REは、REバッファ28のバッファ出力端子INBUFoutよりRE信号として入出力バッファ16に出力される。
【0030】
CLEバッファ29は、コマンドバッファ19に接続されており、チップイネーブル信号CE’が“H”の状態でコマンドバッファ19にコマンドラッチイネーブル信号CLEを出力する。ALEバッファ30は、アドレスバッファ17に接続されており、チップイネーブル信号CE’が“H”の状態でアドレスバッファ17にアドレスラッチイネーブル信号ALEを出力する。
【0031】
図6は、チップアドレス比較器24の構成例を示すブロック図である。
【0032】
このチップアドレス比較器24は、アドレス比較器32と、ラッチ回路33と、アドレス変化検知部34と、パルス生成部35とを備えて構成されている。
【0033】
アドレス比較器32は、例えばEX−OR回路によって構成されている。アドレス比較器32は、自己チップアドレスINTCAiと選択チップアドレスEXTCAiとを入力して比較し、一致すれば出力信号の状態を“H”に設定してラッチ回路33に出力する。アドレス変化検知部34は、選択されているアドレスEXTCAiをモニタリングし、選択されているアドレスEXTCAiが変化すると検知信号をパルス生成部35に出力する。パルス生成部35は、アドレス変化検知部34から検知信号が入力されるとパルス信号をラッチ回路33に出力する。ラッチ回路33は、このパルス信号をトリガ信号TRIGとして取り込み、アドレス比較器32から出力される信号の状態H/Lを読み取ってアドレスフラグ信号CAFLGとして出力する。また、ラッチ回路33はリセット信号RSTが入力されると、アドレスフラグ信号CAFLGがリセットされ状態が“H”に設定される。
【0034】
次に、第1の実施形態に係るメモリの動作について説明する。
【0035】
図7は、第1の実施形態に係るメモリのタイミングチャートである。
【0036】
リセット信号/RSTが“H”である状態において、最上層のメモリチップ2(Chip1)が有するパッド3からチップイネーブル信号/CEが“L”の状態で入力されると、すべてのメモリチップ2(Chip1〜4)は一旦選択可能状態に設定される。次に、すべてのメモリチップ2(Chip1〜4)に共通に入力されたデータI/O0〜7の中から、選択されたメモリチップ2のアドレスを示す選択チップアドレスEXTCAiがアドレスバッファ17にラッチされる。ここで、選択された選択チップアドレスEXTCAiがラッチされると、メモリチップ2の各々は、自らが有するチップアドレス比較器24によってヒューズ23に記憶された自己のチップアドレスINTCAiと選択チップアドレスEXTCAiとを比較し、一致検出信号としてアドレスフラグ信号CAFLGを出力する。ここで、選択されたアドレスEXTCAiがChip1を指定するものであれば、Chip1のアドレスフラグ信号CAFLGの状態は“H”となり、この結果チップイネーブル信号CE’は“H”に設定される。一方、選択されていないChip2〜4は、アドレスフラグ信号CAFLGの状態が“L”となり、この結果チップイネーブル信号CE’が“L”に設定される。このように一つのメモリチップ2が選択された状態で、制御パッド12及び入出力パッド11からデータの読み出しを行う制御信号及びデータI/O0〜7が入力されると、チップイネーブル信号CE’が“H”の状態であるChip1のみが動作し、Chip1のみからメモリセルアレイ13内のデータが読み出される。その他のChip2〜4では、チップイネーブル信号CE’が“L”のため、バッファ25〜30は動作せず、従って読み出しは行われない。
【0037】
Chip1の読み出し動作が完了し、制御パッド12の/RSTにリセット状態となる“L”を入力することで、すべてのメモリチップ2(Chip1〜4)が選択可能状態又は非選択可能状態から選択可能状態となる。この状態において、各メモリチップ2に制御パッド12及びI/O0〜7からChip4を選択するチップアドレスEXTCAiが取り込まれると、Chip4のチップイネーブル信号CE’が“H”となり、選択されていないChip1〜3のチップイネーブル信号CE’が“L”となる。ここで、制御パッド12及びI/O0〜7からChip1〜4にデータの読み出しを行う制御信号が入力されると、チップイネーブル信号CE’が“H”であるChip4のみが動作し、データが読み出される。
【0038】
以下同様に、この読み出し動作が完了し再び制御パッド12の/RSTにリセット状態“L”を入力することで、Chip1〜4が選択可能状態又は非選択可能状態から選択可能状態となる。
【0039】
以下に、各メモリチップ2の制御パッド12に入力される制御信号によるメモリチップ2の動作について説明する。図8は、各メモリチップ2の動作を示すタイミングチャートである。
【0040】
(1)コマンド入力(2)アドレス入力(3)データ入力、及び(4)データ出力といったメモリチップのすべての動作は、メモリチップ2へのアクセスを許可するチップイネーブル信号/CEが“L”の状態において行われる。
(1)コマンドCom入力は、チップイネーブル信号/CE及びコマンドラッチイネーブル信号CLEがそれぞれ“L”,“H”の状態で、ライトイネーブル信号/WEのトグルが入力されると、データI/O0〜7は、入出力バッファ16を介してコマンドとしてコマンドバッファ19に格納され、制御回路20に出力される。
(2)アドレスAdd入力は、チップイネーブル信号/CE及びアドレスラッチイネーブルALEがそれぞれ“L”,“H”の状態で、ライトイネーブル/WEのトグルが入力されると、データI/O0〜7が入出力バッファ16を介してアドレスとしてアドレスバッファ17に格納される。
(3)データ入力は、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE及びアドレスラッチイネーブル信号ALEがそれぞれ“L”,“L”,“L”の状態で、ライトイネーブル信号/WEのトグルが入力されると、データI/O0〜7が取り込まれることにより行われる。このデータI/O0〜7は、書き込みモードならば入出力バッファ16を介して入力データとしてセンスアンプ15に出力される。また、メモリチップ内部に設けられたタイマーの周期や電圧などの各種設定データを変更するパラメータセットモードでは、このデータI/O0〜7は、制御回路内部の各種設定データ用のラッチに格納される。
(4)読み出しは、チップイネーブル信号/CE及びリードイネーブル/REが “L,L”の状態で、メモリセルアレイ13に記憶されたデータが入出力バッファ16を介しI/O0−7に出力されることにより行われる。
【0041】
このように、各メモリチップ2(Chip1〜4)が、自己チップアドレスINTCAiと選択チップアドレスEXTCAiを比較して一致検出を行った後、選択チップアドレスEXTCAiと一致する自己チップアドレスINTCAiを有するメモリチップ2にのみ、書き込み、読み出し及び消去等の制御を実行することで、貫通ビア4を有する積層メモリチップのマルチチップ動作を実現することができる。また、各制御信号が入力されるパッド3は、積層されたメモリチップ2で共通接続されるため、最上層のメモリチップに形成されるパッド3の数を削減することができ、メモリの小型化を図ることができる。
【0042】
[第2の実施形態]
本発明の第2の実施形態に係るメモリについて説明する。なお、全体の構成要素については図1〜図3に示す第1の実施形態と同一構成であるためその説明を省略する。図9は、第2の実施形態に係るメモリのパッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【0043】
第2の実施形態では、リセット信号/RSTがパッド3を介して入力されずに、メモリチップ2内に設けられたRSTバッファ25Aによってリセット信号RSTを生成している点が第1の実施形態と異なる。このRSTバッファ25Aは、チップイネーブル信号/CEが“H”の状態になると必ずリセット信号RSTをチップアドレス比較器24に出力するよう構成されている。このように構成されたリセット信号RSTは、図10に示すように制御パッド12から入力されるチップイネーブル信号/CEの論理が切り替わることにより発生され、これによりすべてのメモリチップ2(Chip1〜4)を選択可能状態又は非選択可能状態から選択可能状態に設定する。なお、その他の動作は第1の実施形態と同様である。
【0044】
このように、メモリチップ2内部において、チップイネーブル信号/CEの切り替わりに基づきリセット信号RSTを発生させることで、更に制御パッド12の数を削減し、メモリを小型化することができる。
【0045】
[第3の実施形態]
本発明の第3の実施形態に係るメモリについて説明する。図11は、第3の実施形態に係るメモリの最上層のメモリチップ2Bを示す平面図である。なお、断面図は、第1の実施形態(図1)と同様に示されるのでその図を省略する。
【0046】
第3の実施形態では、チップアドレス比較器を用いる代わりに、メモリチップ2の最上層に形成されたパッド3から、メモリチップ2B(Chip1〜4)をそれぞれ選択するチップイネーブル信号/CE1〜4を入力する点が第1の実施形態と異なる。メモリチップ2の最上層には、チップイネーブル信号/CE1〜4がそれぞれ入力される4つのパッド3が形成されており、それぞれ貫通ビア4を介してすべてのメモリチップ2B(Chip1〜4)に共通接続されている。
【0047】
図12は、第3の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。チップイネーブル信号/CE1〜4がそれぞれ入力される4つのパッド3は、それぞれのメモリチップ2A(Chip1〜4)内のCEバッファ26Bに接続されている。図13は、CEバッファ26Bの構成例を示す回路図である。CEバッファ26Bは、比較回路36、P型MOSトランジスタMP0、MP1及びN型MOSトランジスタMN1、MN2によって構成することができる。比較回路36は、一方にヒューズ23に記憶された自己チップアドレスINTCAiを入力し、他方に選択チップアドレスEXTCAiを入力し、一致検出を行ってアドレスフラグ信号CAFLGを出力する。このアドレスフラグ信号CAFLGは、第1の実施形態と同様に(図5A)、インバータINV0を介してP型MOSトランジスタMP0のゲートに入力される。その他の構成は第1の実施形態と同一構成であるため、同一符号を付すことによりその説明を省略する。このように、各メモリチップ2Bが有する4つのCEバッファ26Bが、自己チップアドレスINTCAiと選択チップアドレスEXTCAiとの一致検出を行う判定手段として機能する。
【0048】
このように構成された4つのCEバッファ26Bは、図12に示すように、1つのOR回路36の入力端に接続されており、いずれかのCEバッファ26Bからアドレスフラグ信号CAFLGが“H”の状態で入力されると、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30にチップイネーブル信号CE’が出力され、制御パッド12から入力される制御信号が有効となる。このように、第1及び2の実施形態のようにチップアドレス比較器24を用いなくても、各メモリチップ2内で、自己チップアドレスINTCAiと選択チップアドレスEXTCAiの一致検出を行うよう構成すれば上記の実施形態と同様の効果を奏することができる。
【0049】
[第4の実施形態]
図14は、本発明の第4の実施形態に係るメモリの構成を示す断面図である。また、図15は、このメモリの最上層のメモリチップを示す平面図である。
【0050】
第4の実施形態は、メモリチップ2Cの最上層に形成されるパッド3がメモリチップの平面方向端部に形成されている点が第1の実施形態と異なる。なお、このメモリの電気的構成は、第3の実施形態と同一構成であるためその説明を省略する。このように、パッド3を形成する位置はメモリチップ2Cの平面方向のいずれの位置にも配することができ、これにより、メモリのレイアウトの自由度を向上させることができる。
【0051】
以上の実施形態では、実施の形態としてNAND型フラッシュメモリを例として説明したが、これに限定されるものではなく、複数のメモリチップが貫通ビアによって共通接続されている半導体記憶装置であれば、いずれの半導体記憶装置にでも本発明を実施することができる。
【図面の簡単な説明】
【0052】
【図1】本発明の第1の実施形態に係るNAND型フラッシュメモリの構成を示す断面図である。
【図2】図1のメモリの平面図である。
【図3】積層された各メモリチップ2の電気的構成を示すブロック図である。
【図4】パッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【図5A】バッファ25〜28の具体的な構成例を示す図である。
【図5B】バッファ29、30の具体的な構成例を示す図である。
【図6】チップアドレス比較器24の構成例を示すブロック図である。
【図7】第1の実施形態に係るメモリのタイミングチャートである。
【図8】各メモリチップ2の動作を示すタイミングチャートである。
【図9】第2の実施形態に係るメモリのパッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【図10】第2の実施形態に係るメモリのタイミングチャートである。
【図11】第3の実施形態に係るメモリの最上層のメモリチップ2Bを示す平面図である。
【図12】第3の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。
【図13】CEバッファ26Bの構成例を示す回路図である。
【図14】本発明の第4の実施形態に係るメモリの構成を示す断面図である。
【図15】第4の実施形態に係るメモリの最上層のメモリチップを示す平面図である。
【符号の説明】
【0053】
1…パッケージ
2…メモリチップ
3…パッド
4…貫通ビア
5…配線
6…入出力ピン
12…制御パッド
25…RSTバッファ
26…CEバッファ
27…WEバッファ
28…REバッファ
29…CLEバッファ
30…ALEバッファ
【技術分野】
【0001】
本発明は、貫通ビアによって結線された積層メモリチップを有する半導体記憶装置に関する。
【背景技術】
【0002】
近年、半導体記憶装置の大容量化が進み、半導体記憶装置がハードディスクに代わる2次記憶装置として採用されはじめている。特に、メモリセルを縦列に接続したNANDセルにより構成されるNAND型EEPROMは高集積化に適しており、携帯電話など携帯端末の2次記憶装置やメモリカードなどに広く使用されている。また、このような半導体記憶装置においてパッケージの内部に複数のメモリチップを積層し、積層されたメモリチップの最下層から最上層を貫通するように貫通ビアを設けてすべてのメモリチップのパッドをメモリチップの最上層にパッドに共通配線し、更なる大容量化を実現した半導体記憶装置が知られている(特許文献1)。しかしながら、この半導体記憶装置は共通配線されたメモリチップの最上層にチップ選択パッドを設け、チップ選択信号をパッドから入力して動作させたいメモリチップを選択するよう構成されており、2n枚のメモリチップに対しn個のチップ選択パッドから選択信号を入力しなければならない。そのため、積層されるメモリチップが多くなるに従って、メモリチップの最上層に表れる選択パッドの数が増えメモリの小型化が困難となるという問題点を有する。
【特許文献1】特開2005−209814号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることを目的とする。
【課題を解決するための手段】
【0004】
本発明の一態様に係る半導体記憶装置は、共通接続された入出力パッド及び制御パッドから制御信号を入力する複数の半導体チップを有する半導体記憶装置であって、前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、前記自己チップアドレスと前記入出力パッドを介して外部から入力された選択アドレスと比較して一致判定を行う判定部と、この一致判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部とを備えたことを特徴とする。
【発明の効果】
【0005】
本発明によれば、積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることができる。
【発明を実施するための最良の形態】
【0006】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【0007】
[第1の実施形態]
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリ(以下、メモリとする。)の構成を示す断面図である。また、図2は、図1のメモリの平面図である。このNAND型フラッシュメモリは、樹脂等からなるパッケージ1の内部に、複数のメモリチップ2が積層されて構成されている。ここで、積層されたメモリチップ2を上から順にChip1、Chip2、Chip3、Chip4と定義する。積層されたすべてのメモリチップ2の平面方向中心には、それぞれメモリチップ2の外部と信号の授受を行うパッド3が形成されている。また、積層されたメモリチップ2が各々有するパッド3は、メモリチップ2の最下層から最上層までを縦断的に貫通する複数の貫通ビア4によって共通接続されている。
【0008】
図2に示すように、最上層のChip1に形成された各パッド3は、パッケージ1内部から外部に突出するように配された入出力ピン6に配線5を介して接続されている。これにより、Chip1のパッド3は、入出力ピン6を介して外部と間で信号の授受を行う。そして貫通ビア4により、すべてのChip1〜4(メモリチップ2)がそれぞれ有するパッド3と、入出力ピン6との間の信号の授受が可能とされている。
【0009】
複数のチップChip1〜4は、後述するように、それぞれ異なる自己チップアドレスINTCA1〜4を与えられており、入出力ピン6から入力された選択アドレスEXTCA1〜4がこれと一致したとき動作するよう構成されている。
【0010】
図3は、積層された各メモリチップ2の電気的構成を示すブロック図である。
【0011】
パッド3は、電源電圧を取り込む電源パッド10と、データ信号の授受を行う入出力パッド11と、制御信号を入力する制御パッド12とからなり、用途によって入力される信号が分かれている。メモリチップ2は、このような電源パッド10、入出力パッド11及び制御パッド12に加え、メモリセルアレイ13、ローデコーダ14及びセンスアンプ15等を備えて構成されている。
【0012】
メモリセルアレイ13は、複数のビット線とワード線を含み、ビット線とワード線との交点に電気的にデータ書き換え可能なメモリセルをマトリクス状に配列して構成されている。ローデコーダ14は、ローアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ15は、ビット線に接続されてデータを検知し増幅する。
【0013】
メモリチップ2内部と入出力パッド11との間のデータ授受は、入出力バッファ16、データバス、アドレスバッファ17及びコマンドバッファ19を介して行われる。入出力パッド11から入力されるデータは、センスアンプ15に取り込まれる。また、入出力パッド11を介して入力されるアドレスAddは、入出力バッファ16、データバス及びアドレスバッファ17を介してローデコーダ14及びカラムデコーダ18に転送される。更に、入出力パッド11を介して入力されるコマンドComは、入出力バッファ16、データバス及びコマンドバッファ19を介して制御回路20に転送される。
【0014】
制御回路20は、入力されたコマンドComに基づいてデータの書き込み、読み出し及び消去の制御を行う。電圧生成回路21は、制御回路20によって制御され、書き込み、読み出し及び消去に必要な各種内部発生電圧を発生するものであり、電源パッド10から供給される電源電圧より高い内部電圧を発生するため昇圧回路を含んでいる。パワーオンリセット回路22は、メモリチップ2への電源投入を検出して、制御回路20に初期化動作を行わせる。ヒューズ23には、チップChip1〜4によってそれぞれ異なる自己チップアドレスINTCAiが記憶されている。ここで、自己のチップアドレスINTCAiを記憶するヒューズ23は、例えばレーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成することができる。チップアドレス比較器24は、ヒューズ23から入力された自己チップアドレスINTCAiとアドレスバッファ17から入力された選択チップアドレスEXTCAiとを比較し、一致するか否かを示す一致判定信号としてアドレスフラグ信号CAFLGを出力するものである。
【0015】
図4は、パッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【0016】
2個の電源パッド10には、電源電圧VCCと、接地電圧VSSとがそれぞれ入力され、例えば電圧生成回路21等に必要な電圧が供給されている。
【0017】
入出力パッド11には、例えば8ビットのデータI/O0〜7が入力され、これらのデータI/O0〜7は入出力バッファ16に接続されている。
【0018】
制御パッド12は、例えば6個のパッド3からなり、それぞれのパッド3に異なる制御信号が入力されている。ここでは、一例として、選択可能状態(選択がなされアクセス可能な状態)、又は非選択可能状態(選択がなされずアクセスができない状態)であるメモリチップ2を選択可能状態にリセットするリセット信号/RST、メモリチップ2をアクセス可能な状態に設定するチップイネーブル信号/CE、メモリチップ2にデータの書き込みを行うライトイネーブル信号/WE、メモリチップ2内のデータをシリアル出力するリードイネーブル信号/RE、データI/O0〜7をコマンドとして取り込むことを可能とするコマンドラッチイネーブル信号CLE、及びデータI/O0〜7をアドレスとして取り込むことを可能とするアドレスラッチイネーブル信号ALEがそれぞれ入力されているものとする。
【0019】
制御パッド12に入力されるこのような信号は、RSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30にそれぞれ出力される。これらのバッファ25〜30は、バッファ入力端子INBUFenに入力される信号により活性状態又は非活性化状態となる。すなわち、バッファ25〜30は、このバッファ入力端子INBUFenの信号に基づいて、入力される制御信号を有効又は無効に設定する制御信号設定部として機能する。
【0020】
図5Aに、RSTバッファ25、CEバッファ26、WEバッファ27、REバッファ28の具体的な構成例を示し、図5BにCLEバッファ29、及びALEバッファ30の具体的な構成例を示す。
【0021】
図5Aに示すように、バッファ25〜28は、例えば、P型MOSトランジスタMP0、MP1及びN型MOSトランジスタMN1、MN2によって構成することができる。P型MOSトランジスタMP0は、ソースが電源電圧VCCに接続され、ゲートにインバータINV0を介してバッファ入力端子INBUFenが接続されている。なお、バッファ入力端子INBUFenに入力される信号は、RSTバッファ25では常に“H”に設定され、CEバッファ26ではアドレスフラグ信号CAFLGが入力され、WEバッファ27、REバッファ28では、後述するようにCEバッファ26から出力されるチップイネーブル信号CE’が入力される。P型MOSトランジスタMP1は、ソースがP型MOSトランジスタMP0のドレインに接続され、ゲートには各制御パッド12からの制御信号(リセット信号/RST、チップイネーブル信号/CE、ライトイネーブル信号WE、リードイネーブル信号RE)が入力される。N型MOSトランジスタNM1は、ドレインノードN1がP型MOSトランジスタMP1のドレインに接続され、ソースが接地電圧VSSに接続され、ゲートに各制御パッド12からの制御信号が入力される。制御信号が“H”である場合ノードN1の出力を“L”とし、制御信号が“L”である場合ノードN1の出力を“H”とする。すなわち、トランジスタMP1とMN1とで一つのMOSインバータINVcを構成している。このN型MOSトランジスタMN1のドレイン出力は、インバータINV1、INV2を介してバッファ出力端子INBUFoutに接続されている。バッファ出力端子INBUFoutから出力される信号は、RSTバッファ25ではリセット信号RSTであり、CEバッファ26ではチップイネーブル信号CE’であり、WEバッファ27ではライトイネーブル信号WEであり、REバッファ28ではリードイネーブル信号REである。N型MOSトランジスタMN2は、ソースが接地電圧VSSに接続され、ゲートにバッファ入力端子INBUFenに入力される信号の反転信号(/INBUFen)がインバータINV0を介して入力される。バッファ25〜28は、このような構成を有することより、バッファ入力端子INBUFenに入力された信号が“H”であるときに各制御パッド12から入力される制御信号を有効とし、バッファ入力端子INBUFenに入力される信号が“L”であるときに各制御パッド12から入力される制御信号を無効に設定することができる。
【0022】
また、図5Bに示すように、バッファ29、30は、例えば、ソースが電源電圧VCCに接続され、ドレインがノードN2に接続され、ゲートにバッファ入力端子INBUFenが接続されたP型MOSトランジスタMP0と、ソースが電源電圧VCCに接続され、ドレインがノードN2に接続され、ゲートに制御パッド12からの制御信号(ALE又はCLE)が入力されるP型MOSトランジスタMP1と、ソースがN型MOSトランジスタMN0を介して接地電源VSSに接続され、ドレインがノードN2に接続され、ゲートに制御パッド12からの制御信号(ALE又はCLE)が入力されるN型MOSトランジスタMN1と、ソースが接地電源VSSに接続され、ドレインがN型MOSトランジスタMN1のソースに接続され、ゲートがバッファ入力端子INBUFenに接続されたN型MOSトランジスタMN0とを備えて構成される。ここで、P型MOSトランジスタMP1とN型MOSトランジスタMN1は、1つのインバータINVdを構成しており、このインバータINVdの出力であるノードN2は、インバータINV1を介してバッファ出力端子INBUFoutに接続されている。
【0023】
以上のように、バッファ29、30は、バッファ入力端子INBUFenに入力される信号が“H”であるときに各制御パッド12から入力される制御信号ALE、CLEを有効とし、バッファ入力端子INBUFenに入力される信号が“L”であるときに無効に設定することができる。
【0024】
次に、図4を用いて各バッファ25〜30とメモリチップ2の内部回路との接続関係を更に説明する。
【0025】
RSTバッファ25は、バッファ入力端子INBUFenに常に状態が“H”である信号が入力される。RSTバッファ25は、制御パッド12から入力されるリセット信号/RSTをインバータ(INVc、INV1、INV2)によって反転し、バッファ出力端子INBUFoutからリセット信号RSTをチップアドレス比較器24に出力する。チップアドレス比較器24は、入力されるリセット信号RSTが“H”の状態の場合、チップアドレスフラグ信号CAFLGをリセット(H)するよう構成されている。
【0026】
CEバッファ26には、チップアドレス比較器24によって生成されたアドレスフラグ信号CAFLGがバッファ入力端子INBUFenに入力される。前述したように、アドレスフラグ信号CAFLGは、自己チップアドレスINTCAiと選択チップアドレスEXTCAiが一致したことをチップアドレス比較器24が判定したときに“H”が出力される。CEバッファ26は、このアドレスフラグ信号CAFLGが“H”の状態で、制御パッド12から入力されるチップイネーブル信号/CEを有効に設定する。このときCEバッファ26は、チップイネーブル信号/CEをインバータ(INVc、INV1、INV2)によって反転し、チップイネーブル信号CE’としてWEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30に出力する。
【0027】
このチップイネーブル信号CE’は、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30のバッファ入力端子INBUFenに入力される。チップイネーブル信号CE’が“H”の状態では、各バッファ27〜30に入力される制御信号(ライトイネーブル信号WE、リードイネーブル信号RE、コマンドラッチイネーブル信号CLE、及びアドレスラッチイネーブル信号ALE)は有効とされ、チップイネーブル信号CE’が“L”の状態で各バッファ27〜30に入力される制御信号は無効とされる。
【0028】
WEバッファ27は、入出力バッファ16、コマンドバッファ19及びアドレスバッファ17に接続されており、チップイネーブル信号CE’が“H”の状態で、制御パッド12から入力されるライトイネーブル信号/WEを内部クロック信号WEとして取り込む。すなわち、ライトイネーブル信号WEは、WEバッファ27のバッファ出力端子INBUFoutよりWE信号として入出力バッファ16、コマンドバッファ19及びアドレスバッファ17に出力される。
【0029】
REバッファ28は、入出力バッファ16に接続されており、チップイネーブル信号CE’が“H”の状態で、制御パッド12から入力されるリードイネーブル信号/REを内部クロック信号REとして取り込む。すなわち、リードイネーブル信号REは、REバッファ28のバッファ出力端子INBUFoutよりRE信号として入出力バッファ16に出力される。
【0030】
CLEバッファ29は、コマンドバッファ19に接続されており、チップイネーブル信号CE’が“H”の状態でコマンドバッファ19にコマンドラッチイネーブル信号CLEを出力する。ALEバッファ30は、アドレスバッファ17に接続されており、チップイネーブル信号CE’が“H”の状態でアドレスバッファ17にアドレスラッチイネーブル信号ALEを出力する。
【0031】
図6は、チップアドレス比較器24の構成例を示すブロック図である。
【0032】
このチップアドレス比較器24は、アドレス比較器32と、ラッチ回路33と、アドレス変化検知部34と、パルス生成部35とを備えて構成されている。
【0033】
アドレス比較器32は、例えばEX−OR回路によって構成されている。アドレス比較器32は、自己チップアドレスINTCAiと選択チップアドレスEXTCAiとを入力して比較し、一致すれば出力信号の状態を“H”に設定してラッチ回路33に出力する。アドレス変化検知部34は、選択されているアドレスEXTCAiをモニタリングし、選択されているアドレスEXTCAiが変化すると検知信号をパルス生成部35に出力する。パルス生成部35は、アドレス変化検知部34から検知信号が入力されるとパルス信号をラッチ回路33に出力する。ラッチ回路33は、このパルス信号をトリガ信号TRIGとして取り込み、アドレス比較器32から出力される信号の状態H/Lを読み取ってアドレスフラグ信号CAFLGとして出力する。また、ラッチ回路33はリセット信号RSTが入力されると、アドレスフラグ信号CAFLGがリセットされ状態が“H”に設定される。
【0034】
次に、第1の実施形態に係るメモリの動作について説明する。
【0035】
図7は、第1の実施形態に係るメモリのタイミングチャートである。
【0036】
リセット信号/RSTが“H”である状態において、最上層のメモリチップ2(Chip1)が有するパッド3からチップイネーブル信号/CEが“L”の状態で入力されると、すべてのメモリチップ2(Chip1〜4)は一旦選択可能状態に設定される。次に、すべてのメモリチップ2(Chip1〜4)に共通に入力されたデータI/O0〜7の中から、選択されたメモリチップ2のアドレスを示す選択チップアドレスEXTCAiがアドレスバッファ17にラッチされる。ここで、選択された選択チップアドレスEXTCAiがラッチされると、メモリチップ2の各々は、自らが有するチップアドレス比較器24によってヒューズ23に記憶された自己のチップアドレスINTCAiと選択チップアドレスEXTCAiとを比較し、一致検出信号としてアドレスフラグ信号CAFLGを出力する。ここで、選択されたアドレスEXTCAiがChip1を指定するものであれば、Chip1のアドレスフラグ信号CAFLGの状態は“H”となり、この結果チップイネーブル信号CE’は“H”に設定される。一方、選択されていないChip2〜4は、アドレスフラグ信号CAFLGの状態が“L”となり、この結果チップイネーブル信号CE’が“L”に設定される。このように一つのメモリチップ2が選択された状態で、制御パッド12及び入出力パッド11からデータの読み出しを行う制御信号及びデータI/O0〜7が入力されると、チップイネーブル信号CE’が“H”の状態であるChip1のみが動作し、Chip1のみからメモリセルアレイ13内のデータが読み出される。その他のChip2〜4では、チップイネーブル信号CE’が“L”のため、バッファ25〜30は動作せず、従って読み出しは行われない。
【0037】
Chip1の読み出し動作が完了し、制御パッド12の/RSTにリセット状態となる“L”を入力することで、すべてのメモリチップ2(Chip1〜4)が選択可能状態又は非選択可能状態から選択可能状態となる。この状態において、各メモリチップ2に制御パッド12及びI/O0〜7からChip4を選択するチップアドレスEXTCAiが取り込まれると、Chip4のチップイネーブル信号CE’が“H”となり、選択されていないChip1〜3のチップイネーブル信号CE’が“L”となる。ここで、制御パッド12及びI/O0〜7からChip1〜4にデータの読み出しを行う制御信号が入力されると、チップイネーブル信号CE’が“H”であるChip4のみが動作し、データが読み出される。
【0038】
以下同様に、この読み出し動作が完了し再び制御パッド12の/RSTにリセット状態“L”を入力することで、Chip1〜4が選択可能状態又は非選択可能状態から選択可能状態となる。
【0039】
以下に、各メモリチップ2の制御パッド12に入力される制御信号によるメモリチップ2の動作について説明する。図8は、各メモリチップ2の動作を示すタイミングチャートである。
【0040】
(1)コマンド入力(2)アドレス入力(3)データ入力、及び(4)データ出力といったメモリチップのすべての動作は、メモリチップ2へのアクセスを許可するチップイネーブル信号/CEが“L”の状態において行われる。
(1)コマンドCom入力は、チップイネーブル信号/CE及びコマンドラッチイネーブル信号CLEがそれぞれ“L”,“H”の状態で、ライトイネーブル信号/WEのトグルが入力されると、データI/O0〜7は、入出力バッファ16を介してコマンドとしてコマンドバッファ19に格納され、制御回路20に出力される。
(2)アドレスAdd入力は、チップイネーブル信号/CE及びアドレスラッチイネーブルALEがそれぞれ“L”,“H”の状態で、ライトイネーブル/WEのトグルが入力されると、データI/O0〜7が入出力バッファ16を介してアドレスとしてアドレスバッファ17に格納される。
(3)データ入力は、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE及びアドレスラッチイネーブル信号ALEがそれぞれ“L”,“L”,“L”の状態で、ライトイネーブル信号/WEのトグルが入力されると、データI/O0〜7が取り込まれることにより行われる。このデータI/O0〜7は、書き込みモードならば入出力バッファ16を介して入力データとしてセンスアンプ15に出力される。また、メモリチップ内部に設けられたタイマーの周期や電圧などの各種設定データを変更するパラメータセットモードでは、このデータI/O0〜7は、制御回路内部の各種設定データ用のラッチに格納される。
(4)読み出しは、チップイネーブル信号/CE及びリードイネーブル/REが “L,L”の状態で、メモリセルアレイ13に記憶されたデータが入出力バッファ16を介しI/O0−7に出力されることにより行われる。
【0041】
このように、各メモリチップ2(Chip1〜4)が、自己チップアドレスINTCAiと選択チップアドレスEXTCAiを比較して一致検出を行った後、選択チップアドレスEXTCAiと一致する自己チップアドレスINTCAiを有するメモリチップ2にのみ、書き込み、読み出し及び消去等の制御を実行することで、貫通ビア4を有する積層メモリチップのマルチチップ動作を実現することができる。また、各制御信号が入力されるパッド3は、積層されたメモリチップ2で共通接続されるため、最上層のメモリチップに形成されるパッド3の数を削減することができ、メモリの小型化を図ることができる。
【0042】
[第2の実施形態]
本発明の第2の実施形態に係るメモリについて説明する。なお、全体の構成要素については図1〜図3に示す第1の実施形態と同一構成であるためその説明を省略する。図9は、第2の実施形態に係るメモリのパッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【0043】
第2の実施形態では、リセット信号/RSTがパッド3を介して入力されずに、メモリチップ2内に設けられたRSTバッファ25Aによってリセット信号RSTを生成している点が第1の実施形態と異なる。このRSTバッファ25Aは、チップイネーブル信号/CEが“H”の状態になると必ずリセット信号RSTをチップアドレス比較器24に出力するよう構成されている。このように構成されたリセット信号RSTは、図10に示すように制御パッド12から入力されるチップイネーブル信号/CEの論理が切り替わることにより発生され、これによりすべてのメモリチップ2(Chip1〜4)を選択可能状態又は非選択可能状態から選択可能状態に設定する。なお、その他の動作は第1の実施形態と同様である。
【0044】
このように、メモリチップ2内部において、チップイネーブル信号/CEの切り替わりに基づきリセット信号RSTを発生させることで、更に制御パッド12の数を削減し、メモリを小型化することができる。
【0045】
[第3の実施形態]
本発明の第3の実施形態に係るメモリについて説明する。図11は、第3の実施形態に係るメモリの最上層のメモリチップ2Bを示す平面図である。なお、断面図は、第1の実施形態(図1)と同様に示されるのでその図を省略する。
【0046】
第3の実施形態では、チップアドレス比較器を用いる代わりに、メモリチップ2の最上層に形成されたパッド3から、メモリチップ2B(Chip1〜4)をそれぞれ選択するチップイネーブル信号/CE1〜4を入力する点が第1の実施形態と異なる。メモリチップ2の最上層には、チップイネーブル信号/CE1〜4がそれぞれ入力される4つのパッド3が形成されており、それぞれ貫通ビア4を介してすべてのメモリチップ2B(Chip1〜4)に共通接続されている。
【0047】
図12は、第3の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。チップイネーブル信号/CE1〜4がそれぞれ入力される4つのパッド3は、それぞれのメモリチップ2A(Chip1〜4)内のCEバッファ26Bに接続されている。図13は、CEバッファ26Bの構成例を示す回路図である。CEバッファ26Bは、比較回路36、P型MOSトランジスタMP0、MP1及びN型MOSトランジスタMN1、MN2によって構成することができる。比較回路36は、一方にヒューズ23に記憶された自己チップアドレスINTCAiを入力し、他方に選択チップアドレスEXTCAiを入力し、一致検出を行ってアドレスフラグ信号CAFLGを出力する。このアドレスフラグ信号CAFLGは、第1の実施形態と同様に(図5A)、インバータINV0を介してP型MOSトランジスタMP0のゲートに入力される。その他の構成は第1の実施形態と同一構成であるため、同一符号を付すことによりその説明を省略する。このように、各メモリチップ2Bが有する4つのCEバッファ26Bが、自己チップアドレスINTCAiと選択チップアドレスEXTCAiとの一致検出を行う判定手段として機能する。
【0048】
このように構成された4つのCEバッファ26Bは、図12に示すように、1つのOR回路36の入力端に接続されており、いずれかのCEバッファ26Bからアドレスフラグ信号CAFLGが“H”の状態で入力されると、WEバッファ27、REバッファ28、CLEバッファ29、及びALEバッファ30にチップイネーブル信号CE’が出力され、制御パッド12から入力される制御信号が有効となる。このように、第1及び2の実施形態のようにチップアドレス比較器24を用いなくても、各メモリチップ2内で、自己チップアドレスINTCAiと選択チップアドレスEXTCAiの一致検出を行うよう構成すれば上記の実施形態と同様の効果を奏することができる。
【0049】
[第4の実施形態]
図14は、本発明の第4の実施形態に係るメモリの構成を示す断面図である。また、図15は、このメモリの最上層のメモリチップを示す平面図である。
【0050】
第4の実施形態は、メモリチップ2Cの最上層に形成されるパッド3がメモリチップの平面方向端部に形成されている点が第1の実施形態と異なる。なお、このメモリの電気的構成は、第3の実施形態と同一構成であるためその説明を省略する。このように、パッド3を形成する位置はメモリチップ2Cの平面方向のいずれの位置にも配することができ、これにより、メモリのレイアウトの自由度を向上させることができる。
【0051】
以上の実施形態では、実施の形態としてNAND型フラッシュメモリを例として説明したが、これに限定されるものではなく、複数のメモリチップが貫通ビアによって共通接続されている半導体記憶装置であれば、いずれの半導体記憶装置にでも本発明を実施することができる。
【図面の簡単な説明】
【0052】
【図1】本発明の第1の実施形態に係るNAND型フラッシュメモリの構成を示す断面図である。
【図2】図1のメモリの平面図である。
【図3】積層された各メモリチップ2の電気的構成を示すブロック図である。
【図4】パッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【図5A】バッファ25〜28の具体的な構成例を示す図である。
【図5B】バッファ29、30の具体的な構成例を示す図である。
【図6】チップアドレス比較器24の構成例を示すブロック図である。
【図7】第1の実施形態に係るメモリのタイミングチャートである。
【図8】各メモリチップ2の動作を示すタイミングチャートである。
【図9】第2の実施形態に係るメモリのパッド3の構成の詳細、及びパッド3と各メモリチップ2の内部回路との間の接続関係の詳細を示すブロック図である。
【図10】第2の実施形態に係るメモリのタイミングチャートである。
【図11】第3の実施形態に係るメモリの最上層のメモリチップ2Bを示す平面図である。
【図12】第3の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。
【図13】CEバッファ26Bの構成例を示す回路図である。
【図14】本発明の第4の実施形態に係るメモリの構成を示す断面図である。
【図15】第4の実施形態に係るメモリの最上層のメモリチップを示す平面図である。
【符号の説明】
【0053】
1…パッケージ
2…メモリチップ
3…パッド
4…貫通ビア
5…配線
6…入出力ピン
12…制御パッド
25…RSTバッファ
26…CEバッファ
27…WEバッファ
28…REバッファ
29…CLEバッファ
30…ALEバッファ
【特許請求の範囲】
【請求項1】
共通接続された入出力パッド及び制御パッドから制御信号を入力する複数の半導体チップを有する半導体記憶装置であって、
前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、
前記入出力パッドを介して外部から入力された選択アドレスを前記自己チップアドレスと比較して一致判定を行う判定部と、
この一致判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部と
を備えたことを特徴とする半導体記憶装置。
【請求項2】
前記自己アドレス記憶部は、レーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記制御信号設定部は、入力された前記制御信号を、前記判定部における前記一致判定の結果に基づいて有効又は無効に設定するバッファであることを特徴とする請求項1記載の半導体記憶装置。
【請求項4】
前記半導体チップは、最上層から最下層までを貫通する貫通ビアによって共通接続されたことを特徴とする請求項1記載の半導体記憶装置。
【請求項5】
前記入出力パッド及び制御パッドは、前記半導体チップの平面方向中心部に形成されたことを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体記憶装置。
【請求項6】
前記制御信号設定部は、前記制御信号を常時有効に設定できるリセット手段を備えたことを特徴とする請求項1乃至請求項5の何れか一項に記載の半導体装置。
【請求項1】
共通接続された入出力パッド及び制御パッドから制御信号を入力する複数の半導体チップを有する半導体記憶装置であって、
前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、
前記入出力パッドを介して外部から入力された選択アドレスを前記自己チップアドレスと比較して一致判定を行う判定部と、
この一致判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部と
を備えたことを特徴とする半導体記憶装置。
【請求項2】
前記自己アドレス記憶部は、レーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記制御信号設定部は、入力された前記制御信号を、前記判定部における前記一致判定の結果に基づいて有効又は無効に設定するバッファであることを特徴とする請求項1記載の半導体記憶装置。
【請求項4】
前記半導体チップは、最上層から最下層までを貫通する貫通ビアによって共通接続されたことを特徴とする請求項1記載の半導体記憶装置。
【請求項5】
前記入出力パッド及び制御パッドは、前記半導体チップの平面方向中心部に形成されたことを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体記憶装置。
【請求項6】
前記制御信号設定部は、前記制御信号を常時有効に設定できるリセット手段を備えたことを特徴とする請求項1乃至請求項5の何れか一項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2008−77779(P2008−77779A)
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願番号】特願2006−256684(P2006−256684)
【出願日】平成18年9月22日(2006.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願日】平成18年9月22日(2006.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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