【課題】貫通電極を用いた積層型の半導体装置において不良のある信号経路を救済する。
【解決手段】インターフェースチップＩＦと、互いに積層されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ３により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦにそれぞれ個別に接続する複数の第１の信号経路と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ１により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦに共通接続する第２の信号経路と、複数の第１の信号経路のいずれかを第２の信号経路に置換する切り替え回路１１０とを備える。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。 （もっと読む）

【課題】制御チップと複数の被制御チップが積層されたタイプの半導体装置において、コマンド信号よりも層アドレス信号を早く伝送させる。
【解決手段】互いに異なる層情報を保持する複数の被制御チップＣＣ０〜ＣＣ７と、被制御チップＣＣ０〜ＣＣ７に対して層アドレス信号Ａ１３〜Ａ１５及びコマンド信号ＩＣＭＤを共通に供給する制御チップＩＦとを備える。層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。これにより、コマンド信号ＩＣＭＤよりも先に層アドレス信号Ａ１３〜Ａ１５が各被制御チップに到達する。 （もっと読む）

【課題】マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができるようにした半導体メモリチップを提供すること。
【解決手段】第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、を備えることを特徴とする。 （もっと読む）

【課題】複数のメモリチップが積層された半導体装置においてリードライトバスの本数及び配線長を削減する。
【解決手段】積層された複数のメモリチップＣＣ０〜ＣＣ７を備え、各メモリチップは複数のメモリバンクＢａｎｋ０〜Ｂａｎｋ７と、各メモリバンクにそれぞれ割り当てられた複数のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７と、リードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極ＴＳＶ１とを備える。積層方向から見て互いに同じ位置に設けられた貫通電極ＴＳＶ１はチップ間において共通接続される。メモリチップのそれぞれは、アクセスが要求されたことに応答して積層方向から見て互いに異なる位置に設けられたメモリバンクを同時に活性化し、これにより、平面位置の異なる貫通電極ＴＳＶ１を介してデータの入出力を同時に行う。 （もっと読む）

【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。
【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。 （もっと読む）

【課題】有機基板の使用量を抑えて、製造コストの抑制を図ることのできる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置１０は、一方の面に外部接続端子が設けられ、外部接続端子が設けられる領域と略同じ平面形状に個片化された有機基板１１と、有機基板１１に対して相対的に位置決めされた載置領域２１を有するリードフレーム１３と、載置領域２１に接着された半導体メモリチップ１５と、を備えることを特徴とする。 （もっと読む）

【課題】樹脂モールド部を外部に露出させて、部品点数の削減や製造コストの削減を図ることのできる半導体記憶装置を提供すること。
【解決手段】実施の形態の半導体記憶装置１０は、半導体メモリチップ１５を樹脂モールド部１８でモールドした半導体記憶装置であって、樹脂モールド部にモールドされて半導体メモリチップが載置されるプレート２１と、半導体記憶装置の外周面に露出される外部接続端子１９と、を備え、プレートは、樹脂モールド部の外周面に露出する複数の露出部２１ｂを有し、複数の露出部同士は、樹脂モールド部の内部で互いに電気的に絶縁される。 （もっと読む）

【課題】メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。ビット線２は第１の面が第１ワード線１と対向するように第１ワード線１と交差する。抵抗変化材４は第１ワード線１とビット線２との各交差部に配置される。また半導体記憶装置は、第２ワード線３と、絶縁膜５とを備える。第２ワード線３はビット線２の第１の面とは反対側の第２の面と対向するようにビット線２と交差する。絶縁膜５は第２ワード線３とビット線２との各交差部に配置される。１つの第１ワード線１と１つの第２ワード線３とは、ビット線２を挟み込むように配置される。第２ワード線３、ビット線２、及び絶縁膜５は、各交差部において電界効果トランジスタを構成する。電界効果トランジスタと抵抗変化材４とにより１つのメモリセルが構成される。 （もっと読む）

【課題】貫通電極の基板からの抜け落ちを防止する。
【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】センスアンプ接地電位の変動で発生するノイズによる誤動作を防いだ半導体装置を提供する。
【解決手段】センスアンプに接地電位を供給するための電極パッドであるセンスアンプ接地電位用パッドと、センスアンプ接地電位用パッドに接続された第１の導電線と、パッド列に含まれる複数の電極パッドのうち、センスアンプ接地電位用パッドとの距離が最も近い電極パッドに接続された第２の導電線と、を有し、第２の導電線がパッド列を基準にして第１の導電線とは反対側に延びている構成である。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
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【課題】制御チップの裏面側に搭載されたメモリチップにて生じる信号の反射の影響を低減する。
【解決手段】モジュール基板１０を介してメモリバッファＭＢと対向する位置に配置されたメモリチップＭＣ１と、モジュール基板１０を介してメモリバッファＭＢと対向しない位置に配置されたメモリチップＭＣ３と、モジュール基板１０を介してメモリチップＭＣ３と対向する位置に配置されたメモリチップＭＣ１１とを備え、メモリチップＭＣ１に接続される配線部分Ａ１０１とメモリチップＭＣ３，１１に接続される配線部分Ａ１０３とが分岐する分岐点Ｂ１００が、メモリバッファＭＢの平面的な搭載位置とメモリチップＭＣ３，１１の平面的な搭載位置との中間線Ｃから見てメモリバッファＭＢ側に位置している。これにより、配線部分Ａ１０１の配線長を十分に短くすることができる。 （もっと読む）

【課題】貫通ビアによって共通接続された積層メモリチップのメモリチップを別々に動作させる。
【解決手段】制御パッド１２に入力される信号は、それぞれメモリチップ２が有するＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０に出力される。チップアドレス比較器２４は、ヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力されたチップアドレスＥＸＴＣＡｉとを比較し、一致するか否かをアドレスフラグ信号ＣＡＦＬＧとしてＣＥバッファ２６に出力するよう構成されている。アドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態において、ＣＥバッファ２６からチップイネーブル信号ＣＥ’が出力され、メモリチップ２への書き込みや読み出しなどの動作が行われる。 （もっと読む）

【課題】 パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制すること。
【解決手段】 マスクＲＯＭ領域と内部バス（１３）とを有する半導体集積回路基板（１０）と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子(１５−１，１５−２)を持つプログラマブルＲＯＭ（１５）とを備えた半導体集積回路装置(２０)において、内部バスに接続された複数のバス接続端子（１３２−１，１３４−１）と複数のＲＯＭ接続端子とがそれぞれ電気的に接続されている。複数のバス接続端子は、半導体集積回路基板の外周に設けられて良いし、マスクＲＯＭ領域上に設けられても良いし、内部バス上に設けられても良い。この場合、複数のＲＯＭ接続端子と複数のバス接続端子とはワイヤボンディングによって電気的に接続される。 （もっと読む）

【課題】アスペクト比が１：２のパッケージに高い有効比率で収容できる２^２Ｎ＋１ビットの半導体記憶装置を提供する。
【解決手段】アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアスペクト比が１：２で２^２Ｎ−２ビットのサブアレイ部３を配置する。中央領域には制御回路４およびパッド５群を設ける。アスペクト比が１：２のメモリチップを形成することができ、従来と同様のアスペクト比が１：２のパッケージに高い有効比率で収容できる。 （もっと読む）

【課題】低消費電力で且つデータを高速に伝達可能な半導体装置及びメモリ回路システムを提供すること。
【解決手段】同一のパッケージ内に複数の半導体チップ３−０〜３−３を備えた半導体装置１であって、複数の前記半導体チップ３−０〜３−３と、前記パッケージ内に設けられた前記半導体チップ３−０〜３−３の数を記憶する記憶装置２６とを具備し、前記半導体チップ３−０〜３−３の各々は、データを記憶するメモリセルを有するメモリセルアレイ１０と、前記メモリセルアレイ１０から読み出されたデータを前記半導体チップ３−０〜３−３の外部へ出力する出力バッファ２４と、前記記憶装置２６に記憶された前記半導体チップ３−０〜３−３の数に応じて、前記出力バッファ２４の駆動力を制御する制御回路２５とを備える。 （もっと読む）

【課題】生産性が良く、安価な半導体装置を提供すること。
【解決手段】本発明の半導体装置において、半導体記憶素子５がガラス基板１に取り付けられると共に、半導体記憶素子５の電極７がガラス基板１に設けられた配線パターン２に接続されるため、従来に比して部品点数が少なくなって、生産性が良く、安価なものが得られる。 （もっと読む）

【課題】小型化・高集積化された超薄型のＦｅＲＡＭの半導体チップについて、強誘電体キャパシタの特性劣化を抑止した、薄型パッケージ構造およびその製造方法を提供する。
【解決手段】フィラー含有率が９０重量％〜９３重量％の範囲内の値とされた封止樹脂１１５を用いて半導体チップ１１１をモールディングし、パッケージ構造を作製する。 （もっと読む）

【課題】 薄片化したチップの機械的強度を向上させたメモリモジュールを提供する。
【解決手段】 情報を格納するためのメモリコアチップ１０ａ〜１０ｄと、データの入出力を制御するインターフェースチップ３０と、外部との間でデータを送受信するインターポーザチップ４０と、インターポーザチップの最近傍に設けられた外部接続用端子４６とを有するメモリモジュールにおいて、インターフェースチップ３０の最近傍に放熱板２０が設けられ、インターポーザチップ４０は、メモリコアチップと同質の半導体材料を基板とし、一方の面に外部接続用端子を保持するためのランド４１、外部用接続端子に接続された配線４４、および配線を絶縁するための絶縁膜が一体形成されている構成である。 （もっと読む）