半導体装置
【課題】貫通電極を用いた積層型の半導体装置において不良のある信号経路を救済する。
【解決手段】インターフェースチップＩＦと、互いに積層されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ３により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦにそれぞれ個別に接続する複数の第１の信号経路と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ１により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦに共通接続する第２の信号経路と、複数の第１の信号経路のいずれかを第２の信号経路に置換する切り替え回路１１０とを備える。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。
【解決手段】インターフェースチップＩＦと、互いに積層されたコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ３により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦにそれぞれ個別に接続する複数の第１の信号経路と、コアチップＣＣ０〜ＣＣ７を貫通する複数の貫通電極ＴＳＶ１により構成され、コアチップＣＣ０〜ＣＣ７をインターフェースチップＩＦに共通接続する第２の信号経路と、複数の第１の信号経路のいずれかを第２の信号経路に置換する切り替え回路１１０とを備える。本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、積層された複数の半導体チップが貫通電極を介して接続されたタイプの半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
【０００３】
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極が上下のメモリチップに設けられた貫通電極に接続されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる（特許文献１〜３参照）。
【０００４】
積層型の半導体装置においては、積層方向から見て同じ平面位置に設けられた貫通電極は基本的に短絡される。しかしながら、特許文献１に記載されているように一部の貫通電極については短絡されず、積層方向からみて異なる平面位置に配置された貫通電極が互いに接続されることがある。このような貫通電極は、各半導体チップにそれぞれ異なる信号を与えるために使用される。
【０００５】
他方、半導体チップには多数の貫通電極が設けられるため、一部の貫通電極が不良となることがあり、不良のある貫通電極については予備の貫通電極に置換することによって救済する必要がある。具体的には、特許文献２に記載されているように、複数の貫通電極をあらかじめ並列接続したり、正規の貫通電極を予備の貫通電極に切り替え可能としたりする方法が提案されている。また、特許文献３には、予備の貫通電極を複数の貫通電極に対して共通に割り当てる方法も記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３１３６０７号公報
【特許文献２】特開２００７−１５８２３７号公報
【特許文献３】国際公開ＷＯ２００７／０３２１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、複数の貫通電極を並列接続する方法では、いずれかの貫通電極が非導通不良を起こしている場合には救済可能であるが、ショート不良（電源ラインや他の貫通電極との短絡）を起こしている場合には救済することができない。また、必要となる貫通電極の数が大幅に増加するためチップ上の占有面積が増加するばかりでなく、並列接続によって貫通電極の負荷も増大することから、これを駆動するためのドライバの能力も増加させなければならないという問題が生じる。
【０００８】
また、正規の貫通電極を予備の貫通電極に切り替える方法では、各貫通電極にそれぞれ切り替え回路が必要となることから、チップ上の占有面積が増加する。特に、積層方向からみて異なる平面位置に配置された貫通電極が短絡されてなる信号経路においては、各貫通電極はいずれも対応する１つの半導体チップに信号を供給するためにのみ用いられ、他の半導体チップに対する信号供給には寄与しないことから、このような貫通電極の全てに切り替え回路を設けることは非効率的である。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、第１の半導体チップと、前記第１の半導体チップによって制御され、互いに積層された複数の第２の半導体チップとを備え、前記複数の第２の半導体チップのそれぞれは、該半導体チップを貫通する複数の第１の貫通電極及び少なくとも一つの第２の貫通電極を有し、前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のそれぞれは、該半導体チップとは異なる他の第２の半導体チップに設けられた前記複数の第１の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第１の貫通電極に電気的に接続され、これにより前記複数の第２の半導体チップにそれぞれ割り当てられた複数の第１の信号経路が構成され、前記複数の第２の半導体チップにそれぞれ設けられた前記第２の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第２の半導体チップに対して共通な第２の信号経路が構成され、前記第１の半導体チップは、前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路を有し、前記複数の第２の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第１の信号経路と前記第２の信号経路のいずれかを選択する選択回路を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。さらに、不良の原因が非導通不良であるかショート不良であるかに関わらず救済することも可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【図６】各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。
【図７】第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７への信号伝送に関わる要素を示している。
【図８】切り替え回路１１０の回路図である。
【図９】選択回路１２０の回路図である。
【図１０】第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへの信号伝送に関わる要素を示している。
【図１１】選択回路１４０の回路図である。
【図１２】切り替え回路１５０の回路図である。
【図１３】テスト回路Ｒ１，Ｒ２の回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１５】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１６】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１７】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１８】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１９】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２０】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２１】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、チップアドレス情報が挙げられる。
【００２２】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。また、貫通電極ＴＳＶ３を用いれば、各コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに対して個別に情報を供給することも可能である。
【００２３】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２４】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２５】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２６】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２７】
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【００２８】
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
【００２９】
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【００３０】
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
【００３１】
このように、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を循環的に接続することによって形成される信号経路は、本発明において「第１の信号経路」と呼ぶことがある。本実施形態では第１の信号経路が８本形成され、それぞれが対応するコアチップＣＣ０〜ＣＣ７に割り当てられることになる。これに対し、図２（ａ）に示すタイプの貫通電極ＴＳＶ１によって形成される信号経路を「第２の信号経路」と呼ぶことがある。第２の信号経路は、コアチップＣＣ０〜ＣＣ７に共通の信号経路である。以下、第１の信号経路に生じている不良を救済する手段についてより詳細に説明する。
【００３２】
図７は、第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７への信号伝送に関わる要素を示している。
【００３３】
図７において、各コアチップＣＣ０〜ＣＣ７の下側にハッチングを付して示された要素が当該コアチップを貫通して設けられた貫通電極ＴＳＶである。このうち、図面の右側に図示され、コアチップＣＣ０〜ＣＣ７にそれぞれ設けられた８個の貫通電極１０１〜１０８は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３である。一方、貫通電極１０１〜１０８の左側に図示され、コアチップＣＣ０〜ＣＣ７にそれぞれ設けられた１個の貫通電極１０９は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１である。
【００３４】
各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０１〜１０８は、図７に示すように、上層のコアチップに設けられた貫通電極１０８，１０１〜１０７にそれぞれ接続されるとともに、下層のコアチップに設けられた貫通電極１０２〜１０８，１０１にそれぞれ接続される。これにより、上述した第１の信号経路が８本形成されることになる。ここで、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０１は、該コアチップ内の選択回路１２０に接続されている。つまり、貫通電極１０１は図２（ｃ）に示した貫通電極ＴＳＶ３ａに相当し、積層方向から見て同じ平面位置に配置される。かかる構成により、インターフェースチップＩＦ内のバッファ２０１〜２０８から出力される出力信号は、コアチップＣＣ０〜ＣＣ７にそれぞれ割り当てられた８本の第１の信号経路を介し、該コアチップ内の選択回路１２０に供給されることになる。
【００３５】
一方、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０９は、図７に示すように、積層方向から見た平面位置が互いに一致している。上述の通り、貫通電極１０９は図２（ａ）に示すタイプの貫通電極ＴＳＶ１であることから、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０９は互いに短絡されることになる。これにより、貫通電極１０９によって各コアチップＣＣ０〜ＣＣ７に対して共通な第２の信号経路が構成されることになる。
【００３６】
貫通電極１０９により構成される第２の信号経路は、貫通電極１０１〜１０８により構成される第１の信号経路を置換するための信号経路である。置換動作は、インターフェースチップＩＦに設けられた切り替え回路１１０及び各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１２０によって行われる。
【００３７】
切り替え回路１１０は、バッファ２０１〜２０８から出力される信号のいずれかを選択するとともに、選択した信号を第２の信号経路に出力するか否かを切り替える回路である。信号の選択は選択信号ＴＡＦによって行われ、出力の有無はテスト信号ＴＥＳＴによって切り替えられる。
【００３８】
図８は、切り替え回路１１０の回路図である。
【００３９】
図８に示すように、切り替え回路１１０はデコーダ回路ＤＥＣ１とトライステートインバータ１１１〜１１９からなる。デコーダ回路ＤＥＣ１は、選択信号ＴＡＦを構成する３ビットの信号ＴＡＦ１〜ＴＡＦ３をデコードし、これによって８つのトライステートインバータ１１１〜１１８のいずれかを活性化させる。トライステートインバータ１１１〜１１８の入力ノードにはそれぞれバッファ２０１〜２０８から出力される信号ＩＮ１１〜ＩＮ１８が供給されている。トライステートインバータ１１１〜１１８の出力ノードは短絡され、トライステートインバータ１１９の入力ノードに接続される。トライステートインバータ１１９の出力ノードは第２の信号経路に接続されており、テスト信号ＴＥＳＴがハイレベルに活性化されるとハイインピーダンス状態となる。
【００４０】
かかる構成により、テスト信号ＴＥＳＴがローレベルに非活性化されている場合、信号ＩＮ１１〜ＩＮ１８のいずれか一つが第２の信号経路に出力されることになる。尚、テスト信号ＴＥＳＴがローレベルに非活性化されている状態は、通常動作時を意味する。選択信号ＴＡＦはインターフェースチップＩＦ内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から供給される。
【００４１】
一方、各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１２０は、該コアチップに割り当てられた第１の信号経路と第２の信号経路のいずれを入力元とするか選択する回路である。信号経路の選択は、それぞれ選択信号Ｓ１〜Ｓ８によって行われる。選択信号Ｓ１〜Ｓ８は最大でも１つのみが活性化され、２以上の選択信号の活性化は禁止される。尚、選択信号Ｓ１〜Ｓ８は、選択信号ＴＡＦのデコード結果に等しい。
【００４２】
図９は、選択回路１２０の回路図である。
【００４３】
図９に示すように、選択回路１２０は２つのトライステートインバータ１２１，１２２からなる。このうち、トライステートインバータ１２１の入力ノードには第１の信号経路からの信号ＩＮ１が供給され、トライステートインバータ１２２の入力ノードには第２の信号経路からの信号ＩＮ２が供給される。トライステートインバータ１２１，１２２の出力ノードは短絡され、ここから出力される信号ＯＵＴは図７に示した内部回路１３０に供給される。これらトライステートインバータ１２１，１２２は、対応する選択信号Ｓ１〜Ｓ８によっていずれか一方が活性化されるため、第１の信号経路を介して供給される信号ＩＮ１と第２の信号経路を介して供給される信号ＩＮ２のいずれか一方が内部回路１３０に供給されることになる。
【００４４】
選択信号Ｓ１〜Ｓ８は、インターフェースチップＩＦ内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から図示しない別の貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に転送される。上述の通り、選択信号Ｓ１〜Ｓ８は選択信号ＴＡＦのデコード結果と一致しているため、選択信号ＴＡＦを保持するためのヒューズ回路と選択信号Ｓ１〜Ｓ８を保持するためのヒューズ回路は共有することができる。
【００４５】
以上により、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって、当該コアチップに与えるべき固有の信号を正しく供給することが可能となる。一例として、図７に示す貫通電極１０８ｘに不良がある場合、コアチップＣＣ０に割り当てられた第１の信号経路が不良となる。この場合、インターフェースチップＩＦ内においては、トライステートインバータ１１１を選択することによってバッファ２０１から出力される信号ＩＮ１１を第２の信号経路に供給するとともに、コアチップＣＣ０内においては選択信号Ｓ１をハイレベルに活性化させることによって第２の信号経路を選択する。これにより、インターフェースチップＩＦからコアチップＣＣ０に供給すべき固有の信号は、第１の信号経路ではなく第２の信号経路を介して供給されることになる。
【００４６】
図１０は、第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへの信号伝送に関わる要素を示している。
【００４７】
図１０において図７と同じ要素には同じ符号を付し、重複する説明は省略する。図１０に示すように、第１の信号経路から第２の信号経路への置換動作は、各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１４０と、インターフェースチップＩＦに設けられた切り替え回路１５０及び選択回路１６１〜１６８によって行われる。
【００４８】
各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１４０は、該コアチップに割り当てられた第１の信号経路と第２の信号経路のいずれを出力先とするか選択する回路である。信号経路の選択は、それぞれ選択信号Ｓ１〜Ｓ８によって行われる。
【００４９】
図１１は、選択回路１４０の回路図である。
【００５０】
図１１に示すように、選択回路１４０は２つのトライステートインバータ１４１，１４２からなる。トライステートインバータ１４１，１４２の入力ノードには、内部回路１３０より供給される信号ＩＮが共通に供給される。トライステートインバータ１４１，１４２は、対応する選択信号Ｓ１〜Ｓ８によっていずれか一方が活性化されるとともに、テスト信号ＴＥＳＴがハイレベルに活性化している場合には、両方が非活性化される。トライステートインバータ１４１の出力ノードは第１の信号経路に接続され、トライステートインバータ１４２の出力ノードは第２の信号経路に接続される。
【００５１】
かかる構成により、テスト信号ＴＥＳＴがローレベルに非活性化している場合、内部回路１３０より供給される信号ＩＮは、対応する選択信号Ｓ１〜Ｓ８の論理レベルに基づいて第１の信号経路及び第２の信号経路のいずれか一方に出力される。これに対し、テスト信号ＴＥＳＴがハイレベルに活性化している場合、選択回路１４０の出力はハイインピーダンス状態となる。
【００５２】
一方、切り替え回路１５０は、置換すべき第１の信号経路に接続された選択回路１６１〜１６８を選択する回路である。選択回路１６１〜１６８の選択は選択信号ＴＡＦによって行われる。
【００５３】
図１２は、切り替え回路１５０の回路図である。
【００５４】
図１２に示すように、切り替え回路１５０は選択信号ＴＡＦをデコードするデコーダ回路ＤＥＣ２と、貫通電極１０９にグランド電位ＶＳＳを与えるトランジスタ１５１によって構成されている。デコーダ回路ＤＥＣ２は、選択信号ＴＡＦを構成する３ビットの信号ＴＡＦ１〜ＴＡＦ３をデコードし、これによって８つの切り替え信号ＳＥＬ１〜ＳＥＬ８のいずれかをハイレベルに活性化させる。これら切り替え信号ＳＥＬ１〜ＳＥＬ８は、図１０に示す８つの選択回路１６１〜１６８にそれぞれ供給される。選択回路１６１〜１６８の回路構成は、図９に示した選択回路１２０と同様であり、２つの入力信号のいずれか一方を選択し、選択した信号を出力する。いずれの入力信号を選択するかは、対応する切り替え信号ＳＥＬ１〜ＳＥＬ８に基づいて決定される。
【００５５】
トランジスタ１５１は、第２の信号経路を構成する貫通電極１０９とグランド配線との間に接続されており、そのゲート電極にはイネーブル信号ＥＮが供給されている。イネーブル信号ＥＮは、第２の信号経路を用いた置換を行う場合にハイレベルとなり、第２の信号経路を用いた置換を行わない場合にローレベルとなる信号である。その結果、トランジスタ１５１は、第２の信号経路を用いた置換を行う場合にはオフとなり、逆に、第２の信号経路を用いた置換を行わない場合にはオンとなる。これにより、第２の信号経路を用いた置換を行わない場合に、第２の信号経路を構成する貫通電極１０９がフローティング状態となるのが防止される。
【００５６】
以上により、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって各コアチップから出力される固有の信号をインターフェースチップＩＦへ正しく供給することが可能となる。一例として、図１０に示す貫通電極１０８ｘに不良がある場合、コアチップＣＣ０に割り当てられた第１の信号経路が不良となる。この場合、コアチップＣＣ０内においては選択信号Ｓ１をハイレベルに活性化させることによって第２の信号経路を選択するとともに、インターフェースチップＩＦ内においては、切り替え信号ＳＥＬ１をハイレベルに活性化されることにより選択回路１６１が第２の信号経路を選択する。これにより、コアチップＣＣ０からインターフェースチップＩＦに供給すべき固有の信号は、第１の信号経路ではなく第２の信号経路を介して供給されることになる。
【００５７】
図７及び図１０において符号Ｒ１，Ｒ２で示されている要素は、貫通電極１０１〜１０８のテスト回路である。つまり、半導体装置１０を製造した後、テスト回路Ｒ１，Ｒ２を用いて貫通電極１０１〜１０８の試験を行い、その結果、貫通電極１０１〜１０８のいずれかに不良が発見されれば当該第１の信号経路を第２の信号経路に置換し、これによって半導体装置１０を救済する。
【００５８】
図１３は、テスト回路Ｒ１，Ｒ２の回路図である。
【００５９】
図１３に示す例では、テスト回路Ｒ１がコアチップＣＣ０〜ＣＣ７側に設けられ、テスト回路Ｒ２がインターフェースチップＩＦ側に設けられている。テスト回路Ｒ１は対応する貫通電極１０１〜１０８にテスト電位を供給するための回路であり、テスト回路Ｒ２は対応する貫通電極を介してテスト電位を検出するための回路である。但し、図１３に示す例とは逆に、テスト回路Ｒ１をインターフェースチップＩＦ側に設け、テスト回路Ｒ２をコアチップＣＣ０〜ＣＣ７側に設けても構わない。
【００６０】
テスト回路Ｒ１は、電源配線と貫通電極１０１〜１０８との間に接続されたトランジスタ３０１と、グランド配線と貫通電極１０１〜１０８との間に接続されたトランジスタ３０２からなる。トランジスタ３０１，３０２のゲート電極には、それぞれテスト信号ＴＥＳＴ１，ＴＥＳＴ２が供給される。これにより、テスト信号ＴＥＳＴ１がハイレベルに活性化されると、対応する貫通電極１０１〜１０８にはテスト電位として電源電位ＶＤＤが印加され、テスト信号ＴＥＳＴ２がハイレベルに活性化されると、対応する貫通電極１０１〜１０８にはテスト電位としてグランド電位ＶＳＳが印加される。通常動作時においてはテスト信号ＴＥＳＴ１，ＴＥＳＴ２がいずれもローレベルとなり、これにより貫通電極１０１〜１０８からみてテスト回路Ｒ１はハイインピーダンス状態となる。このため、テスト回路Ｒ１は、通常動作時においてバッファ回路２１０に対し何らの影響も与えない。
【００６１】
テスト回路Ｒ２は、モニタ端子ＭＯＮＩと貫通電極１０１〜１０８との間に接続されたトランスファゲート３０３からなる。トランスファゲート３０３は、テスト信号ＴＥＳＴがハイレベルに活性化すると導通し、モニタ端子ＭＯＮＩと貫通電極１０１〜１０８とを接続する。また、テスト信号ＴＥＳＴは、通常動作時において使用されるトライステートインバータ２２０にも供給されており、これがハイレベルとなるテスト動作時においてはトライステートインバータ２２０の出力ノードがハイインピーダンス状態とされる。このため、テスト動作時においては、テスト回路Ｒ２に対してトライステートインバータ２２０は何らの影響も与えない。逆に、通常動作時においてはトランスファゲート３０３がハイインピーダンス状態となることから、トライステートインバータ２２０に対してテスト回路Ｒ２は何らの影響も与えない。
【００６２】
テスト動作時においては、テスト信号ＴＥＳＴをハイレベルに活性化させた状態で、テスト信号ＴＥＳＴ１，ＴＥＳＴ２を順次ハイレベルに活性化させる。例えば、テスト信号ＴＥＳＴ１，ＴＥＳＴ２をこの順に活性化させた場合、当該貫通電極に不良がなければモニタ端子ＭＯＮＩには電源電位ＶＤＤ、グランド電位ＶＳＳがこの順に現れるはずである。これに対し、モニタ端子ＭＯＮＩに現れるレベルが上記と異なる場合には、当該貫通電極が非導通不良又はショート不良（電源ラインや他の貫通電極との短絡）を起こしている可能性がある。
【００６３】
このような不良が発見された場合、当該貫通電極により構成される第１の信号経路を第２の信号経路に置換すべく、インターフェースチップＩＦ内のヒューズ回路に当該情報をプログラムする。これにより、実使用時においては、電源投入に応答してヒューズ回路から選択信号ＴＡＦ及び選択信号Ｓ１〜Ｓ８が出力され、不良のある第１の信号経路が第２の信号経路に正しく置換されることになる。
【００６４】
以上説明したように、本実施形態によれば、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって半導体装置１０を救済することが可能となる。しかも、不良の原因が貫通電極の非導通不良であるかショート不良であるかに関わらず救済可能であることから、製造歩留まりを高めることも可能となる。さらに、本実施形態では、救済のために必要となる貫通電極１０９の数も少なくてすみ、且つ、各貫通電極にそれぞれ切り替え回路を設ける必要もないことから、チップ上の占有面積の増加を最小限に抑えることも可能となる。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記実施形態では、インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７とが積層されてなる半導体装置１０を例に説明したが、第１の半導体チップと積層された複数の第２の半導体チップからなる半導体装置であれば、本発明の適用が可能である。つまり、上記実施形態においては、インターフェースチップＩＦが第１の半導体チップに相当し、コアチップＣＣ０〜ＣＣ７がそれぞれ第２の半導体チップに相当する。
【００６７】
また、上記実施形態では、インターフェースチップＩＦ上に８枚のコアチップＣＣ０〜ＣＣ７が積層されているが、第２の半導体チップの積層数についてはこれに限定されるものではない。第２の半導体チップの積層数が多くなると第１の信号経路を構成する貫通電極の数も多くなることから、本発明による効果は第２の半導体チップの積層数が多いほど顕著となる。
【符号の説明】
【００６８】
４〜６ 内部回路
１０ 半導体装置
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１〜１０８ 貫通電極（第１の信号経路）
１０９ 貫通電極（第２の信号経路）
１１０ 切り替え回路
１１１〜１１９ トライステートインバータ
１２０ 選択回路
１２１，１２２ トライステートインバータ
１３０ 内部回路
１４０ 選択回路
１４１，１４２ トライステートインバータ
１５０ 切り替え回路
１５１ トランジスタ
１６１〜１６８ 選択回路
２０１〜２０８ バッファ
２１０ バッファ回路
２２０ トライステートインバータ
３０１，３０２ トランジスタ
３０３ トランスファゲート
ＩＦ インターフェースチップ（第１の半導体チップ）
ＣＣ０〜ＣＣ７ コアチップ（第２の半導体チップ）
ＩＰ インターポーザ
Ｒ１，Ｒ２ テスト回路
ＴＳＶ１〜ＴＳＶ３ 貫通電極
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、積層された複数の半導体チップが貫通電極を介して接続されたタイプの半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
【０００３】
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極が上下のメモリチップに設けられた貫通電極に接続されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる（特許文献１〜３参照）。
【０００４】
積層型の半導体装置においては、積層方向から見て同じ平面位置に設けられた貫通電極は基本的に短絡される。しかしながら、特許文献１に記載されているように一部の貫通電極については短絡されず、積層方向からみて異なる平面位置に配置された貫通電極が互いに接続されることがある。このような貫通電極は、各半導体チップにそれぞれ異なる信号を与えるために使用される。
【０００５】
他方、半導体チップには多数の貫通電極が設けられるため、一部の貫通電極が不良となることがあり、不良のある貫通電極については予備の貫通電極に置換することによって救済する必要がある。具体的には、特許文献２に記載されているように、複数の貫通電極をあらかじめ並列接続したり、正規の貫通電極を予備の貫通電極に切り替え可能としたりする方法が提案されている。また、特許文献３には、予備の貫通電極を複数の貫通電極に対して共通に割り当てる方法も記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３１３６０７号公報
【特許文献２】特開２００７−１５８２３７号公報
【特許文献３】国際公開ＷＯ２００７／０３２１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、複数の貫通電極を並列接続する方法では、いずれかの貫通電極が非導通不良を起こしている場合には救済可能であるが、ショート不良（電源ラインや他の貫通電極との短絡）を起こしている場合には救済することができない。また、必要となる貫通電極の数が大幅に増加するためチップ上の占有面積が増加するばかりでなく、並列接続によって貫通電極の負荷も増大することから、これを駆動するためのドライバの能力も増加させなければならないという問題が生じる。
【０００８】
また、正規の貫通電極を予備の貫通電極に切り替える方法では、各貫通電極にそれぞれ切り替え回路が必要となることから、チップ上の占有面積が増加する。特に、積層方向からみて異なる平面位置に配置された貫通電極が短絡されてなる信号経路においては、各貫通電極はいずれも対応する１つの半導体チップに信号を供給するためにのみ用いられ、他の半導体チップに対する信号供給には寄与しないことから、このような貫通電極の全てに切り替え回路を設けることは非効率的である。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、第１の半導体チップと、前記第１の半導体チップによって制御され、互いに積層された複数の第２の半導体チップとを備え、前記複数の第２の半導体チップのそれぞれは、該半導体チップを貫通する複数の第１の貫通電極及び少なくとも一つの第２の貫通電極を有し、前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のそれぞれは、該半導体チップとは異なる他の第２の半導体チップに設けられた前記複数の第１の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第１の貫通電極に電気的に接続され、これにより前記複数の第２の半導体チップにそれぞれ割り当てられた複数の第１の信号経路が構成され、前記複数の第２の半導体チップにそれぞれ設けられた前記第２の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第２の半導体チップに対して共通な第２の信号経路が構成され、前記第１の半導体チップは、前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路を有し、前記複数の第２の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第１の信号経路と前記第２の信号経路のいずれかを選択する選択回路を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、貫通電極の全てに切り替え回路を設ける必要がなくなる。また、救済のために追加する貫通電極の数も最小限に抑えられることから、チップ面積の増大を抑制することも可能となる。さらに、不良の原因が非導通不良であるかショート不良であるかに関わらず救済することも可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【図５】図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【図６】各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。
【図７】第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７への信号伝送に関わる要素を示している。
【図８】切り替え回路１１０の回路図である。
【図９】選択回路１２０の回路図である。
【図１０】第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへの信号伝送に関わる要素を示している。
【図１１】選択回路１４０の回路図である。
【図１２】切り替え回路１５０の回路図である。
【図１３】テスト回路Ｒ１，Ｒ２の回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１５】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１６】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１７】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１８】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１９】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２０】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２１】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、チップアドレス情報が挙げられる。
【００２２】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。また、貫通電極ＴＳＶ３を用いれば、各コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに対して個別に情報を供給することも可能である。
【００２３】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２４】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２５】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２６】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２７】
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
【００２８】
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
【００２９】
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【００３０】
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
【００３１】
このように、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を循環的に接続することによって形成される信号経路は、本発明において「第１の信号経路」と呼ぶことがある。本実施形態では第１の信号経路が８本形成され、それぞれが対応するコアチップＣＣ０〜ＣＣ７に割り当てられることになる。これに対し、図２（ａ）に示すタイプの貫通電極ＴＳＶ１によって形成される信号経路を「第２の信号経路」と呼ぶことがある。第２の信号経路は、コアチップＣＣ０〜ＣＣ７に共通の信号経路である。以下、第１の信号経路に生じている不良を救済する手段についてより詳細に説明する。
【００３２】
図７は、第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７への信号伝送に関わる要素を示している。
【００３３】
図７において、各コアチップＣＣ０〜ＣＣ７の下側にハッチングを付して示された要素が当該コアチップを貫通して設けられた貫通電極ＴＳＶである。このうち、図面の右側に図示され、コアチップＣＣ０〜ＣＣ７にそれぞれ設けられた８個の貫通電極１０１〜１０８は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３である。一方、貫通電極１０１〜１０８の左側に図示され、コアチップＣＣ０〜ＣＣ７にそれぞれ設けられた１個の貫通電極１０９は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１である。
【００３４】
各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０１〜１０８は、図７に示すように、上層のコアチップに設けられた貫通電極１０８，１０１〜１０７にそれぞれ接続されるとともに、下層のコアチップに設けられた貫通電極１０２〜１０８，１０１にそれぞれ接続される。これにより、上述した第１の信号経路が８本形成されることになる。ここで、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０１は、該コアチップ内の選択回路１２０に接続されている。つまり、貫通電極１０１は図２（ｃ）に示した貫通電極ＴＳＶ３ａに相当し、積層方向から見て同じ平面位置に配置される。かかる構成により、インターフェースチップＩＦ内のバッファ２０１〜２０８から出力される出力信号は、コアチップＣＣ０〜ＣＣ７にそれぞれ割り当てられた８本の第１の信号経路を介し、該コアチップ内の選択回路１２０に供給されることになる。
【００３５】
一方、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０９は、図７に示すように、積層方向から見た平面位置が互いに一致している。上述の通り、貫通電極１０９は図２（ａ）に示すタイプの貫通電極ＴＳＶ１であることから、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極１０９は互いに短絡されることになる。これにより、貫通電極１０９によって各コアチップＣＣ０〜ＣＣ７に対して共通な第２の信号経路が構成されることになる。
【００３６】
貫通電極１０９により構成される第２の信号経路は、貫通電極１０１〜１０８により構成される第１の信号経路を置換するための信号経路である。置換動作は、インターフェースチップＩＦに設けられた切り替え回路１１０及び各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１２０によって行われる。
【００３７】
切り替え回路１１０は、バッファ２０１〜２０８から出力される信号のいずれかを選択するとともに、選択した信号を第２の信号経路に出力するか否かを切り替える回路である。信号の選択は選択信号ＴＡＦによって行われ、出力の有無はテスト信号ＴＥＳＴによって切り替えられる。
【００３８】
図８は、切り替え回路１１０の回路図である。
【００３９】
図８に示すように、切り替え回路１１０はデコーダ回路ＤＥＣ１とトライステートインバータ１１１〜１１９からなる。デコーダ回路ＤＥＣ１は、選択信号ＴＡＦを構成する３ビットの信号ＴＡＦ１〜ＴＡＦ３をデコードし、これによって８つのトライステートインバータ１１１〜１１８のいずれかを活性化させる。トライステートインバータ１１１〜１１８の入力ノードにはそれぞれバッファ２０１〜２０８から出力される信号ＩＮ１１〜ＩＮ１８が供給されている。トライステートインバータ１１１〜１１８の出力ノードは短絡され、トライステートインバータ１１９の入力ノードに接続される。トライステートインバータ１１９の出力ノードは第２の信号経路に接続されており、テスト信号ＴＥＳＴがハイレベルに活性化されるとハイインピーダンス状態となる。
【００４０】
かかる構成により、テスト信号ＴＥＳＴがローレベルに非活性化されている場合、信号ＩＮ１１〜ＩＮ１８のいずれか一つが第２の信号経路に出力されることになる。尚、テスト信号ＴＥＳＴがローレベルに非活性化されている状態は、通常動作時を意味する。選択信号ＴＡＦはインターフェースチップＩＦ内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から供給される。
【００４１】
一方、各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１２０は、該コアチップに割り当てられた第１の信号経路と第２の信号経路のいずれを入力元とするか選択する回路である。信号経路の選択は、それぞれ選択信号Ｓ１〜Ｓ８によって行われる。選択信号Ｓ１〜Ｓ８は最大でも１つのみが活性化され、２以上の選択信号の活性化は禁止される。尚、選択信号Ｓ１〜Ｓ８は、選択信号ＴＡＦのデコード結果に等しい。
【００４２】
図９は、選択回路１２０の回路図である。
【００４３】
図９に示すように、選択回路１２０は２つのトライステートインバータ１２１，１２２からなる。このうち、トライステートインバータ１２１の入力ノードには第１の信号経路からの信号ＩＮ１が供給され、トライステートインバータ１２２の入力ノードには第２の信号経路からの信号ＩＮ２が供給される。トライステートインバータ１２１，１２２の出力ノードは短絡され、ここから出力される信号ＯＵＴは図７に示した内部回路１３０に供給される。これらトライステートインバータ１２１，１２２は、対応する選択信号Ｓ１〜Ｓ８によっていずれか一方が活性化されるため、第１の信号経路を介して供給される信号ＩＮ１と第２の信号経路を介して供給される信号ＩＮ２のいずれか一方が内部回路１３０に供給されることになる。
【００４４】
選択信号Ｓ１〜Ｓ８は、インターフェースチップＩＦ内のヒューズ回路に保持されており、電源投入に応答してヒューズ回路から図示しない別の貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に転送される。上述の通り、選択信号Ｓ１〜Ｓ８は選択信号ＴＡＦのデコード結果と一致しているため、選択信号ＴＡＦを保持するためのヒューズ回路と選択信号Ｓ１〜Ｓ８を保持するためのヒューズ回路は共有することができる。
【００４５】
以上により、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって、当該コアチップに与えるべき固有の信号を正しく供給することが可能となる。一例として、図７に示す貫通電極１０８ｘに不良がある場合、コアチップＣＣ０に割り当てられた第１の信号経路が不良となる。この場合、インターフェースチップＩＦ内においては、トライステートインバータ１１１を選択することによってバッファ２０１から出力される信号ＩＮ１１を第２の信号経路に供給するとともに、コアチップＣＣ０内においては選択信号Ｓ１をハイレベルに活性化させることによって第２の信号経路を選択する。これにより、インターフェースチップＩＦからコアチップＣＣ０に供給すべき固有の信号は、第１の信号経路ではなく第２の信号経路を介して供給されることになる。
【００４６】
図１０は、第１の信号経路に生じている不良を救済するための手段を説明するための模式図であり、コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへの信号伝送に関わる要素を示している。
【００４７】
図１０において図７と同じ要素には同じ符号を付し、重複する説明は省略する。図１０に示すように、第１の信号経路から第２の信号経路への置換動作は、各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１４０と、インターフェースチップＩＦに設けられた切り替え回路１５０及び選択回路１６１〜１６８によって行われる。
【００４８】
各コアチップＣＣ０〜ＣＣ７に設けられた選択回路１４０は、該コアチップに割り当てられた第１の信号経路と第２の信号経路のいずれを出力先とするか選択する回路である。信号経路の選択は、それぞれ選択信号Ｓ１〜Ｓ８によって行われる。
【００４９】
図１１は、選択回路１４０の回路図である。
【００５０】
図１１に示すように、選択回路１４０は２つのトライステートインバータ１４１，１４２からなる。トライステートインバータ１４１，１４２の入力ノードには、内部回路１３０より供給される信号ＩＮが共通に供給される。トライステートインバータ１４１，１４２は、対応する選択信号Ｓ１〜Ｓ８によっていずれか一方が活性化されるとともに、テスト信号ＴＥＳＴがハイレベルに活性化している場合には、両方が非活性化される。トライステートインバータ１４１の出力ノードは第１の信号経路に接続され、トライステートインバータ１４２の出力ノードは第２の信号経路に接続される。
【００５１】
かかる構成により、テスト信号ＴＥＳＴがローレベルに非活性化している場合、内部回路１３０より供給される信号ＩＮは、対応する選択信号Ｓ１〜Ｓ８の論理レベルに基づいて第１の信号経路及び第２の信号経路のいずれか一方に出力される。これに対し、テスト信号ＴＥＳＴがハイレベルに活性化している場合、選択回路１４０の出力はハイインピーダンス状態となる。
【００５２】
一方、切り替え回路１５０は、置換すべき第１の信号経路に接続された選択回路１６１〜１６８を選択する回路である。選択回路１６１〜１６８の選択は選択信号ＴＡＦによって行われる。
【００５３】
図１２は、切り替え回路１５０の回路図である。
【００５４】
図１２に示すように、切り替え回路１５０は選択信号ＴＡＦをデコードするデコーダ回路ＤＥＣ２と、貫通電極１０９にグランド電位ＶＳＳを与えるトランジスタ１５１によって構成されている。デコーダ回路ＤＥＣ２は、選択信号ＴＡＦを構成する３ビットの信号ＴＡＦ１〜ＴＡＦ３をデコードし、これによって８つの切り替え信号ＳＥＬ１〜ＳＥＬ８のいずれかをハイレベルに活性化させる。これら切り替え信号ＳＥＬ１〜ＳＥＬ８は、図１０に示す８つの選択回路１６１〜１６８にそれぞれ供給される。選択回路１６１〜１６８の回路構成は、図９に示した選択回路１２０と同様であり、２つの入力信号のいずれか一方を選択し、選択した信号を出力する。いずれの入力信号を選択するかは、対応する切り替え信号ＳＥＬ１〜ＳＥＬ８に基づいて決定される。
【００５５】
トランジスタ１５１は、第２の信号経路を構成する貫通電極１０９とグランド配線との間に接続されており、そのゲート電極にはイネーブル信号ＥＮが供給されている。イネーブル信号ＥＮは、第２の信号経路を用いた置換を行う場合にハイレベルとなり、第２の信号経路を用いた置換を行わない場合にローレベルとなる信号である。その結果、トランジスタ１５１は、第２の信号経路を用いた置換を行う場合にはオフとなり、逆に、第２の信号経路を用いた置換を行わない場合にはオンとなる。これにより、第２の信号経路を用いた置換を行わない場合に、第２の信号経路を構成する貫通電極１０９がフローティング状態となるのが防止される。
【００５６】
以上により、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって各コアチップから出力される固有の信号をインターフェースチップＩＦへ正しく供給することが可能となる。一例として、図１０に示す貫通電極１０８ｘに不良がある場合、コアチップＣＣ０に割り当てられた第１の信号経路が不良となる。この場合、コアチップＣＣ０内においては選択信号Ｓ１をハイレベルに活性化させることによって第２の信号経路を選択するとともに、インターフェースチップＩＦ内においては、切り替え信号ＳＥＬ１をハイレベルに活性化されることにより選択回路１６１が第２の信号経路を選択する。これにより、コアチップＣＣ０からインターフェースチップＩＦに供給すべき固有の信号は、第１の信号経路ではなく第２の信号経路を介して供給されることになる。
【００５７】
図７及び図１０において符号Ｒ１，Ｒ２で示されている要素は、貫通電極１０１〜１０８のテスト回路である。つまり、半導体装置１０を製造した後、テスト回路Ｒ１，Ｒ２を用いて貫通電極１０１〜１０８の試験を行い、その結果、貫通電極１０１〜１０８のいずれかに不良が発見されれば当該第１の信号経路を第２の信号経路に置換し、これによって半導体装置１０を救済する。
【００５８】
図１３は、テスト回路Ｒ１，Ｒ２の回路図である。
【００５９】
図１３に示す例では、テスト回路Ｒ１がコアチップＣＣ０〜ＣＣ７側に設けられ、テスト回路Ｒ２がインターフェースチップＩＦ側に設けられている。テスト回路Ｒ１は対応する貫通電極１０１〜１０８にテスト電位を供給するための回路であり、テスト回路Ｒ２は対応する貫通電極を介してテスト電位を検出するための回路である。但し、図１３に示す例とは逆に、テスト回路Ｒ１をインターフェースチップＩＦ側に設け、テスト回路Ｒ２をコアチップＣＣ０〜ＣＣ７側に設けても構わない。
【００６０】
テスト回路Ｒ１は、電源配線と貫通電極１０１〜１０８との間に接続されたトランジスタ３０１と、グランド配線と貫通電極１０１〜１０８との間に接続されたトランジスタ３０２からなる。トランジスタ３０１，３０２のゲート電極には、それぞれテスト信号ＴＥＳＴ１，ＴＥＳＴ２が供給される。これにより、テスト信号ＴＥＳＴ１がハイレベルに活性化されると、対応する貫通電極１０１〜１０８にはテスト電位として電源電位ＶＤＤが印加され、テスト信号ＴＥＳＴ２がハイレベルに活性化されると、対応する貫通電極１０１〜１０８にはテスト電位としてグランド電位ＶＳＳが印加される。通常動作時においてはテスト信号ＴＥＳＴ１，ＴＥＳＴ２がいずれもローレベルとなり、これにより貫通電極１０１〜１０８からみてテスト回路Ｒ１はハイインピーダンス状態となる。このため、テスト回路Ｒ１は、通常動作時においてバッファ回路２１０に対し何らの影響も与えない。
【００６１】
テスト回路Ｒ２は、モニタ端子ＭＯＮＩと貫通電極１０１〜１０８との間に接続されたトランスファゲート３０３からなる。トランスファゲート３０３は、テスト信号ＴＥＳＴがハイレベルに活性化すると導通し、モニタ端子ＭＯＮＩと貫通電極１０１〜１０８とを接続する。また、テスト信号ＴＥＳＴは、通常動作時において使用されるトライステートインバータ２２０にも供給されており、これがハイレベルとなるテスト動作時においてはトライステートインバータ２２０の出力ノードがハイインピーダンス状態とされる。このため、テスト動作時においては、テスト回路Ｒ２に対してトライステートインバータ２２０は何らの影響も与えない。逆に、通常動作時においてはトランスファゲート３０３がハイインピーダンス状態となることから、トライステートインバータ２２０に対してテスト回路Ｒ２は何らの影響も与えない。
【００６２】
テスト動作時においては、テスト信号ＴＥＳＴをハイレベルに活性化させた状態で、テスト信号ＴＥＳＴ１，ＴＥＳＴ２を順次ハイレベルに活性化させる。例えば、テスト信号ＴＥＳＴ１，ＴＥＳＴ２をこの順に活性化させた場合、当該貫通電極に不良がなければモニタ端子ＭＯＮＩには電源電位ＶＤＤ、グランド電位ＶＳＳがこの順に現れるはずである。これに対し、モニタ端子ＭＯＮＩに現れるレベルが上記と異なる場合には、当該貫通電極が非導通不良又はショート不良（電源ラインや他の貫通電極との短絡）を起こしている可能性がある。
【００６３】
このような不良が発見された場合、当該貫通電極により構成される第１の信号経路を第２の信号経路に置換すべく、インターフェースチップＩＦ内のヒューズ回路に当該情報をプログラムする。これにより、実使用時においては、電源投入に応答してヒューズ回路から選択信号ＴＡＦ及び選択信号Ｓ１〜Ｓ８が出力され、不良のある第１の信号経路が第２の信号経路に正しく置換されることになる。
【００６４】
以上説明したように、本実施形態によれば、第１の信号経路のいずれかに不良がある場合であっても、これを第２の信号経路に置き換えることによって半導体装置１０を救済することが可能となる。しかも、不良の原因が貫通電極の非導通不良であるかショート不良であるかに関わらず救済可能であることから、製造歩留まりを高めることも可能となる。さらに、本実施形態では、救済のために必要となる貫通電極１０９の数も少なくてすみ、且つ、各貫通電極にそれぞれ切り替え回路を設ける必要もないことから、チップ上の占有面積の増加を最小限に抑えることも可能となる。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記実施形態では、インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７とが積層されてなる半導体装置１０を例に説明したが、第１の半導体チップと積層された複数の第２の半導体チップからなる半導体装置であれば、本発明の適用が可能である。つまり、上記実施形態においては、インターフェースチップＩＦが第１の半導体チップに相当し、コアチップＣＣ０〜ＣＣ７がそれぞれ第２の半導体チップに相当する。
【００６７】
また、上記実施形態では、インターフェースチップＩＦ上に８枚のコアチップＣＣ０〜ＣＣ７が積層されているが、第２の半導体チップの積層数についてはこれに限定されるものではない。第２の半導体チップの積層数が多くなると第１の信号経路を構成する貫通電極の数も多くなることから、本発明による効果は第２の半導体チップの積層数が多いほど顕著となる。
【符号の説明】
【００６８】
４〜６ 内部回路
１０ 半導体装置
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１０１〜１０８ 貫通電極（第１の信号経路）
１０９ 貫通電極（第２の信号経路）
１１０ 切り替え回路
１１１〜１１９ トライステートインバータ
１２０ 選択回路
１２１，１２２ トライステートインバータ
１３０ 内部回路
１４０ 選択回路
１４１，１４２ トライステートインバータ
１５０ 切り替え回路
１５１ トランジスタ
１６１〜１６８ 選択回路
２０１〜２０８ バッファ
２１０ バッファ回路
２２０ トライステートインバータ
３０１，３０２ トランジスタ
３０３ トランスファゲート
ＩＦ インターフェースチップ（第１の半導体チップ）
ＣＣ０〜ＣＣ７ コアチップ（第２の半導体チップ）
ＩＰ インターポーザ
Ｒ１，Ｒ２ テスト回路
ＴＳＶ１〜ＴＳＶ３ 貫通電極
【特許請求の範囲】
【請求項１】
第１の半導体チップと、前記第１の半導体チップによって制御され、互いに積層された複数の第２の半導体チップとを備え、
前記複数の第２の半導体チップのそれぞれは、該半導体チップを貫通する複数の第１の貫通電極及び少なくとも一つの第２の貫通電極を有し、
前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のそれぞれは、該半導体チップとは異なる他の第２の半導体チップに設けられた前記複数の第１の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第１の貫通電極に電気的に接続され、これにより前記複数の第２の半導体チップにそれぞれ割り当てられた複数の第１の信号経路が構成され、
前記複数の第２の半導体チップにそれぞれ設けられた前記第２の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第２の半導体チップに対して共通な第２の信号経路が構成され、
前記第１の半導体チップは、前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路を有し、
前記複数の第２の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第１の信号経路と前記第２の信号経路のいずれかを選択する選択回路を有する、ことを特徴とする半導体装置。
【請求項２】
前記複数の第２の半導体チップはそれぞれ内部回路を有し、前記選択回路によって選択された第１又は第２の信号経路が前記内部回路に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のうち、前記選択回路を介して前記内部回路に接続される貫通電極は、前記積層方向から見た平面位置が互いに一致していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記切り替え回路は、前記複数の第１の信号経路を介して前記第１の半導体チップから前記複数の第２の半導体チップに供給すべき複数の入力信号のいずれかを、前記第２の信号経路に供給する第１の切り替え回路を含むことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記複数の第２の半導体チップにそれぞれ設けられた前記選択回路は、該半導体チップに割り当てられた前記第１の信号経路を介して供給される前記入力信号及び前記第２の信号経路を介して供給される前記入力信号のいずれかを前記内部回路に供給する第１の選択回路を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の第２の半導体チップにそれぞれ設けられた前記選択回路は、前記内部回路から出力される出力信号を、該半導体チップに割り当てられた前記第１の信号経路及び前記第２の信号経路のいずれかに出力する第２の選択回路を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記切り替え回路は、前記複数の第１の信号経路を介して前記複数の第２の半導体チップから前記第１の半導体チップに供給される複数の前記出力信号のいずれかを、前記第２の信号経路から前記第１の半導体チップに供給される前記出力信号に置き換える第２の切り替え回路を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第１の信号経路のいずれも前記第２の信号経路に置換しない場合、前記第２の信号経路に所定の電位を与える回路をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の半導体チップ及び前記複数の第２の半導体チップの一方は、前記複数の第１の貫通電極にテスト電位を供給する第１のテスト回路を有し、
前記第１の半導体チップ及び前記複数の第２の半導体チップの他方は、前記複数の第１の貫通電極を介して前記テスト電位を検出する第２のテスト回路を有する、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２のテスト回路は、通常動作時においては前記複数の第１の貫通電極から見てハイインピーダンス状態となることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の半導体チップと、
互いに積層された複数の第２の半導体チップと、
前記複数の第２の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第２の半導体チップを前記第１の半導体チップにそれぞれ個別に接続する複数の第１の信号経路と、
前記複数の第２の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第２の半導体チップを前記第１の半導体チップに共通接続する第２の信号経路と、
前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路と、を備えることを特徴とする半導体装置。
【請求項１】
第１の半導体チップと、前記第１の半導体チップによって制御され、互いに積層された複数の第２の半導体チップとを備え、
前記複数の第２の半導体チップのそれぞれは、該半導体チップを貫通する複数の第１の貫通電極及び少なくとも一つの第２の貫通電極を有し、
前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のそれぞれは、該半導体チップとは異なる他の第２の半導体チップに設けられた前記複数の第１の貫通電極のうち、積層方向から見て互いに異なる平面位置に配置された第１の貫通電極に電気的に接続され、これにより前記複数の第２の半導体チップにそれぞれ割り当てられた複数の第１の信号経路が構成され、
前記複数の第２の半導体チップにそれぞれ設けられた前記第２の貫通電極は、前記積層方向から見た平面位置が互いに一致し且つ電気的に接続され、これにより前記複数の第２の半導体チップに対して共通な第２の信号経路が構成され、
前記第１の半導体チップは、前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路を有し、
前記複数の第２の半導体チップのそれぞれは、該半導体チップに割り当てられた前記第１の信号経路と前記第２の信号経路のいずれかを選択する選択回路を有する、ことを特徴とする半導体装置。
【請求項２】
前記複数の第２の半導体チップはそれぞれ内部回路を有し、前記選択回路によって選択された第１又は第２の信号経路が前記内部回路に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第２の半導体チップにそれぞれ設けられた前記複数の第１の貫通電極のうち、前記選択回路を介して前記内部回路に接続される貫通電極は、前記積層方向から見た平面位置が互いに一致していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記切り替え回路は、前記複数の第１の信号経路を介して前記第１の半導体チップから前記複数の第２の半導体チップに供給すべき複数の入力信号のいずれかを、前記第２の信号経路に供給する第１の切り替え回路を含むことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記複数の第２の半導体チップにそれぞれ設けられた前記選択回路は、該半導体チップに割り当てられた前記第１の信号経路を介して供給される前記入力信号及び前記第２の信号経路を介して供給される前記入力信号のいずれかを前記内部回路に供給する第１の選択回路を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の第２の半導体チップにそれぞれ設けられた前記選択回路は、前記内部回路から出力される出力信号を、該半導体チップに割り当てられた前記第１の信号経路及び前記第２の信号経路のいずれかに出力する第２の選択回路を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記切り替え回路は、前記複数の第１の信号経路を介して前記複数の第２の半導体チップから前記第１の半導体チップに供給される複数の前記出力信号のいずれかを、前記第２の信号経路から前記第１の半導体チップに供給される前記出力信号に置き換える第２の切り替え回路を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第１の信号経路のいずれも前記第２の信号経路に置換しない場合、前記第２の信号経路に所定の電位を与える回路をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の半導体チップ及び前記複数の第２の半導体チップの一方は、前記複数の第１の貫通電極にテスト電位を供給する第１のテスト回路を有し、
前記第１の半導体チップ及び前記複数の第２の半導体チップの他方は、前記複数の第１の貫通電極を介して前記テスト電位を検出する第２のテスト回路を有する、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２のテスト回路は、通常動作時においては前記複数の第１の貫通電極から見てハイインピーダンス状態となることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の半導体チップと、
互いに積層された複数の第２の半導体チップと、
前記複数の第２の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第２の半導体チップを前記第１の半導体チップにそれぞれ個別に接続する複数の第１の信号経路と、
前記複数の第２の半導体チップを貫通する複数の貫通電極により構成され、前記複数の第２の半導体チップを前記第１の半導体チップに共通接続する第２の信号経路と、
前記複数の第１の信号経路のいずれかを前記第２の信号経路に置換する切り替え回路と、を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４６０１（Ｐ２０１３−４６０１Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３２０１７（Ｐ２０１１−１３２０１７）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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