【課題】デュアル機能を有する不揮発性半導体メモリセルは、基板、第１ゲート、第２ゲート、第３ゲート、電荷蓄積層、第１拡散領域、第２拡散領域及び第３拡散領域を有する。
【解決手段】第２ゲート及び第３ゲートは、デュアル機能のワンタイムプログラミング機能に対応する第１電圧及びデュアル機能のマルチタイムプログラミング機能に対応する第２電圧を受けるために用いられる。第１拡散領域は、ワンタイムプログラミング機能に対応する第３電圧及びマルチタイムプログラミング機能に対応する第４電圧を受けるために用いられる。第２拡散領域は、マルチタイムプログラミング機能に対応する第５電圧を受けるために用いられる。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】第１、第２のモードを任意に切り替え可能にする不揮発性記憶装置等の提供。
【解決手段】第１、第２のメモリーセルＭＣ１、ＭＣ２は第１のモードでは別個のデータを記憶し、第２のモードでは相補データを記憶する。読み出し回路ＲＣは第１のモードでは、差動信号増幅部ＣＭ１から第１のメモリーセルＭＣ１に流れる検出電流と第２のリファレンス電流源ＩＳ２に流れるリファレンス電流を比較して第１のメモリーセルＭＣ１の記憶データを読み出し、差動信号増幅部ＣＭ１から第２のメモリーセルＭＤ１に流れる検出電流と第１のリファレンス電流源ＩＳ１に流れるリファレンス電流を比較して第２のメモリーセルＭＤ１の記憶データを読み出す。第２のモードでは、差動信号増幅部ＣＭ１から第１のメモリーセルＭＣ１に流れる検出電流と第２のメモリーセルＭＤ１に流れる検出電流を比較することで第１、第２のメモリーセルＭＣ１、ＭＤ１の相補データを読み出す。 （もっと読む）

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。これにより不揮発性のラッチ回路を構成することができる。 （もっと読む）

【課題】無線チップのような、ＣＰＵとメモリを含む半導体装置の低消費電力化を図る。
【解決手段】メモリ回路は、複数のワード配線、複数のビット配線、および複数のメモリセルを有する。複数のメモリセルの構造はメモリセルに記憶されるデータ（”ハイ”か”ロー”）によって決定される。メモリ回路に記憶するプログラムなどのデータ配列を予め解析する。データが”ハイ”を多く含む場合、”ハイ”を記憶するメモリセルを、半導体素子を形成しない空セルで形成する。 （もっと読む）

ＯＴＰメモリ（１００）を有する装置が開示される。ＯＴＰ装置（１００）のプログラム状態が第１のノード（１２０）とラッチ（１０２）の間に直列に接続されたヒューズ（１０６）に記憶される。プログラムモード中に、第１のノード（１２０）はプログラム電圧に電気的に接続される。読取りモード中に、第１のノード（１２０）はグランドに電気的に接続され、それによって、第１の分圧電圧がラッチの第１のノードにおいて生成される。
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不揮発性のメモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつソース側のみで電荷を交換する指向性を有している。ワード線に接続される一対のメモリセルトランジスタのソースとドレインおよびドレインとソースとがそれぞれ接続されている。データの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、一方のメモリセルトランジスタのデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
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【課題】２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供する。
【解決手段】基板上にメサ状に形成された第１活性層１１０と、第１活性層１００上に形成され、第１活性層１００と反対の性質の導電型の第２活性層１３０と、第１、第２活性層１１０、１３０とを電気的に隔離するための活性層間分離層２１０と、スタックの互いに対向する二側面にそれぞれ形成されたソース及びドレイン５５０と、この側面と異なる、互いに対向する二側面にそれぞれ形成された第１、第２ゲート４１０、４３０と、トンネル誘電層２３０と、トンネル誘電層２３０と第１、第２ゲート４１０、４３０との間に形成され、トンネル誘電層２３０をトンネリングした電荷を保存する電荷捕獲層３００と、を備える。 （もっと読む）