【課題】ベリファイに要する時間の短縮を図る。
【解決手段】ワード線WLとローカルビット線BLに接続された電気的に書き換え可能な複数のメモリセルMCを含むメモリセルアレイと、前記ローカルビット線に接続され前記各メモリセルのデータを反転してグローバルビット線GBLに出力する複数のローカルセンスアンプLSAと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプGBSAと、前記複数のローカルセンスアンプを動作させて該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと,前記複数のローカルセンスアンプを停止させて,該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイとを切り替えるアドレスデコーダと、を有する。 （もっと読む）

【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供する。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。 （もっと読む）

【課題】クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法等を提供する。
【解決手段】メモリの複数のメモリセルの夫々は、ウェルと、ソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。メモリセルはマトリクス状である。同じ列ドレイン領域は同じビットラインへ接続し、同じ行ゲートは同じワードラインへ接続し、同じ列ソース領域は同じソースラインへ接続する。メモリは、いずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加し、そのメモリセルへ電気的に接続されたビットラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第２の電圧を印加し、そのメモリセルへ電気的に接続されたソースラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第３の電圧を印加し、複数のメモリセルへ基板電圧を印加することによって、プログラミングされる。 （もっと読む）

【課題】読み出しデータの精度を高めることが可能な半導体メモリを提供する。
【解決手段】メモリセルから第１ビット線ＢＬ_０〜ＢＬ_ｍ及び第２ビット線ＢＬＶ_０〜ＢＬＶ_ｍを介して読み出された読出信号同士の差分に基づき読出データの値を判定するにあたり、上記第１及び第２ビット線に共に電流が流れている場合にはメモリセルがデータ消去状態にあると判断し、上記判定したデータの値に拘わらず固定のデータ値を読出データとして出力する。 （もっと読む）

【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】より秘匿性の高いＯＴＰメモリを提供する。
【解決手段】メモリセルは、第１ノードと第２ノードとの間に電流経路を形成するメモリトランジスタと、第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続された選択トランジスタと、第１ノードに接続されたキャパシタとを備える。メモリトランジスタに対して、ゲート酸化膜が破壊されず劣化してゲートリーク電流が増大する程度の高電圧を印加することによりデータが書き込まれる。キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。ゲート酸化膜の劣化箇所は物理解析で識別できないため、秘匿性が高い。 （もっと読む）

【課題】光学的に書き込み状態が解析されることがなく、安価に実現することのできる、半導体記憶装置及びその動作方法を提供すること。
【解決手段】半導体記憶装置は、書込み処理が行われていない第１半導体記憶素子と、書込み処理が行われた第２半導体記憶素子とを具備する。前記第１半導体記憶素子及び前記第２半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第１コンタクトと、前記抵抗部に接続される、第２コンタクトとを具備する。前記第１半導体記憶素子における前記半導体層の不純物の活性化率は、前記第２半導体記憶素子のそれとは異なっている。 （もっと読む）

【課題】電荷捕獲型の場合であっても高速にプログラムすることが可能な不揮発性メモリを備えた半導体装置を提供する。
【解決手段】半導体装置において、メモリアレイは、行列状に配列され、各々が閾値電圧のレベル変化によってデータを記憶する複数のメモリセルＭＣ０，ＭＣ１を含む。ベリファイ回路５０は、プログラム対象のメモリセルに対して複数回実行されるプログラム動作ごとに、閾値電圧がプログラムベリファイ電圧に到達したか否かを判定する。電流調整回路５２は、プログラム対象の複数のメモリセルのうち、ベリファイ回路５０によって閾値電圧がプログラムベリファイ電圧に達していないと判定されたメモリセルには第１の電流値のプログラム電流を流し、閾値電圧がプログラムベリファイ電圧に達したと判定されたメモリセルには第１の電流値よりも小さい第２の電流値のプログラム電流を流す。 （もっと読む）

【課題】高速で動作し得る不揮発性半導体記憶装置を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタＭＴとを有するメモリセルＭＣがマトリクス状に配列されて成るメモリセルアレイ１０と、ビット線ＢＬの電位を制御する列デコーダ１２と、第１のワード線ＷＬ１の電位を制御する電圧印加回路１４と、第２のワード線ＷＬ２の電位を制御する第１の行デコーダ１６と、ソース線ＳＬの電位を制御する第２の行デコーダ１８とを有し、列デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されており、第１の行デコーダは電圧印加回路及び第２の行デコーダより耐圧の低い回路により構成されている。ビット線と第２のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。 （もっと読む）

【課題】電源電圧の供給停止を検出せずに、かつメモリセルからデータを読み出すことなく、書き換え動作中の電源遮断が容易に検出できる不揮発性半導体記憶装置を提供する。
【解決手段】行列上にフラッシュメモリセルが配置されたメモリアレイ９９は、メモリブロック８＿０〜８＿３に分割される。メモリブロック８＿０〜８＿３は、データを記憶するノーマルメモリセルＮＣと、消去動作の完了の有無表わすためのフラグメモリセルＦＣを含む。制御回路６は、メモリブロックの消去動作が終了後に、フラグメモリセルＦＣを書込状態に設定する。 （もっと読む）

【課題】低操作電圧および低電力消費量のフラッシュメモリを提供する。
【解決手段】フラッシュメモリ装置は、複数のメモリセルと、複数のプログラミング制御電圧生成器とを含む。各メモリセルは、制御エンドポイントを介してプログラミング制御電圧を受信し、プログラミング制御電圧に基づいてデータプログラミング操作を実行する。各プログラミング制御電圧生成器は、プリチャージ電圧送信機と、ポンピングキャパシタとを含む。プリチャージ電圧送信機は、第１期間中に、プリチャージイネーブル信号に基づいて、対応するメモリセルの制御エンドポイントにプリチャージ電圧を提供する。ポンプ電圧は、第２期間中にポンピングキャパシタに提供され、各メモリセルの制御エンドポイントでプログラミング制御電圧を生成する。 （もっと読む）

【課題】テスト時間の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】このチャージポンプ回路１２では、通常動作時は、ポンプキャパシタＣ０，Ｃ２の一方電極にポンプクロック信号φＰを与えるとともにポンプキャパシタＣ１，Ｃ３の一方電極にポンプクロック信号φＰの相補信号を与え、ポンプキャパシタＣ０〜Ｃ３の欠陥を検出するテストモード時は、ポンプキャパシタＣ０〜Ｃ３の各々の電極間に外部電源電圧ＶＣＣを静的に印加する。したがって、ＭＯＳトランジスタのオン耐圧を超える高電圧をポンプキャパシタＣ０〜Ｃ３に印加できるので、テスト時間を短縮化できる。 （もっと読む）

【課題】データの読み出し速度を向上する。
【解決手段】半導体記憶装置１は、メモリセルアレー１ａと、コラム線１ｂと、第１および第２のデータ線１ｄ，１ｅと、データの読み出し時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅの一方を選択して接続し、データの書き込み時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅを接続するスイッチ１ｃと、第１および第２のデータ線１ｄ，１ｅに接続された読み出し回路１ｆと、第１および第２のデータ線１ｄ，１ｅに接続された書き込み回路１ｇと、を有する。 （もっと読む）

【課題】メモリセルトランジスタからのデータの読み出しを高速化する。
【解決手段】メモリセルアレイ１２１は、メモリセルトランジスタ１３１及びローカルビット線ＬＢＬを含む第１回路部と、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続してメモリセルトランジスタ１３１に対する書き込み及び読み出しを行う第２回路部を含む。この第２回路部の、グローバルビット線ＧＢＬの電圧が印加されるｎＭＯＳトランジスタ１５１，１５２，１５４等に、耐圧を電源電圧としたものを用い、読み出しの高速化を図る。書き込みは、グローバルビット線ＧＢＬに電源電圧以下の電圧を印加し、ソース線ＳＬに電源電圧よりも高い電圧を印加することで行う。 （もっと読む）

【課題】
バイト、ページおよびブロックで書き込むことができる新単体式複合型不揮発メモリを提供する。
【解決手段】
不揮発メモリアレイは、シングルトランジスタフラッシュメモリセルおよびダブルトランジスタＥＥＰＲＯＭメモリセルを備え、同じ基板上に整合することができ、該不揮発メモリセルは低いカップリング係数の浮遊ゲートを備えて、メモリセル体積を減少でき、該浮遊ゲートをトンネル絶縁層の上に配置し、該浮遊ゲートは該ソース領域の辺縁および該ドレイン領域の辺縁に揃って、且つ該ソース領域辺縁および該ドレイン領域辺縁の幅に画定される幅を備え、該浮遊ゲートと該制御ゲートは５０％より小さい相対的に小さなカップリング係数を備えて、該不揮発メモリセルを縮小できるようにし、該不揮発メモリセルのプログラムはチャネル熱電子方式で達成し、消去は高電圧でＦＮトンネル方式で達成する。 （もっと読む）

【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 （もっと読む）

【課題】リファレンスセルを有する半導体記憶装置でのデータ読み出しにおけるアクセス速度を向上することができる半導体記憶装置を提供することを課題とする。
【解決手段】リファレンスセル側において、リファレンスセルが接続されたビット線の一端をグローバルビット線に接続し、他端を負荷用ローカルビット線に接続することで、リファレンスセルが接続されたビット線及び負荷用ローカルビット線をグローバルビット線に対して直列に接続し、センスアンプからみたメモリセル側及びリファレンスセル側の負荷を揃え、データ読み出し動作のプリチャージにおける電位変化を過渡状態においても等しくなるようにする。所定のレベルに達したらプリチャージを終了しセンス動作を行えるので、プリチャージに要する時間を短縮でき、データ読み出しに係るアクセスタイムが短縮される。 （もっと読む）

【課題】ピーク電流を低減する。
【解決手段】不揮発性半導体記憶装置１０は、不揮発性メモリ１１と、電圧発生回路２４と、検知回路２５とを含む。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを有し、かつ不揮発性メモリ１１に電圧を供給する。検知回路２５は、外部からの電源電圧を監視し、電源電圧が特定のレベルより低くなったことを検知する。電圧発生回路２４は、電源電圧が特定のレベルより低くなった場合に、クロックの周波数を低くする。 （もっと読む）