半導体記憶装置
【課題】メモリセルトランジスタからのデータの読み出しを高速化する。
【解決手段】メモリセルアレイ１２１は、メモリセルトランジスタ１３１及びローカルビット線ＬＢＬを含む第１回路部と、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続してメモリセルトランジスタ１３１に対する書き込み及び読み出しを行う第２回路部を含む。この第２回路部の、グローバルビット線ＧＢＬの電圧が印加されるｎＭＯＳトランジスタ１５１，１５２，１５４等に、耐圧を電源電圧としたものを用い、読み出しの高速化を図る。書き込みは、グローバルビット線ＧＢＬに電源電圧以下の電圧を印加し、ソース線ＳＬに電源電圧よりも高い電圧を印加することで行う。
【解決手段】メモリセルアレイ１２１は、メモリセルトランジスタ１３１及びローカルビット線ＬＢＬを含む第１回路部と、ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続してメモリセルトランジスタ１３１に対する書き込み及び読み出しを行う第２回路部を含む。この第２回路部の、グローバルビット線ＧＢＬの電圧が印加されるｎＭＯＳトランジスタ１５１，１５２，１５４等に、耐圧を電源電圧としたものを用い、読み出しの高速化を図る。書き込みは、グローバルビット線ＧＢＬに電源電圧以下の電圧を印加し、ソース線ＳＬに電源電圧よりも高い電圧を印加することで行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを備える半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとして、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）等が知られている。
このような不揮発性メモリでは、例えば、ゲート端子がワード線に接続されたメモリセルトランジスタの、ドレイン端子がローカルビット線に接続される。そして、メモリマクロ内の所定のメモリセルトランジスタに対してデータの書き込み、読み出しを行う際には、当該メモリセルトランジスタに接続されているローカルビット線がグローバルビット線に接続される。メモリセルトランジスタのソース端子をＬｏｗ（Ｌ）レベルの所定電圧とし、ゲート端子をＨｉｇｈ（Ｈ）レベルの所定電圧とし、ドレイン端子をグローバルビット線からローカルビット線を介してＨレベルの所定電圧とすることで、書き込み、読み出しが行われる。このようなローカルビット線とグローバルビット線を用いた不揮発性メモリでは、例えば、読み出し時にはグローバルビット線に電源電圧以下の電圧を印加し、書き込み時にはグローバルビット線に電源電圧を上回る高電圧を印加する。
【０００３】
また、不揮発性メモリに関しては、端子に印加する電圧を制御し、ストレス印加によってスクリーニングを行う手法や、メモリセルトランジスタの高集積化やそれに伴う隣接メモリセルトランジスタ間の誤書き込み等の干渉を抑える手法等が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１６７３００号公報
【特許文献２】特開平９−１９０６９６号公報
【特許文献３】特開２０１０−４０１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような不揮発性メモリのグローバルビット線には、読み出し時にローカルビット線の電圧を検出するローカルセンスアンプや、書き込み及び読み出し時にそれぞれグローバルビット線に所定電圧を印加するバッファ回路等が繋がっている。こういった回路部内の、少なくともグローバルビット線の電圧が印加されるトランジスタには、書き込み時にグローバルビット線に印加される高電圧を考慮し、書き込み時の印加電圧に対して耐圧を有するものが用いられる。
【０００６】
しかし、このような耐圧の高いトランジスタは、耐圧の低いトランジスタに比べ、同じ電圧を印加してもその動作速度が遅くなる。このようなトランジスタを上記のようなグローバルビット線に繋がるローカルセンスアンプ等の回路部に用いているため、その分、読み出し時には、その読み出し動作に時間を要してしまい得る。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、を有し、前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に電源電圧よりも高い電圧を印加する半導体記憶装置が提供される。
【発明の効果】
【０００８】
開示の半導体記憶装置により、メモリセルトランジスタからのデータの読み出しを高速化することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】フラッシュメモリの構成例を示す図である。
【図２】メモリセルアレイの一例を示す図（その１）である。
【図３】メモリセルアレイでの書き込み動作の一例の説明図（その１）である。
【図４】メモリセルアレイでの書き込み動作の一例の説明図（その２）である。
【図５】メモリセルアレイの一例を示す図（その２）である。
【図６】選択信号生成回路の一例を示す図である。
【図７】選択信号生成回路の動作波形の一例を示す図である。
【図８】ソース線制御回路の一例を示す図である。
【図９】ソース線制御回路の動作波形の一例を示す図である。
【図１０】バッファ回路の一例を示す図である。
【図１１】バッファ回路の動作波形の一例を示す図である。
【図１２】メモリセルアレイでの書き込み動作の一例の説明図（その３）である。
【図１３】メモリセルアレイでの書き込み動作の一例の説明図（その４）である。
【図１４】メモリセルアレイでの読み出し動作の一例の説明図である。
【発明を実施するための形態】
【００１０】
以下、フラッシュメモリを例に、図面を参照して説明する。
図１はフラッシュメモリの構成例を示す図である。
フラッシュメモリ１００は、複数のメモリセルトランジスタを含むメモリセルアレイ１２１を有するメモリコア１２０、及びメモリコア１２０の動作を制御する各種回路部を備えている。図１の例では、コマンド生成回路１０１、テストモード制御回路１０２、データ入出力回路１０３が設けられている。更に図１の例では、内部電圧生成回路１０４、ＣＡＭ（Content Addressable Memory）アクセス制御回路１０５、ＣＡＭ１０６、動作制御回路１０７、アドレスコントローラ１０８、アドレス生成回路１０９、バス制御回路１１０が設けられている。
【００１１】
コマンド生成回路１０１は、メモリコア１２０を制御する各種コマンドを生成する。コマンド生成回路１０１には、信号（クロック信号）ＣＬＫ、信号（チップイネーブル信号）ＣＥＸ、及び信号（ライトイネーブル信号）ＷＥＸが入力される。更に、コマンド生成回路１０１には、アドレス端子ＦＡ００−ＦＡ２０からアドレス信号が入力され、後述のテストモード時等にデータ入出力回路１０３とバス制御回路１１０の間でやり取りされる信号が入力される。コマンド生成回路１０１は、これらの信号を用い、メモリコア１２０のメモリセルアレイ１２１に対する読み出しを制御する信号（読み出し信号）ＲＤ、書き込みを制御する信号（プログラム信号）ＰＧＭ、消去を制御する信号（消去信号）ＥＲＳ等を生成する。また、コマンド生成回路１０１は、例えば、テストモード制御回路１０２を起動する信号（テストモード信号）ＴＭを生成する。
【００１２】
テストモード制御回路１０２は、信号ＴＭに基づき、アドレス端子ＦＡ００−ＦＡ２０から入力されるアドレス信号を用いて、フラッシュメモリ１００の内部状態（初期値）を設定するための信号（テスト信号）ＴＳを生成する。例えば、信号ＴＳは、内部電圧生成回路１０４、ＣＡＭアクセス制御回路１０５、動作制御回路１０７に入力され、内部電圧生成回路１０４での内部電圧の設定（生成）に用いられる。
【００１３】
データ入出力回路１０３は、書き込み時には、データ入力端子ＤＩＮ００−ＤＩＮ１５から入力される書き込みデータを、入力データ線ＤＴｉｎに出力する。また、データ入出力回路１０３は、読み出し時には、メモリコア１２０から読み出され出力データ線ＤＴｏｕｔを介して送られてくる読み出しデータを、データ出力端子ＤＯ００−ＤＯ１５に出力する。
【００１４】
内部電圧生成回路１０４は、電源電圧ＶＤＤ及び接地電圧ＶＳＳ、並びにＣＡＭ１０６に記憶されている所定の設定情報ＳＩに基づき、フラッシュメモリ１００で用いられる内部電圧を設定する。
【００１５】
内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１に対する書き込み及び読み出し時に、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるワード線ＷＬに対して印加する電圧を設定する。例えば、書き込み及び読み出し時にワード線ＷＬに印加する電圧は、いずれも電源電圧ＶＤＤよりも高い電圧に設定される。また、内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１に対する書き込み及び読み出し時に、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるソース線ＳＬに対して印加する電圧を設定する。例えば、ソース線ＳＬに印加する電圧は、接地電圧ＶＳＳ、或いは電源電圧ＶＤＤよりも高い電圧に設定される。また、内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるローカルビット線及びグローバルビット線ＧＢＬをプリチャージする際の電圧（プリチャージ電圧）を設定する。例えば、プリチャージ電圧は、電源電圧ＶＤＤの１／２等、電源電圧ＶＤＤ以下に設定される。このほか、内部電圧生成回路１０４は、書き込み、読み出し、プリチャージを行うための各種電圧の設定を行う。
【００１６】
ＣＡＭアクセス制御回路１０５は、信号ＴＳに基づき、ＣＡＭ書き込みコマンドをＣＡＭ１０６に出力する。ＣＡＭ１０６は、コマンド生成回路１０１からの要求に応答して、内部電圧設定のために記憶している所定の設定情報ＳＩを内部電圧生成回路１０４に出力する。
【００１７】
動作制御回路１０７は、コマンド生成回路１０１からの信号ＲＤ、信号ＰＧＭ及び信号ＥＲＳに基づき、或いはそれらと信号ＴＳに基づき、メモリコア１２０を制御する各種信号を含む信号（メモリコア制御信号）ＭＣを出力する。
【００１８】
アドレスコントローラ１０８は、コマンド生成回路１０１からの信号ＲＤ、信号ＰＧＭ及び信号ＥＲＳに基づき、複数のグローバルビット線ＧＢＬのうち、いずれかを選択する信号（内部アドレス信号）ＩＡを生成する。
【００１９】
アドレス生成回路１０９は、アドレス端子ＦＡ００−ＦＡ２０から入力されるアドレス信号、アドレスコントローラ１０８で生成される信号ＩＡに基づき、ロウ（ｒｏｗ）アドレス信号ＲＡ及びコラムアドレス信号ＣＡを生成する。ロウアドレス信号ＲＡは、ワード線ＷＬ及びソース線ＳＬの選択に用いられる。コラムアドレス信号ＣＡは、メモリセルアレイ１２１内のローカルビット線、及びローカルビット線に接続されるグローバルビット線ＧＢＬの選択に用いられる。
【００２０】
メモリコア１２０は、メモリセルアレイ１２１、Ｘ制御回路１２２、Ｙ制御回路１２３、リードライトアンプ１２４を有している。
メモリセルアレイ１２１は、複数のセクタを有している。各セクタには、ワード線ＷＬ、ソース線ＳＬ、ローカルビット線に接続された、複数のメモリセルトランジスタが設けられる。１本のグローバルビット線ＧＢＬには、少なくとも１つのセクタが接続される。
【００２１】
Ｘ制御回路１２２は、動作制御回路１０７からのメモリコア１２０を制御する信号ＭＣ、及びロウアドレス信号ＲＡに基づき、選択されたワード線ＷＬ及びソース線ＳＬに、内部電圧生成回路１０４で設定された所定電圧を印加する。
【００２２】
Ｙ制御回路１２３は、メモリコア１２０を制御する信号ＭＣ、及びコラムアドレス信号ＣＡに基づき、メモリセルアレイ１２１内の選択されたローカルビット線に対し、内部電圧生成回路１０４で設定された所定電圧の選択信号ＳＥＣＹを印加する。また、Ｙ制御回路１２３は、信号ＭＣ及びコラムアドレス信号ＣＡに基づき、選択されたグローバルビット線ＧＢＬに対し、リードライトアンプ１２４を用いて、内部電圧生成回路１０４で設定された所定電圧を印加する。更に、Ｙ制御回路１２３は、選択されたローカルビット線とグローバルビット線ＧＢＬとを繋ぐローカルセンスアンプ部等の回路部に対し、内部電圧生成回路１０４で設定された所定電圧の各種信号を印加する。
【００２３】
バス制御回路１１０は、読み出し時には、リードライトアンプ１２４から受ける読み出しデータＤＯを出力データ線ＤＴｏｕｔに出力する。バス制御回路１１０は、書き込み時には、入力データ線ＤＴｉｎを介して受ける書き込みデータＤＩをリードライトアンプ１２４に出力する。
【００２４】
続いて、上記のような構成を有するフラッシュメモリに設けられるメモリセルアレイについて、より詳細に説明する。
まず、グローバルビット線に比較的耐圧の高いトランジスタ（高耐圧トランジスタ）が接続される場合のメモリセルアレイの一例について、図２を参照して説明する。図２はメモリセルアレイの一例を示す図である。尚、図２において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。この点の詳細については後述する。
【００２５】
ここでは図２に例示するメモリセルアレイ１２１Ａの構成を、複数（ここでは一例として２本のみ図示）のグローバルビット線ＧＢＬのうち、１本のグローバルビット線ＧＢＬ０に接続される回路部を例にして説明する。
【００２６】
メモリセルアレイ１２１Ａは、メモリセル部１３０、セクタセレクタ（ＳＳＥＬ）部１４０、ローカルセンスアンプ（ＬＳＡ）部１５０を有している。
メモリセル部１３０は、複数のメモリセルトランジスタ１３１を含む。各メモリセルトランジスタ１３１は、フローティングゲートＦＧ及びコントロールゲートＣＧを備えている（ゲート端子Ｇ）。フローティングゲートＦＧには、チャネルホットエレクトロンが注入される。コントロールゲートＣＧは、チャネルへの電界印加に用いられる。各メモリセルトランジスタ１３１では、フローティングゲートＦＧのチャネルホットエレクトロンの有無によって、“０”又は“１”の単一（１）ビットデータの記憶状態を得る。各メモリセルトランジスタ１３１のコントロールゲートＣＧ（ゲート端子）にはワード線ＷＬ（ＷＬ０−ＷＬ３）が接続され、ソース端子Ｓにはソース線ＳＬが接続され、ドレイン端子Ｄには、ローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）が接続されている。
【００２７】
ＳＳＥＬ部１４０のローカルビット線ＬＢＬ０−ＬＢＬ３にはそれぞれ、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳトランジスタ）１４１が接続されている。各ｎＭＯＳトランジスタ１４１は、そのゲート端子にそれぞれ信号Ｓ０−Ｓ３（選択信号ＳＥＣＹ）が入力され、信号Ｓ０−Ｓ３によってオン、オフが制御される。書き込み及び読み出し時には、ｎＭＯＳトランジスタ１４１のオン、オフによって、ローカルビット線ＬＢＬ０−ＬＢＬ３のいずれかが選択され、接続ビット線ＣＢＬ０に接続される。選択されたローカルビット線ＬＢＬに接続されているメモリセルトランジスタ１３１のうち、ワード線ＷＬ０−ＷＬ３のいずれかに所定電圧が印加されて選択される一のメモリセルトランジスタ１３１に対し、書き込み、読み出しが行われる。
【００２８】
ＬＳＡ部１５０は、第１〜第５のｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５３，１５４Ａ，１５５を含む。第１のｎＭＯＳトランジスタ１５１Ａは、接続ビット線ＣＢＬ０とグローバルビット線ＧＢＬ０との間に設けられている。このｎＭＯＳトランジスタ１５１Ａのゲート端子には、ローカルビット線ＬＢＬのプリチャージ、又は書き込みを制御する信号（プリチャージ信号又は書き込み信号）ＰＲ０が入力される。プリチャージの際は、信号ＰＲ０でｎＭＯＳトランジスタ１５１Ａがオン状態とされ、所定のプリチャージ電圧が印加されたグローバルビット線ＧＢＬ０が、接続ビット線ＣＢＬ０を介して、ＳＳＥＬ部１４０で選択されたローカルビット線ＬＢＬに接続される。書き込み及び読み出しの際は、信号ＰＲ０でｎＭＯＳトランジスタ１５１Ａがオン状態とされ、所定の書き込み電圧が印加されたグローバルビット線ＧＢＬ０が、接続ビット線ＣＢＬ０を介して、ＳＳＥＬ部１４０で選択されたローカルビット線ＬＢＬに接続される。
【００２９】
ＬＳＡ部１５０の第２のｎＭＯＳトランジスタ１５２Ａは、接続ビット線ＣＢＬ０に接続され、そのゲート端子に入力される信号（読み出し信号）ＲＤ０によってオン、オフが制御される。メモリセルトランジスタ１３１からのデータの読み出し時には、読み出し信号ＲＤ０によってこのｎＭＯＳトランジスタ１５２Ａがオン状態とされる。ＳＳＥＬ部１４０で選択され、接続ビット線ＣＢＬ０に接続されたローカルビット線ＬＢＬの電圧が、このオン状態のｎＭＯＳトランジスタ１５２Ａを介して、第３のｎＭＯＳトランジスタ１５３のゲート端子に入力される。
【００３０】
ＬＳＡ部１５０の第３のｎＭＯＳトランジスタ１５３は、そのゲート端子に繋がるローカルビット線ＬＢＬの電圧、即ちそのローカルビット線ＬＢＬに接続された、データを読み出すメモリセルトランジスタ１３１の記憶状態に応じた電圧によって、オン、オフする。ｎＭＯＳトランジスタ１５３のドレイン端子は、信号（センスアンプ起動信号）ＳＡＥがゲート端子に入力される第４のｎＭＯＳトランジスタ１５４Ａに接続されている。ｎＭＯＳトランジスタ１５３のドレイン電圧は、信号ＳＡＥでオン状態とされたｎＭＯＳトランジスタ１５４Ａによって、グローバルビット線ＧＢＬ０に伝達される。
【００３１】
ＬＳＡ部１５０の第５のｎＭＯＳトランジスタ１５５は、そのゲート端子に入力される信号（リセット信号）Ｒによってオン、オフが制御される。このｎＭＯＳトランジスタ１５５は、読み出し終了後、信号Ｒによってオン状態とされる。ｎＭＯＳトランジスタ１５５がオン状態とされることで、ｎＭＯＳトランジスタ１５２Ａ及び接続ビット線ＣＢＬ０を介して繋がるローカルビット線ＬＢＬを、接地電圧ＶＳＳにクランプし、リセットする。
【００３２】
尚、ＬＳＡ部１５０には、信号ＰＲ１がゲート端子に入力されるｎＭＯＳトランジスタ１５１Ａａ、及び信号ＲＤ１がゲート端子に入力されるｎＭＯＳトランジスタ１５２Ａａを介して、更に別のＳＳＥＬ部及びメモリセル部（図示せず）が接続される。即ち、この例では、１本のグローバルビット線ＧＢＬ０に、ＬＳＡ部１５０を共有する一対のセクタ（ＳＳＥＬ部、メモリセル部）が繋がっている。図示を省略するもう一方のメモリセル部の、ＳＳＥＬ部で選択されるローカルビット線に接続されワード線で選択されたメモリセルトランジスタに対しても、グローバルビット線ＧＢＬ０を用い、上記同様の書き込み、読み出しが可能になっている。
【００３３】
また、ここでは１本のグローバルビット線ＧＢＬ０に着目し、このグローバルビット線ＧＢＬ０に接続される回路部についてその構成を説明したが、他のグローバルビット線ＧＢＬ１等に接続される回路部についても、上記同様の構成とすることができる。
【００３４】
続いて、上記のような構成を有するメモリセルアレイ１２１Ａでの書き込み動作について説明する。
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して書き込みを行う場合を例にして説明する。
【００３５】
図３及び図４は図２に示すメモリセルアレイでの書き込み動作の一例の説明図である。図３において、（Ａ）は書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、（Ｂ）〜（Ｄ）は書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図２同様、この図３においても、高耐圧トランジスタを太線で示している。また、図４は書き込み時の動作波形の一例を示す図である。
【００３６】
まず、メモリセルアレイ１２１Ａにおける、書き込み時に選択されるグローバルビット線ＧＢＬ（選択グローバルビット線ＧＢＬ０）を含む回路部での“０”の書き込み動作を、図３（Ａ），（Ｂ）及び図４を参照して説明する。
【００３７】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。書き込み動作時には、まず、全てのローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）をＬレベルにする（図４（Ｉ））。ここでは一例として、全ての選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）とする。これにより、全てのｎＭＯＳトランジスタ１４１をオフ状態にする。
【００３８】
次いで、書き込みを行うメモリセルトランジスタ１３１に繋がるローカルビット線ＬＢＬ（選択ローカルビット線ＬＢＬ０）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０）をＨレベル、ここでは一例として９．３Ｖにする（図３（Ａ）及び図４（II））。同時に、書き込みを行うメモリセルトランジスタ１３１に繋がるワード線ＷＬ（選択ワード線ＷＬ０）をＨレベル、ここでは一例として９．３Ｖにする（図３（Ａ），（Ｂ）及び図４（II））。書き込みを行わないメモリセルトランジスタ１３１に繋がるローカルビット線ＬＢＬ（非選択ローカルビット線ＬＢＬ１−ＬＢＬ３）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ１−Ｓ３）は接地電圧ＶＳＳ（０Ｖ）のままとする（図３（Ｂ）及び図４（II））。
【００３９】
次いで、選択グローバルビット線ＧＢＬ０をＨレベル、ここでは一例として５Ｖにする（図３（Ａ），（Ｂ）及び図４（III））。ｎＭＯＳトランジスタ１５１Ａは、信号ＰＲ０をＨレベル、ここでは一例として９．３Ｖとし、オン状態としておく。選択グローバルビット線ＧＢＬ０がＨレベル（５Ｖ）とされることで、オン状態のｎＭＯＳトランジスタ１５１Ａ、接続ビット線ＣＢＬ０、及びオン状態のｎＭＯＳトランジスタ１４１を介して、選択ローカルビット線ＬＢＬ０もＨレベル（５Ｖ）となる（図３（Ａ）及び図４（III））。ｎＭＯＳトランジスタ１４１がオフ状態とされている非選択ローカルビット線ＬＢＬ１−ＬＢＬ３は、接地電圧ＶＳＳ（０Ｖ）のままである（図３（Ｂ）及び図４（III））。
【００４０】
このようにして選択ローカルビット線ＬＢＬ０がＨレベル（５Ｖ）とされることで、選択ワード線ＷＬ０でオン状態とされているメモリセルトランジスタ１３１に対し、ローカルビット線ＬＢＬ０側からソース線ＳＬ側に書き込み電流が流れる。そして、そのメモリセルトランジスタ１３１のフローティングゲートＦＧにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ１３１に対する書き込みが行われる。このとき、ソース線ＳＬは、接地電圧ＶＳＳ（０Ｖ）にクランプしておく。或いは、抵抗を挿入して書き込み電流が大量に流れるのを抑制するが、この場合は、ソース線ＳＬが０．５Ｖ程度上昇するようになる（図３（Ａ）及び図４（III））。
【００４１】
書き込み後は、一旦全てのローカルビット線ＬＢＬ０−ＬＢＬ３のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）として各ｎＭＯＳトランジスタ１４１をオフ状態にする（図４（IV））。その後、再び選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を元の所定電圧に戻す（図４（Ｖ））。
【００４２】
一方、選択されていないグローバルビット線ＧＢＬ（非選択グローバルビット線ＧＢＬ１）を含む回路部では、図３（Ｃ），（Ｄ）及び図４に示すようになる。
即ち、上記のような書き込み動作の際、非選択グローバルビット線ＧＢＬ１はＬレベル、ここでは一例として接地電圧ＶＳＳ（０Ｖ）とされる（図３（Ｃ），（Ｄ）及び図４（III））。そのため、非選択グローバルビット線ＧＢＬ１に接続ビット線ＣＢＬ１を介して繋がるローカルビット線ＬＢＬ４は、選択信号ＳＥＣＹ（Ｓ０）でオン状態にあるｎＭＯＳトランジスタ１４１により、接地電圧（０Ｖ）となり、電流は流れない（図３（Ｃ）及び図４（III））。また、非選択ローカルビット線ＬＢＬ５−ＬＢＬ７では、選択信号ＳＥＣＹ（Ｓ１−Ｓ３）でオフ状態にあるｎＭＯＳトランジスタ１４１により、電流は流れない（図３（Ｄ）及び図４（III））。このように、非選択グローバルビット線ＧＢＬ１を含む回路部のメモリセルトランジスタ１３１に対しては電流が流れず、書き込みは行われない。
【００４３】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する書き込み動作もこれと同様にして行われる。
【００４４】
また、読み出し動作は、例えば、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にとると、次のように行われる。
【００４５】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。まず、図２のローカルビット線ＬＢＬ０−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ０−Ｓ３（選択信号ＳＥＣＹ）、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａ，１５２Ａａの信号ＲＤ０，ＲＤ１はＨレベルとなっている。この状態から、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ１−Ｓ３、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａａの信号ＲＤ１をＬレベル（０Ｖ）とする。
【００４６】
そして、信号ＰＲ０をＨレベルとし、所定のプリチャージ電圧（電源電圧ＶＤＤ以下）とされた選択グローバルビット線ＧＢＬ０を接続ビット線ＣＢＬ０に接続して、選択ローカルビット線ＬＢＬ０のプリチャージを行う。その後、信号ＰＲ０をＬレベルとしてプリチャージを終え、選択ワード線ＷＬ０をＨレベル（９．３Ｖ）にすると、メモリセルトランジスタ１３１の記憶状態に応じて選択ローカルビット線ＬＢＬ０の電圧が低下するか、又は維持される。選択ローカルビット線ＬＢＬ０の電圧は、ｎＭＯＳトランジスタ１５２Ａを介して、ｎＭＯＳトランジスタ１５３のゲート端子に入力される。このｎＭＯＳトランジスタ１５３のドレイン電圧が、信号ＳＡＥがＨレベルとされてオン状態とされたｎＭＯＳトランジスタ１５４Ａを介して、選択グローバルビット線ＧＢＬ０に伝達される。このときの選択グローバルビット線ＧＢＬ０の電圧によって、メモリセルトランジスタ１３１の記憶情報、即ち“０”又は“１”が読み出される。
【００４７】
読み出し後は、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ１−Ｓ３、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａａの信号ＲＤ１を、再び元の所定電圧に戻す。
【００４８】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する読み出し動作もこれと同様にして行われる。
【００４９】
上記のようにして書き込み及び読み出しが行われる図２のメモリセルアレイ１２１Ａでは、書き込み及び読み出しのいずれの場合にも、グローバルビット線ＧＢＬが用いられる。ここで、読み出しの場合には、グローバルビット線ＧＢＬにプリチャージ電圧が印加されるが、このプリチャージ電圧は、電源電圧ＶＤＤである１．２Ｖ以下に設定される。一方、書き込みの場合には、グローバルビット線ＧＢＬに、電源電圧ＶＤＤを上回る電圧、ここでは５Ｖが印加される。
【００５０】
そのため、上記のメモリセルアレイ１２１Ａでは、メモリセルトランジスタ１３１やｎＭＯＳトランジスタ１４１のほか、グローバルビット線ＧＢＬの電圧が印加されるトランジスタに高耐圧のものを用いる必要がある。具体的には、図２の点線で囲っている、ＬＳＡ部１５０のｎＭＯＳトランジスタ１５１Ａ，１５１Ａａ，１５２Ａ，１５２Ａａ，１５４Ａ等である。これらのトランジスタは、例えば、電源電圧ＶＤＤである１．２Ｖより高く、９．８Ｖ以下の電圧を印加することができるように形成される。
【００５１】
上記のＬＳＡ部１５０では、ローカルビット線ＬＢＬの電圧がゲート端子に入力されるｎＭＯＳトランジスタ１５３、及び読み出し終了後にローカルビット線ＬＢＬを０ＶにリセットするｎＭＯＳトランジスタ１５５のみ、比較的耐圧を低く設定することができる。これらのトランジスタは、例えば、電源電圧ＶＤＤである１．２Ｖ以下の電圧であれば印加することができるように形成される。
【００５２】
これに対し、グローバルビット線ＧＢＬに接続されるｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５４Ａ等には、書き込み時にグローバルビット線ＧＢＬに電源電圧ＶＤＤを上回る高電圧が印加されることを考慮し、電源電圧ＶＤＤを上回る耐圧構造が採用される。例えば、ゲート絶縁膜の耐圧を上げるためにその膜厚を厚くしたり、拡散層の耐圧を上げるためにドーピング濃度を薄くしたりした構造が採用される。
【００５３】
しかし、このような構造を採用したトランジスタは、一般的には同じ電圧を印加しても動作速度が遅くなる。上記のメモリセルアレイ１２１Ａでは、書き込み時の高電圧を考慮して、このように動作速度の面で能力の低いｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５４Ａ等をグローバルビット線ＧＢＬに接続しているため、読み出し時にはその速度が低下してしまい得る。
【００５４】
そこで以下では、グローバルビット線に比較的耐圧の低いトランジスタ（低耐圧トランジスタ）が接続されているフラッシュメモリの一例について説明する。
図５はメモリセルアレイの一例を示す図である。尚、図５において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。
【００５５】
図５に示すメモリセルアレイ１２１は、ＬＳＡ部１５０のトランジスタがいずれも、耐圧が電源電圧ＶＤＤ以下とされた低耐圧トランジスタになっている点で、上記図２に示したメモリセルアレイ１２１Ａと相違している。即ち、例えば、１本のグローバルビット線ＧＢＬ０に着目すると、グローバルビット線ＧＢＬ０の電圧が印加されるｎＭＯＳトランジスタ１５１，１５１ａ，１５２，１５２ａ，１５４等に、低耐圧トランジスタが用いられている。尚、上記図２に示したメモリセルアレイ１２１Ａにおいて、耐圧が電源電圧ＶＤＤを上回る高耐圧トランジスタによってグローバルビット線ＧＢＬ０から分離されていたｎＭＯＳトランジスタ１５３，１５５等には、同様に低耐圧トランジスタが用いられている。
【００５６】
ＬＳＡ部１５０をこのような構成とすることにより、読み出し時のプリチャージの際には、グローバルビット線ＧＢＬ０を、低耐圧のｎＭＯＳトランジスタ１５１を介して、接続ビット線ＣＢＬ０、及び選択されたローカルビット線ＬＢＬと接続することができる。従って、プリチャージの高速化を図ることが可能になる。
【００５７】
また、選択されたローカルビット線ＬＢＬの電圧を、低耐圧のｎＭＯＳトランジスタ１５２を介して、ｎＭＯＳトランジスタ１５３のゲート端子に入力することができる。更に、このｎＭＯＳトランジスタ１５３のドレイン電圧を、低耐圧のｎＭＯＳトランジスタ１５４を介して、グローバルビット線ＧＢＬ０に伝達することができる。従って、選択されたメモリセルトランジスタ１３１からのデータの読み出しの高速化を図ることが可能になる。
【００５８】
ここではグローバルビット線ＧＢＬ０を例にしたが、他のグローバルビット線ＧＢＬ１等についても同様に、その電圧が印加されるトランジスタに低耐圧のものを用いることで、読み出しの高速化が図られるようになっている。
【００５９】
このように、図５に示したメモリセルアレイ１２１では、グローバルビット線ＧＢＬを用いた読み出しの高速化を図ることが可能になる。但し、このメモリセルアレイ１２１では、上記図２のメモリセルアレイ１２１Ａのように、グローバルビット線ＧＢＬに電源電圧ＶＤＤを上回る高電圧を印加するような書き込みは行えない。図５のメモリセルアレイ１２１では、書き込み及び読み出しのいずれの場合にも、グローバルビット線ＧＢＬの電圧を、電源電圧ＶＤＤ以下に抑える必要がある。
【００６０】
そのため、図５のメモリセルアレイ１２１では、書き込み時にソース線ＳＬ側から高電圧を印加してメモリセルトランジスタ１３１に対する書き込みを行う。この書き込み時の高電圧を、接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬには伝えないようにし、書き込み時のグローバルビット線ＧＢＬの電圧を、接地電圧ＶＳＳと電源電圧ＶＤＤの振幅に抑えるようにする。
【００６１】
以下、このようなメモリセルアレイ１２１での動作を実現するためにメモリコア１２０に設ける回路、及びそのような回路を用いたメモリセルアレイ１２１での動作について、詳細に説明していく。
【００６２】
はじめに、メモリコア１２０に設ける回路について説明する。
まず、選択信号生成回路について説明する。
図６は選択信号生成回路の一例を示す図である。図７は選択信号生成回路の動作波形の一例を示す図であって、（Ａ）は読み出し時の動作波形の一例、（Ｂ）は書き込み時の動作波形の一例である。
【００６３】
選択信号生成回路２００は、例えば、図１に示したメモリコア１２０のＹ制御回路１２３に設けられる。選択信号生成回路２００の出力Ｓ０−Ｓ３（選択信号ＳＥＣＹ）は、図５に示したＳＳＥＬ部１４０のｎＭＯＳトランジスタ１４１のゲート端子に入力される。図６には、１つの選択信号生成回路２００を示すが、選択信号生成回路２００は、例えば、図５に示したｎＭＯＳトランジスタ１４１に入力される各信号Ｓ０−Ｓ３について、それぞれ設けられる。
【００６４】
図６の選択信号生成回路２００には、書き込みモードであることを示す信号ＰＧＭ、選択信号ＳＥＣＹのプリデコードアドレスを示す信号ＧＳＥＣＹ、セクタ選択アドレスを示す信号ＳＥＣ、Ｙ制御回路１２３の活性化クロックを示す信号ＹＦＣＬＫが入力される。信号ＧＳＥＣＹと信号ＳＥＣのＡＮＤ条件で選択される選択信号生成回路２００が、信号ＹＦＣＬＫがＨレベルである期間に、出力を活性化する。選択信号生成回路２００のＨレベル電源ＶＰＰＩは、スイッチ２１０により、書き込み時（ＰＧＭ＝Ｈ）は１．２Ｖ、それ以外（ＰＧＭ＝Ｌ）では２．５Ｖに切り替えられる。
【００６５】
選択信号生成回路２００は、読み出し及び書き込み前のスタンバイ時には、ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを全て２．５Ｖにする（図７（Ａ），（Ｂ））。これにより、全てのローカルビット線ＬＢＬが、ＬＳＡ部１５０内のｎＭＯＳトランジスタ１５５によって接地電圧ＶＳＳ（０Ｖ）にクランプされる。
【００６６】
選択信号生成回路２００は、読み出し時には、選択セクタ内の非選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを接地電圧ＶＳＳ（０Ｖ）にする（図７（Ａ））。そして、選択信号生成回路２００は、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹのみ２．５Ｖを維持する（図７（Ａ））。このようにして、選択ローカルビット線ＬＢＬのみをＬＳＡ部１５０の接続ビット線ＣＢＬに接続する。例えば、読み出し時に、図５のローカルビット線ＬＢＬ０−ＬＢＬ３を含むセクタが選択され、そのセクタ内のローカルビット線ＬＢＬ０が選択された場合には、信号Ｓ１−Ｓ３が０Ｖとされ、信号Ｓ０のみ２．５Ｖが維持される。これにより、当該セクタ内の選択ローカルビット線ＬＢＬ０のみが、接続ビット線ＣＢＬ０に接続されるようになる。
【００６７】
書き込み時には、信号ＰＧＭがＨレベルとなり、選択信号生成回路２００は、選択セクタ内のローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを、２．５Ｖから一旦接地電圧ＶＳＳ（０Ｖ）にリセットする（図７（Ｂ））。その後、信号ＹＦＣＬＫがＨレベルとなると、選択信号生成回路２００は、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹのみを電源電圧ＶＤＤ（１．２Ｖ）に上げる（図７（Ｂ））。例えば、書き込み時に、図５のローカルビット線ＬＢＬ０−ＬＢＬ３を含むセクタの、ローカルビット線ＬＢＬ０が選択された場合には、０Ｖへのリセット後、信号Ｓ１−Ｓ３は０Ｖのまま、信号Ｓ０のみが１．２Ｖに上げられる。
【００６８】
このように、図５のメモリセルアレイ１２１の書き込みにおいては、選択信号生成回路２００により、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを、電源電圧ＶＤＤである１．２Ｖにする。この点の詳細については後述する。
【００６９】
続いて、ソース線制御回路について説明する。
図８はソース線制御回路の一例を示す図である。図９はソース線制御回路の動作波形の一例を示す図であって、（Ａ）は読み出し及び書き込み時の動作波形の一例、（Ｂ）は消去時の動作波形の一例である。
【００７０】
ソース線制御回路３００は、例えば、図１に示したメモリコア１２０のＸ制御回路１２２に設けられる。ソース線制御回路３００の出力ＳＬＶは、図５に示したソース線ＳＬに入力される。図８には、１つのソース線制御回路３００を示すが、ソース線制御回路３００は、例えば、図５に示した各ソース線ＳＬについてそれぞれ設けられる。
【００７１】
図８のソース線制御回路３００には、書き込みモードであることを示す信号ＰＧＭ、実際に書き込みパルスを発生する信号ＰＧＭＥＮが入力される。更に、図８のソース線制御回路３００には、消去モードであることを示す信号ＥＲＳ、消去パルスの終了後にローカルビット線ＬＢＬの高電圧をディスチャージする期間を示す信号ＥＲＳＤＩＳ、セクタ選択アドレスを示す信号ＳＥＣが入力される。ソース線制御回路３００のＨレベル電源ＶＨ５ＶＰは、スイッチ３１０により、書き込み時は５Ｖ、それ以外では１．２Ｖに切り替えられる。
【００７２】
ソース線制御回路３００は、読み出し時（信号ＰＧＭがＬレベル時）には、信号ＳＥＣによらず、全セクタでソース線ＳＬを接地電圧ＶＳＳ（０Ｖ）にクランプする（図９（Ａ））。ソース線制御回路３００は、書き込み時（信号ＰＧＭがＨレベル時）には、選択されたセクタで、信号ＰＧＭＥＮがＨレベルである期間、ソース線ＳＬに５Ｖを供給する（図９（Ａ））。
【００７３】
消去時には、選択されたセクタでメモリセルトランジスタ１３１のウェル（ｐウェル）を９．３Ｖにすることで、ソース線ＳＬも９Ｖ程度まで上がる（図９（Ｂ））。ソース線制御回路３００は、信号ＥＲＳＤＩＳがＨレベルである期間、メモリセルトランジスタ１３１の耐圧や劣化の観点で、ソース線ＳＬの電圧をソース線制御回路３００で徐々にディスチャージする（図９（Ｂ））。そして、ソース線制御回路３００は、耐圧や劣化の問題が生じない５Ｖ程度まで下がったら、接地電圧ＶＳＳ（０Ｖ）まで引き下げる（図９（Ｂ））。
【００７４】
図５のメモリセルアレイ１２１の書き込みにおいては、ソース線制御回路３００により、上記のようにソース線ＳＬの電圧を、電源電圧ＶＤＤである１．２Ｖを上回る５Ｖにする。この点の詳細については後述する。
【００７５】
続いて、グローバルビット線に繋がるバッファ回路について説明する。
図１０はバッファ回路の一例を示す図である。図１１はバッファ回路の動作波形の一例を示す図であって、（Ａ）は読み出し時の動作波形の一例、（Ｂ）は書き込み時の動作波形の一例である。
【００７６】
バッファ回路４００は、書き込み用回路部（ライトアンプ）４１０と、読み出し用回路部（リードアンプ）４２０を含む。この図１０に示すようなバッファ回路４００が、各グローバルビット線ＧＢＬについて、それぞれ設けられる。
【００７７】
スタンバイ時には、信号ＰＧＭ１ＸがＨレベル、信号ＰＧＭ０ＺがＬレベルとされて、書き込み用回路部４１０のｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）４１１、ｎＭＯＳトランジスタ４１２が共にオフ状態とされる。信号ＰＲＥＸがＬレベルとされることで、読み出し用回路部４２０のｐＭＯＳトランジスタ（プリチャージトランジスタ）４２１がオン状態とされて、グローバルビット線ＧＢＬがプリチャージ電圧ＶＰＲ（電源電圧ＶＤＤ未満）にプリチャージされる。
【００７８】
読み出し時には、図１０及び図１１（Ａ）に示すように、信号ＬＴＸをＨレベルにして、ＣＭＯＳ伝達ゲート４２２を開ける。尚、信号ＬＴＺは、信号ＬＴＸの逆論理の信号である。また、信号ＬＴＸがＨレベルのときには、ラッチ回路４２４はインバータとして動作する。
【００７９】
そして、信号ＰＲＥＸをＨレベルとしてｐＭＯＳトランジスタ４２１をオフ状態にし、プリチャージを終了する。その後、ＬＳＡ部１５０でデータを読み出すことにより、“０”データの読み出しの場合はグローバルビット線ＧＢＬの電圧が下がり、“１”データの読み出しの場合はグローバルビット線ＧＢＬがプリチャージ電圧ＶＰＲを維持する。グローバルビット線ＧＢＬの電圧はインバータ４２３で反転され、“０”データの読み出しの場合にはＤＡＴＡＢがＨレベルとなり、“１”データの読み出しの場合にはＤＡＴＡＢがＬレベルとなる。
【００８０】
その後、信号ＬＴＸをＬレベル（信号ＬＴＺをＨレベル）にして、ラッチ回路４２４でデータをラッチした後、信号ＰＲＥＸをＬレベルにしてグローバルビット線ＧＢＬをプリチャージ電圧ＶＰＲにプリチャージする。
【００８１】
書き込み時には、図１０及び図１１（Ｂ）に示すように、まず、信号ＰＲＥＸをＨレベルにしてグローバルビット線ＧＢＬのプリチャージを終える。その後、“０”を書き込む場合、即ち選択グローバルビット線ＧＢＬの場合には、信号ＰＧＭ１ＸはＨレベルのまま、信号ＰＧＭ０ＺをＨレベルにして、当該選択グローバルビット線ＧＢＬを接地電圧ＶＳＳ（０Ｖ）にする。“０”を書き込まない場合、即ち非選択グローバルビット線ＧＢＬの場合には、信号ＰＧＭ０ＺをＬレベルのまま、信号ＰＧＭ１ＸをＬレベルにして、当該非選択グローバルビット線ＧＢＬを電源電圧ＶＤＤ（１．２Ｖ）にする。
【００８２】
バッファ回路４００では、読み出し時及び書き込み時のいずれの場合も、グローバルビット線ＧＢＬに印加される電圧が、接地電圧ＶＳＳから電源電圧ＶＤＤの間に抑えられるように制御される。そのため、上記のＬＳＡ部１５０と同様、このバッファ回路４００においても、グローバルビット線ＧＢＬに接続されるトランジスタを、耐圧が電源電圧ＶＤＤとされた低耐圧トランジスタとすることが可能になっている。図１０の例では、バッファ回路４００の書き込み用回路部４１０及び読み出し用回路部４２０に含まれる全てのトランジスタに、そのような低耐圧トランジスタが用いられている。
【００８３】
次に、上記のような回路を含むメモリコア１２０における、メモリセルアレイ１２１の動作について説明する。
まず、書き込み動作について説明する。
【００８４】
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して“０”の書き込みを行う場合を例にして説明する。
【００８５】
図１２及び図１３はメモリセルアレイでの書き込み動作の一例の説明図である。図１２において、（Ａ）は書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、（Ｂ）〜（Ｄ）は書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図５同様、この図１２においても、高耐圧トランジスタを太線で示し、低耐圧トランジスタを細線で示している。また、図１３は書き込み時の動作波形の一例を示す図である。
【００８６】
メモリセルアレイ１２１Ａにおける、書き込み時に選択されるグローバルビット線ＧＢＬ（選択グローバルビット線ＧＢＬ０）を含む回路部での“０”の書き込み動作を、図１２（Ａ）〜（Ｄ）及び図１３を参照して説明する。
【００８７】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。書き込み動作時には、まず、全てのローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）のｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹ（Ｓ０−Ｓ３）をＬレベルとする。ここでは一例として、全ての選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）とし、全てのｎＭＯＳトランジスタ１４１をオフ状態にする（図１３（Ｉ））。
【００８８】
次いで、ｎＭＯＳトランジスタ１５１をオン状態とし、選択グローバルビット線ＧＢＬ０以外のグローバルビット線ＧＢＬ（非選択グローバルビット線ＧＢＬ１）を電源電圧ＶＤＤ（１．２Ｖ）にする（図１２（Ｃ），（Ｄ）及び図１３（II））。選択グローバルビット線ＧＢＬ０は、接地電圧ＶＳＳ（０Ｖ）にクランプする（図１２（Ａ），（Ｂ）及び図１３（II））。同時に、書き込みを行うメモリセルトランジスタ１３１に繋がるワード線ＷＬ（選択ワード線ＷＬ０）をＨレベル、ここでは一例として９．３Ｖにする（図１２（Ａ）〜（Ｄ）及び図１３（II））。尚、このときのソース線ＳＬは、Ｌレベル、ここでは一例として接地電圧ＶＳＳ（０Ｖ）にしておく（図１３（II））。
【００８９】
次いで、書き込みを行うメモリセルトランジスタ１３１に、ドレイン−ソース間電圧Ｖｄｓがかからないようにしながら、ソース線ＳＬをＨレベル、ここでは一例として５Ｖまで上げる（図１３（III））。このようにしてソース線ＳＬをＨレベル（５Ｖ）にすることで、ローカルビット線ＬＢＬ０−ＬＢＬ３もＨレベル（５Ｖ）に上昇するようになる（図１２（Ａ）〜（Ｄ）及び図１３（III））。
【００９０】
次いで、選択ローカルビット線ＬＢＬ０のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０）をＨレベル、ここでは一例として電源電圧ＶＤＤ（１．２Ｖ）にする（図１２（Ａ）及び図１３（IV））。これにより、選択ローカルビット線ＬＢＬ０のｎＭＯＳトランジスタ１４１がオン状態となり、書き込みを行うメモリセルトランジスタ１３１に、ソース線ＳＬ側から選択ローカルビット線ＬＢＬ０側に電流が流れるようになる。そして、そのメモリセルトランジスタ１３１のフローティングゲートＦＧにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ１３１に対する書き込みが行われる。
【００９１】
非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１は、選択信号ＳＥＣＹ（Ｓ１−Ｓ３）が接地電圧ＶＳＳ（０Ｖ）でオフ状態にあるため、各々のメモリセルトランジスタ１３１には電流が流れず、書き込みは行われない（図１２（Ｂ）及び図１３（IV））。
【００９２】
非選択グローバルビット線ＧＢＬ１の回路部側では、ローカルビット線ＬＢＬ４のｎＭＯＳトランジスタ１４１のゲート端子に電源電圧ＶＤＤ（１．２Ｖ）の選択信号ＳＥＣＹ（Ｓ０）が入力される（図１２（Ｃ）及び図１３（IV））。しかし、非選択グローバルビット線ＧＢＬ１、及びそれに接続される接続ビット線ＣＢＬ１を、選択信号ＳＥＣＹ（Ｓ０）と同じ電圧レベル（１．２Ｖ）としているため、ゲート−ソース間電圧Ｖｇｓが０Ｖとなる。そのため、ローカルビット線ＬＢＬ４のメモリセルトランジスタ１３１には電流が流れず、書き込みが行われない。
【００９３】
他の非選択ローカルビット線ＬＢＬ５−ＬＢＬ７については、ｎＭＯＳトランジスタ１４１が、接地電圧ＶＳＳ（０Ｖ）の選択信号ＳＥＣＹ（Ｓ１−Ｓ３）でオフ状態にあるため、メモリセルトランジスタ１３１には電流が流れず、書き込みが行われない（図１２（Ｄ）及び図１３（IV））。
【００９４】
このようにメモリセルアレイ１２１では、ｎＭＯＳトランジスタ１４１のゲート−ソース間電圧Ｖｇｓが０Ｖを上回るときに書き込みが行われる。ｎＭＯＳトランジスタ１４１がオフ状態（非選択）のとき、及びそのゲート−ソース間電圧Ｖｇｓが０Ｖになるときには書き込みが行われないようになっている。
【００９５】
書き込み後は、一旦全てのローカルビット線ＬＢＬ０−ＬＢＬ７のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）として各ｎＭＯＳトランジスタ１４１をオフ状態にする（図１３（Ｖ））。その後、再び選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を元の所定電圧に戻す（図１３（VI））。
【００９６】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する書き込み動作もこれと同様にして行われる。
【００９７】
このように、上記のメモリセルアレイ１２１では、書き込みを行うメモリセルトランジスタ１３１に対し、ソース線ＳＬ側から高電圧（５Ｖ）を印加し、ローカルビット線ＬＢＬ、接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬ側へと電流を流す。これにより、当該メモリセルトランジスタ１３１に対する書き込みを行う。
【００９８】
この書き込み時に、ソース線ＳＬ側から印加する高電圧は、ＳＳＥＬ部１４０のｎＭＯＳトランジスタ１４１の、メモリセルトランジスタ１３１側までしか伝わらない。グローバルビット線ＧＢＬ及び接続ビット線ＣＢＬの電圧は、接地電圧ＶＳＳ（０Ｖ）と電源電圧ＶＤＤ（１．２Ｖ）の振幅とすることができる。このようにして書き込みを行うため、ＬＳＡ部１５０のグローバルビット線ＧＢＬに接続されその電圧が印加されるｎＭＯＳトランジスタ１５１，１５２，１５４等に、耐圧を電源電圧ＶＤＤに設定した低耐圧トランジスタを用いることが可能になっている。
【００９９】
また、前述のように、グローバルビット線ＧＢＬの電圧を制御するバッファ回路４００にも、そのような低耐圧トランジスタを用いることが可能になっている。
続いて、読み出し動作について説明する。
【０１００】
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して“１”データ、“０”データの読み出しを行う場合を例にして説明する。
【０１０１】
図１４はメモリセルアレイでの読み出し動作の一例の説明図である。図１４において、（Ａ）は“１”データの読み出しの場合を示し、（Ｂ）は“０”データの読み出しの場合を示している。
【０１０２】
“１”データの読み出し、“０”データの読み出しのいずれの場合にも、読み出し前のスタンバイ状態では、ワード線ＷＬ０−ＷＬ３、信号ＰＲ０，ＰＲ１がＬレベル（接地電圧ＶＳＳ）とされ、信号Ｓ０−Ｓ３、信号ＲＤ０，ＲＤ１、信号ＲがＨレベルとされる。スタンバイ状態では、ローカルビット線ＬＢＬ０−ＬＢＬ３がいずれも接地電圧ＶＳＳ（０Ｖ）にクランプされる。
【０１０３】
このような状態から読み出しを開始するには、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３に対応する信号Ｓ１−Ｓ３（選択信号ＳＥＣＹ）、及び信号Ｒ、信号ＲＤ１を接地電圧ＶＳＳ（０Ｖ）とする。その後、信号ＰＲ０をＨレベルとしてグローバルビット線ＧＢＬ０と選択ローカルビット線ＬＢＬ０を接続し、電源電圧ＶＤＤ以下のプリチャージ電圧ＶＰＲにプリチャージする。ここで、ＬＳＡ部１５０のｎＭＯＳトランジスタ１５１に低耐圧トランジスタを用いているため、このプリチャージの高速化を図ることが可能になっている。
【０１０４】
次いで、選択ワード線ＷＬ０をＨレベルにし、信号ＰＲ０を接地電圧ＶＳＳ（０Ｖ）に下げ、プリチャージを終了する。プリチャージを終了すると、“１”データの読み出しの場合には、セル電流で選択ローカルビット線ＬＢＬ０の電圧が下がっていく。“０”データの読み出しの場合には、選択ローカルビット線ＬＢＬ０の電圧が維持される。ここで、選択ローカルビット線ＬＢＬ０の電圧を伝達する、接続ビット線ＣＢＬ０に接続されたｎＭＯＳトランジスタ１５２に低耐圧トランジスタを用いているため、選択ローカルビット線ＬＢＬ０の電圧を伝達する際の高速化を図ることが可能になっている。
【０１０５】
ある程度の時間が経過したタイミングで、信号ＳＡＥをＨレベルにすることで、“１”データの読み出しの場合には、グローバルビット線ＧＢＬ０の電圧が維持され、“０”データの読み出しの場合には、グローバルビット線ＧＢＬ０の電圧が引き下げられる。ここで、信号ＳＡＥが入力されるｎＭＯＳトランジスタ１５４に低耐圧トランジスタを用いているため、グローバルビット線ＧＢＬ０の電圧の維持、引き下げの検出の高速化を図ることが可能になっている。
【０１０６】
信号ＬＴＸがＨレベルとされ、グローバルビット線ＧＢＬ０の電圧が反転され、“１”データの読み出しの場合には、読み出し用回路部４２０の出力ＤＡＴＡＢのＬレベルが確定し、“０”データの読み出しの場合には、出力ＤＡＴＡＢのＨレベルが確定する。ここで、読み出し用回路部４２０には低耐圧トランジスタを用いているため、グローバルビット線ＧＢＬ０とバッファ回路４００の、ラッチの間の遅延時間が小さくなる。
【０１０７】
出力ＤＡＴＡＢの確定後は、信号ＳＡＥを接地電圧ＶＳＳ（０Ｖ）にして電流パスを切断し、信号Ｓ１−Ｓ３（選択信号ＳＥＣＹ）、及び信号Ｒ、信号ＲＤ１をＨレベルにしてスタンバイ状態にリセットする。
【０１０８】
上記のように、メモリセルアレイ１２１では、読み出し時のＬＳＡ部１５０後段の電流パスにあるトランジスタを低耐圧トランジスタとすることにより、読み出し動作全体を高速化することが可能になる。
【０１０９】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する読み出し動作もこれと同様にして行われる。
【０１１０】
以上、１ビットを１つのメモリセルトランジスタ１３１で記憶するメモリセルアレイ１２１を含むフラッシュメモリ１００において、グローバルビット線ＧＢＬに接続されその電圧が印加されるトランジスタに、耐圧が電源電圧ＶＤＤの低耐圧トランジスタを用いる。これにより、読み出し時の電流パスを、低耐圧トランジスタを用いて構成することが可能になるため、メモリセルトランジスタ１３１のデータの読み出しを高速化することが可能になる。
【０１１１】
また、グローバルビット線ＧＢＬの電圧が印加されるトランジスタにそのような低耐圧トランジスタを用いるため、書き込み時には、メモリセルトランジスタ１３１のソース線ＳＬ側の端子から高電圧を印加する。そして、ソース線ＳＬ側と反対側の端子に接続されるローカルビット線ＬＢＬ、それに接続される接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬには、電源電圧ＶＤＤ以下の電圧を印加する。これにより、メモリセルトランジスタ１３１に対する書き込みを実現する。
【０１１２】
尚、メモリセルトランジスタ１３１に対する書き込みを行うために、書き込みを行うメモリセルトランジスタ１３１を選択するデコーダをソース線ＳＬ側に追加すると、メモリマクロの面積が大きくなってしまう。そのため、上記のメモリセルアレイ１２１では、ソース線ＳＬ側にはデコーダを追加せず、ソース線ＳＬ側と反対側の端子を選択することで、書き込みを行うメモリセルトランジスタ１３１を選択する。これにより、面積の増加を抑えつつ、ソース線ＳＬ側からの書き込みを可能にしている。
【０１１３】
以上の説明では、ＬＳＡ部１５０及びバッファ回路４００に含まれる、全てのトランジスタを低耐圧トランジスタとする場合について述べたが、必ずしも全てのトランジスタを低耐圧トランジスタとすることを要しない。
【０１１４】
例えば、ＬＳＡ部１５０とバッファ回路４００のうち、ＬＳＡ部１５０の方だけ、全てのトランジスタを低耐圧トランジスタとするといった構成も可能である。また、読み出し速度の一定の向上効果が得られるようであれば、信頼性等の観点から、ＬＳＡ部１５０に含まれるいずれかのトランジスタ、或いはバッファ回路４００に含まれるいずれかのトランジスタに、高耐圧トランジスタを適用することも可能である。
【０１１５】
また、図示したＬＳＡ部１５０及びバッファ回路４００の構成は一例であって、ＬＳＡ部１５０及びバッファ回路４００には、更に別のトランジスタが含まれていてもよい。これらのトランジスタについても、上記同様、グローバルビット線ＧＢＬの電圧が印加されるものには低耐圧トランジスタを用いることが可能である。
【０１１６】
また、以上の説明では、フラッシュメモリを例にして説明したが、ＥＰＲＯＭ等の他の不揮発性メモリについても同様の構成とし、同様の効果を得ることが可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
【０１１７】
（付記１） ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を有し、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、
前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。
【０１１８】
（付記２） 前記データの読み出し時に、前記第２端子を接地電圧とし、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする付記１に記載の半導体記憶装置。
【０１１９】
（付記３） 前記第１回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、
前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする付記１又は２に記載の半導体記憶装置。
【０１２０】
（付記４） 前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする付記３に記載の半導体記憶装置。
（付記５） 前記データの書き込みを行わないときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧と同じか又は下回るようにすることを特徴とする付記３に記載の半導体記憶装置。
【０１２１】
（付記６） 前記ゲート入力信号及び前記グローバルビット線を前記接地電圧とするか、又は、前記ゲート入力信号を前記電源電圧若しくは前記接地電圧とすると共に前記グローバルビット線を前記電源電圧とすることを特徴とする付記５に記載の半導体記憶装置。
【０１２２】
（付記７） １個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする付記１乃至６のいずれかに記載の半導体記憶装置。
（付記８） ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に電気的に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を含み、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられることを特徴とする半導体記憶装置。
【符号の説明】
【０１２３】
１００ フラッシュメモリ
１０１ コマンド生成回路
１０２ テストモード制御回路
１０３ データ入出力回路
１０４ 内部電圧生成回路
１０５ ＣＡＭアクセス制御回路
１０６ ＣＡＭ
１０７ 動作制御回路
１０８ アドレスコントローラ
１０９ アドレス生成回路
１１０ バス制御回路
１２０ メモリコア
１２１，１２１Ａ メモリセルアレイ
１２２ Ｘ制御回路
１２３ Ｙ制御回路
１２４ リードライトアンプ
１３０ メモリセル部
１３１ メモリセルトランジスタ
１４０ ＳＳＥＬ部
１４１，１５１，１５１ａ，１５１Ａ，１５１Ａａ，１５２，１５２ａ，１５２Ａ，１５２Ａａ，１５３，１５４，１５４Ａ，１５５，４１２ ｎＭＯＳトランジスタ
１５０ ＬＳＡ部
２００ 選択信号生成回路
２１０，３１０ スイッチ
３００ ソース線制御回路
４００ バッファ回路
４１０ 書き込み用回路部
４２０ 読み出し用回路部
４１１，４２１ ｐＭＯＳトランジスタ
４２２ ＣＭＯＳ伝達ゲート
４２３ インバータ
４２４ ラッチ回路
ＷＬ ワード線
ＳＬ ソース線
ＬＢＬ ローカルビット線
ＣＢＬ 接続ビット線
ＧＢＬ グローバルビット線
【技術分野】
【０００１】
本発明は、不揮発性メモリを備える半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリとして、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）等が知られている。
このような不揮発性メモリでは、例えば、ゲート端子がワード線に接続されたメモリセルトランジスタの、ドレイン端子がローカルビット線に接続される。そして、メモリマクロ内の所定のメモリセルトランジスタに対してデータの書き込み、読み出しを行う際には、当該メモリセルトランジスタに接続されているローカルビット線がグローバルビット線に接続される。メモリセルトランジスタのソース端子をＬｏｗ（Ｌ）レベルの所定電圧とし、ゲート端子をＨｉｇｈ（Ｈ）レベルの所定電圧とし、ドレイン端子をグローバルビット線からローカルビット線を介してＨレベルの所定電圧とすることで、書き込み、読み出しが行われる。このようなローカルビット線とグローバルビット線を用いた不揮発性メモリでは、例えば、読み出し時にはグローバルビット線に電源電圧以下の電圧を印加し、書き込み時にはグローバルビット線に電源電圧を上回る高電圧を印加する。
【０００３】
また、不揮発性メモリに関しては、端子に印加する電圧を制御し、ストレス印加によってスクリーニングを行う手法や、メモリセルトランジスタの高集積化やそれに伴う隣接メモリセルトランジスタ間の誤書き込み等の干渉を抑える手法等が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１６７３００号公報
【特許文献２】特開平９−１９０６９６号公報
【特許文献３】特開２０１０−４０１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような不揮発性メモリのグローバルビット線には、読み出し時にローカルビット線の電圧を検出するローカルセンスアンプや、書き込み及び読み出し時にそれぞれグローバルビット線に所定電圧を印加するバッファ回路等が繋がっている。こういった回路部内の、少なくともグローバルビット線の電圧が印加されるトランジスタには、書き込み時にグローバルビット線に印加される高電圧を考慮し、書き込み時の印加電圧に対して耐圧を有するものが用いられる。
【０００６】
しかし、このような耐圧の高いトランジスタは、耐圧の低いトランジスタに比べ、同じ電圧を印加してもその動作速度が遅くなる。このようなトランジスタを上記のようなグローバルビット線に繋がるローカルセンスアンプ等の回路部に用いているため、その分、読み出し時には、その読み出し動作に時間を要してしまい得る。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、を有し、前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に電源電圧よりも高い電圧を印加する半導体記憶装置が提供される。
【発明の効果】
【０００８】
開示の半導体記憶装置により、メモリセルトランジスタからのデータの読み出しを高速化することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】フラッシュメモリの構成例を示す図である。
【図２】メモリセルアレイの一例を示す図（その１）である。
【図３】メモリセルアレイでの書き込み動作の一例の説明図（その１）である。
【図４】メモリセルアレイでの書き込み動作の一例の説明図（その２）である。
【図５】メモリセルアレイの一例を示す図（その２）である。
【図６】選択信号生成回路の一例を示す図である。
【図７】選択信号生成回路の動作波形の一例を示す図である。
【図８】ソース線制御回路の一例を示す図である。
【図９】ソース線制御回路の動作波形の一例を示す図である。
【図１０】バッファ回路の一例を示す図である。
【図１１】バッファ回路の動作波形の一例を示す図である。
【図１２】メモリセルアレイでの書き込み動作の一例の説明図（その３）である。
【図１３】メモリセルアレイでの書き込み動作の一例の説明図（その４）である。
【図１４】メモリセルアレイでの読み出し動作の一例の説明図である。
【発明を実施するための形態】
【００１０】
以下、フラッシュメモリを例に、図面を参照して説明する。
図１はフラッシュメモリの構成例を示す図である。
フラッシュメモリ１００は、複数のメモリセルトランジスタを含むメモリセルアレイ１２１を有するメモリコア１２０、及びメモリコア１２０の動作を制御する各種回路部を備えている。図１の例では、コマンド生成回路１０１、テストモード制御回路１０２、データ入出力回路１０３が設けられている。更に図１の例では、内部電圧生成回路１０４、ＣＡＭ（Content Addressable Memory）アクセス制御回路１０５、ＣＡＭ１０６、動作制御回路１０７、アドレスコントローラ１０８、アドレス生成回路１０９、バス制御回路１１０が設けられている。
【００１１】
コマンド生成回路１０１は、メモリコア１２０を制御する各種コマンドを生成する。コマンド生成回路１０１には、信号（クロック信号）ＣＬＫ、信号（チップイネーブル信号）ＣＥＸ、及び信号（ライトイネーブル信号）ＷＥＸが入力される。更に、コマンド生成回路１０１には、アドレス端子ＦＡ００−ＦＡ２０からアドレス信号が入力され、後述のテストモード時等にデータ入出力回路１０３とバス制御回路１１０の間でやり取りされる信号が入力される。コマンド生成回路１０１は、これらの信号を用い、メモリコア１２０のメモリセルアレイ１２１に対する読み出しを制御する信号（読み出し信号）ＲＤ、書き込みを制御する信号（プログラム信号）ＰＧＭ、消去を制御する信号（消去信号）ＥＲＳ等を生成する。また、コマンド生成回路１０１は、例えば、テストモード制御回路１０２を起動する信号（テストモード信号）ＴＭを生成する。
【００１２】
テストモード制御回路１０２は、信号ＴＭに基づき、アドレス端子ＦＡ００−ＦＡ２０から入力されるアドレス信号を用いて、フラッシュメモリ１００の内部状態（初期値）を設定するための信号（テスト信号）ＴＳを生成する。例えば、信号ＴＳは、内部電圧生成回路１０４、ＣＡＭアクセス制御回路１０５、動作制御回路１０７に入力され、内部電圧生成回路１０４での内部電圧の設定（生成）に用いられる。
【００１３】
データ入出力回路１０３は、書き込み時には、データ入力端子ＤＩＮ００−ＤＩＮ１５から入力される書き込みデータを、入力データ線ＤＴｉｎに出力する。また、データ入出力回路１０３は、読み出し時には、メモリコア１２０から読み出され出力データ線ＤＴｏｕｔを介して送られてくる読み出しデータを、データ出力端子ＤＯ００−ＤＯ１５に出力する。
【００１４】
内部電圧生成回路１０４は、電源電圧ＶＤＤ及び接地電圧ＶＳＳ、並びにＣＡＭ１０６に記憶されている所定の設定情報ＳＩに基づき、フラッシュメモリ１００で用いられる内部電圧を設定する。
【００１５】
内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１に対する書き込み及び読み出し時に、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるワード線ＷＬに対して印加する電圧を設定する。例えば、書き込み及び読み出し時にワード線ＷＬに印加する電圧は、いずれも電源電圧ＶＤＤよりも高い電圧に設定される。また、内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１に対する書き込み及び読み出し時に、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるソース線ＳＬに対して印加する電圧を設定する。例えば、ソース線ＳＬに印加する電圧は、接地電圧ＶＳＳ、或いは電源電圧ＶＤＤよりも高い電圧に設定される。また、内部電圧生成回路１０４は、例えば、メモリセルアレイ１２１内のメモリセルトランジスタに接続されるローカルビット線及びグローバルビット線ＧＢＬをプリチャージする際の電圧（プリチャージ電圧）を設定する。例えば、プリチャージ電圧は、電源電圧ＶＤＤの１／２等、電源電圧ＶＤＤ以下に設定される。このほか、内部電圧生成回路１０４は、書き込み、読み出し、プリチャージを行うための各種電圧の設定を行う。
【００１６】
ＣＡＭアクセス制御回路１０５は、信号ＴＳに基づき、ＣＡＭ書き込みコマンドをＣＡＭ１０６に出力する。ＣＡＭ１０６は、コマンド生成回路１０１からの要求に応答して、内部電圧設定のために記憶している所定の設定情報ＳＩを内部電圧生成回路１０４に出力する。
【００１７】
動作制御回路１０７は、コマンド生成回路１０１からの信号ＲＤ、信号ＰＧＭ及び信号ＥＲＳに基づき、或いはそれらと信号ＴＳに基づき、メモリコア１２０を制御する各種信号を含む信号（メモリコア制御信号）ＭＣを出力する。
【００１８】
アドレスコントローラ１０８は、コマンド生成回路１０１からの信号ＲＤ、信号ＰＧＭ及び信号ＥＲＳに基づき、複数のグローバルビット線ＧＢＬのうち、いずれかを選択する信号（内部アドレス信号）ＩＡを生成する。
【００１９】
アドレス生成回路１０９は、アドレス端子ＦＡ００−ＦＡ２０から入力されるアドレス信号、アドレスコントローラ１０８で生成される信号ＩＡに基づき、ロウ（ｒｏｗ）アドレス信号ＲＡ及びコラムアドレス信号ＣＡを生成する。ロウアドレス信号ＲＡは、ワード線ＷＬ及びソース線ＳＬの選択に用いられる。コラムアドレス信号ＣＡは、メモリセルアレイ１２１内のローカルビット線、及びローカルビット線に接続されるグローバルビット線ＧＢＬの選択に用いられる。
【００２０】
メモリコア１２０は、メモリセルアレイ１２１、Ｘ制御回路１２２、Ｙ制御回路１２３、リードライトアンプ１２４を有している。
メモリセルアレイ１２１は、複数のセクタを有している。各セクタには、ワード線ＷＬ、ソース線ＳＬ、ローカルビット線に接続された、複数のメモリセルトランジスタが設けられる。１本のグローバルビット線ＧＢＬには、少なくとも１つのセクタが接続される。
【００２１】
Ｘ制御回路１２２は、動作制御回路１０７からのメモリコア１２０を制御する信号ＭＣ、及びロウアドレス信号ＲＡに基づき、選択されたワード線ＷＬ及びソース線ＳＬに、内部電圧生成回路１０４で設定された所定電圧を印加する。
【００２２】
Ｙ制御回路１２３は、メモリコア１２０を制御する信号ＭＣ、及びコラムアドレス信号ＣＡに基づき、メモリセルアレイ１２１内の選択されたローカルビット線に対し、内部電圧生成回路１０４で設定された所定電圧の選択信号ＳＥＣＹを印加する。また、Ｙ制御回路１２３は、信号ＭＣ及びコラムアドレス信号ＣＡに基づき、選択されたグローバルビット線ＧＢＬに対し、リードライトアンプ１２４を用いて、内部電圧生成回路１０４で設定された所定電圧を印加する。更に、Ｙ制御回路１２３は、選択されたローカルビット線とグローバルビット線ＧＢＬとを繋ぐローカルセンスアンプ部等の回路部に対し、内部電圧生成回路１０４で設定された所定電圧の各種信号を印加する。
【００２３】
バス制御回路１１０は、読み出し時には、リードライトアンプ１２４から受ける読み出しデータＤＯを出力データ線ＤＴｏｕｔに出力する。バス制御回路１１０は、書き込み時には、入力データ線ＤＴｉｎを介して受ける書き込みデータＤＩをリードライトアンプ１２４に出力する。
【００２４】
続いて、上記のような構成を有するフラッシュメモリに設けられるメモリセルアレイについて、より詳細に説明する。
まず、グローバルビット線に比較的耐圧の高いトランジスタ（高耐圧トランジスタ）が接続される場合のメモリセルアレイの一例について、図２を参照して説明する。図２はメモリセルアレイの一例を示す図である。尚、図２において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。この点の詳細については後述する。
【００２５】
ここでは図２に例示するメモリセルアレイ１２１Ａの構成を、複数（ここでは一例として２本のみ図示）のグローバルビット線ＧＢＬのうち、１本のグローバルビット線ＧＢＬ０に接続される回路部を例にして説明する。
【００２６】
メモリセルアレイ１２１Ａは、メモリセル部１３０、セクタセレクタ（ＳＳＥＬ）部１４０、ローカルセンスアンプ（ＬＳＡ）部１５０を有している。
メモリセル部１３０は、複数のメモリセルトランジスタ１３１を含む。各メモリセルトランジスタ１３１は、フローティングゲートＦＧ及びコントロールゲートＣＧを備えている（ゲート端子Ｇ）。フローティングゲートＦＧには、チャネルホットエレクトロンが注入される。コントロールゲートＣＧは、チャネルへの電界印加に用いられる。各メモリセルトランジスタ１３１では、フローティングゲートＦＧのチャネルホットエレクトロンの有無によって、“０”又は“１”の単一（１）ビットデータの記憶状態を得る。各メモリセルトランジスタ１３１のコントロールゲートＣＧ（ゲート端子）にはワード線ＷＬ（ＷＬ０−ＷＬ３）が接続され、ソース端子Ｓにはソース線ＳＬが接続され、ドレイン端子Ｄには、ローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）が接続されている。
【００２７】
ＳＳＥＬ部１４０のローカルビット線ＬＢＬ０−ＬＢＬ３にはそれぞれ、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳトランジスタ）１４１が接続されている。各ｎＭＯＳトランジスタ１４１は、そのゲート端子にそれぞれ信号Ｓ０−Ｓ３（選択信号ＳＥＣＹ）が入力され、信号Ｓ０−Ｓ３によってオン、オフが制御される。書き込み及び読み出し時には、ｎＭＯＳトランジスタ１４１のオン、オフによって、ローカルビット線ＬＢＬ０−ＬＢＬ３のいずれかが選択され、接続ビット線ＣＢＬ０に接続される。選択されたローカルビット線ＬＢＬに接続されているメモリセルトランジスタ１３１のうち、ワード線ＷＬ０−ＷＬ３のいずれかに所定電圧が印加されて選択される一のメモリセルトランジスタ１３１に対し、書き込み、読み出しが行われる。
【００２８】
ＬＳＡ部１５０は、第１〜第５のｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５３，１５４Ａ，１５５を含む。第１のｎＭＯＳトランジスタ１５１Ａは、接続ビット線ＣＢＬ０とグローバルビット線ＧＢＬ０との間に設けられている。このｎＭＯＳトランジスタ１５１Ａのゲート端子には、ローカルビット線ＬＢＬのプリチャージ、又は書き込みを制御する信号（プリチャージ信号又は書き込み信号）ＰＲ０が入力される。プリチャージの際は、信号ＰＲ０でｎＭＯＳトランジスタ１５１Ａがオン状態とされ、所定のプリチャージ電圧が印加されたグローバルビット線ＧＢＬ０が、接続ビット線ＣＢＬ０を介して、ＳＳＥＬ部１４０で選択されたローカルビット線ＬＢＬに接続される。書き込み及び読み出しの際は、信号ＰＲ０でｎＭＯＳトランジスタ１５１Ａがオン状態とされ、所定の書き込み電圧が印加されたグローバルビット線ＧＢＬ０が、接続ビット線ＣＢＬ０を介して、ＳＳＥＬ部１４０で選択されたローカルビット線ＬＢＬに接続される。
【００２９】
ＬＳＡ部１５０の第２のｎＭＯＳトランジスタ１５２Ａは、接続ビット線ＣＢＬ０に接続され、そのゲート端子に入力される信号（読み出し信号）ＲＤ０によってオン、オフが制御される。メモリセルトランジスタ１３１からのデータの読み出し時には、読み出し信号ＲＤ０によってこのｎＭＯＳトランジスタ１５２Ａがオン状態とされる。ＳＳＥＬ部１４０で選択され、接続ビット線ＣＢＬ０に接続されたローカルビット線ＬＢＬの電圧が、このオン状態のｎＭＯＳトランジスタ１５２Ａを介して、第３のｎＭＯＳトランジスタ１５３のゲート端子に入力される。
【００３０】
ＬＳＡ部１５０の第３のｎＭＯＳトランジスタ１５３は、そのゲート端子に繋がるローカルビット線ＬＢＬの電圧、即ちそのローカルビット線ＬＢＬに接続された、データを読み出すメモリセルトランジスタ１３１の記憶状態に応じた電圧によって、オン、オフする。ｎＭＯＳトランジスタ１５３のドレイン端子は、信号（センスアンプ起動信号）ＳＡＥがゲート端子に入力される第４のｎＭＯＳトランジスタ１５４Ａに接続されている。ｎＭＯＳトランジスタ１５３のドレイン電圧は、信号ＳＡＥでオン状態とされたｎＭＯＳトランジスタ１５４Ａによって、グローバルビット線ＧＢＬ０に伝達される。
【００３１】
ＬＳＡ部１５０の第５のｎＭＯＳトランジスタ１５５は、そのゲート端子に入力される信号（リセット信号）Ｒによってオン、オフが制御される。このｎＭＯＳトランジスタ１５５は、読み出し終了後、信号Ｒによってオン状態とされる。ｎＭＯＳトランジスタ１５５がオン状態とされることで、ｎＭＯＳトランジスタ１５２Ａ及び接続ビット線ＣＢＬ０を介して繋がるローカルビット線ＬＢＬを、接地電圧ＶＳＳにクランプし、リセットする。
【００３２】
尚、ＬＳＡ部１５０には、信号ＰＲ１がゲート端子に入力されるｎＭＯＳトランジスタ１５１Ａａ、及び信号ＲＤ１がゲート端子に入力されるｎＭＯＳトランジスタ１５２Ａａを介して、更に別のＳＳＥＬ部及びメモリセル部（図示せず）が接続される。即ち、この例では、１本のグローバルビット線ＧＢＬ０に、ＬＳＡ部１５０を共有する一対のセクタ（ＳＳＥＬ部、メモリセル部）が繋がっている。図示を省略するもう一方のメモリセル部の、ＳＳＥＬ部で選択されるローカルビット線に接続されワード線で選択されたメモリセルトランジスタに対しても、グローバルビット線ＧＢＬ０を用い、上記同様の書き込み、読み出しが可能になっている。
【００３３】
また、ここでは１本のグローバルビット線ＧＢＬ０に着目し、このグローバルビット線ＧＢＬ０に接続される回路部についてその構成を説明したが、他のグローバルビット線ＧＢＬ１等に接続される回路部についても、上記同様の構成とすることができる。
【００３４】
続いて、上記のような構成を有するメモリセルアレイ１２１Ａでの書き込み動作について説明する。
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して書き込みを行う場合を例にして説明する。
【００３５】
図３及び図４は図２に示すメモリセルアレイでの書き込み動作の一例の説明図である。図３において、（Ａ）は書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、（Ｂ）〜（Ｄ）は書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図２同様、この図３においても、高耐圧トランジスタを太線で示している。また、図４は書き込み時の動作波形の一例を示す図である。
【００３６】
まず、メモリセルアレイ１２１Ａにおける、書き込み時に選択されるグローバルビット線ＧＢＬ（選択グローバルビット線ＧＢＬ０）を含む回路部での“０”の書き込み動作を、図３（Ａ），（Ｂ）及び図４を参照して説明する。
【００３７】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。書き込み動作時には、まず、全てのローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）をＬレベルにする（図４（Ｉ））。ここでは一例として、全ての選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）とする。これにより、全てのｎＭＯＳトランジスタ１４１をオフ状態にする。
【００３８】
次いで、書き込みを行うメモリセルトランジスタ１３１に繋がるローカルビット線ＬＢＬ（選択ローカルビット線ＬＢＬ０）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０）をＨレベル、ここでは一例として９．３Ｖにする（図３（Ａ）及び図４（II））。同時に、書き込みを行うメモリセルトランジスタ１３１に繋がるワード線ＷＬ（選択ワード線ＷＬ０）をＨレベル、ここでは一例として９．３Ｖにする（図３（Ａ），（Ｂ）及び図４（II））。書き込みを行わないメモリセルトランジスタ１３１に繋がるローカルビット線ＬＢＬ（非選択ローカルビット線ＬＢＬ１−ＬＢＬ３）のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ１−Ｓ３）は接地電圧ＶＳＳ（０Ｖ）のままとする（図３（Ｂ）及び図４（II））。
【００３９】
次いで、選択グローバルビット線ＧＢＬ０をＨレベル、ここでは一例として５Ｖにする（図３（Ａ），（Ｂ）及び図４（III））。ｎＭＯＳトランジスタ１５１Ａは、信号ＰＲ０をＨレベル、ここでは一例として９．３Ｖとし、オン状態としておく。選択グローバルビット線ＧＢＬ０がＨレベル（５Ｖ）とされることで、オン状態のｎＭＯＳトランジスタ１５１Ａ、接続ビット線ＣＢＬ０、及びオン状態のｎＭＯＳトランジスタ１４１を介して、選択ローカルビット線ＬＢＬ０もＨレベル（５Ｖ）となる（図３（Ａ）及び図４（III））。ｎＭＯＳトランジスタ１４１がオフ状態とされている非選択ローカルビット線ＬＢＬ１−ＬＢＬ３は、接地電圧ＶＳＳ（０Ｖ）のままである（図３（Ｂ）及び図４（III））。
【００４０】
このようにして選択ローカルビット線ＬＢＬ０がＨレベル（５Ｖ）とされることで、選択ワード線ＷＬ０でオン状態とされているメモリセルトランジスタ１３１に対し、ローカルビット線ＬＢＬ０側からソース線ＳＬ側に書き込み電流が流れる。そして、そのメモリセルトランジスタ１３１のフローティングゲートＦＧにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ１３１に対する書き込みが行われる。このとき、ソース線ＳＬは、接地電圧ＶＳＳ（０Ｖ）にクランプしておく。或いは、抵抗を挿入して書き込み電流が大量に流れるのを抑制するが、この場合は、ソース線ＳＬが０．５Ｖ程度上昇するようになる（図３（Ａ）及び図４（III））。
【００４１】
書き込み後は、一旦全てのローカルビット線ＬＢＬ０−ＬＢＬ３のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）として各ｎＭＯＳトランジスタ１４１をオフ状態にする（図４（IV））。その後、再び選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を元の所定電圧に戻す（図４（Ｖ））。
【００４２】
一方、選択されていないグローバルビット線ＧＢＬ（非選択グローバルビット線ＧＢＬ１）を含む回路部では、図３（Ｃ），（Ｄ）及び図４に示すようになる。
即ち、上記のような書き込み動作の際、非選択グローバルビット線ＧＢＬ１はＬレベル、ここでは一例として接地電圧ＶＳＳ（０Ｖ）とされる（図３（Ｃ），（Ｄ）及び図４（III））。そのため、非選択グローバルビット線ＧＢＬ１に接続ビット線ＣＢＬ１を介して繋がるローカルビット線ＬＢＬ４は、選択信号ＳＥＣＹ（Ｓ０）でオン状態にあるｎＭＯＳトランジスタ１４１により、接地電圧（０Ｖ）となり、電流は流れない（図３（Ｃ）及び図４（III））。また、非選択ローカルビット線ＬＢＬ５−ＬＢＬ７では、選択信号ＳＥＣＹ（Ｓ１−Ｓ３）でオフ状態にあるｎＭＯＳトランジスタ１４１により、電流は流れない（図３（Ｄ）及び図４（III））。このように、非選択グローバルビット線ＧＢＬ１を含む回路部のメモリセルトランジスタ１３１に対しては電流が流れず、書き込みは行われない。
【００４３】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する書き込み動作もこれと同様にして行われる。
【００４４】
また、読み出し動作は、例えば、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にとると、次のように行われる。
【００４５】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。まず、図２のローカルビット線ＬＢＬ０−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ０−Ｓ３（選択信号ＳＥＣＹ）、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａ，１５２Ａａの信号ＲＤ０，ＲＤ１はＨレベルとなっている。この状態から、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ１−Ｓ３、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａａの信号ＲＤ１をＬレベル（０Ｖ）とする。
【００４６】
そして、信号ＰＲ０をＨレベルとし、所定のプリチャージ電圧（電源電圧ＶＤＤ以下）とされた選択グローバルビット線ＧＢＬ０を接続ビット線ＣＢＬ０に接続して、選択ローカルビット線ＬＢＬ０のプリチャージを行う。その後、信号ＰＲ０をＬレベルとしてプリチャージを終え、選択ワード線ＷＬ０をＨレベル（９．３Ｖ）にすると、メモリセルトランジスタ１３１の記憶状態に応じて選択ローカルビット線ＬＢＬ０の電圧が低下するか、又は維持される。選択ローカルビット線ＬＢＬ０の電圧は、ｎＭＯＳトランジスタ１５２Ａを介して、ｎＭＯＳトランジスタ１５３のゲート端子に入力される。このｎＭＯＳトランジスタ１５３のドレイン電圧が、信号ＳＡＥがＨレベルとされてオン状態とされたｎＭＯＳトランジスタ１５４Ａを介して、選択グローバルビット線ＧＢＬ０に伝達される。このときの選択グローバルビット線ＧＢＬ０の電圧によって、メモリセルトランジスタ１３１の記憶情報、即ち“０”又は“１”が読み出される。
【００４７】
読み出し後は、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１の信号Ｓ１−Ｓ３、ｎＭＯＳトランジスタ１５５の信号Ｒ、及びｎＭＯＳトランジスタ１５２Ａａの信号ＲＤ１を、再び元の所定電圧に戻す。
【００４８】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する読み出し動作もこれと同様にして行われる。
【００４９】
上記のようにして書き込み及び読み出しが行われる図２のメモリセルアレイ１２１Ａでは、書き込み及び読み出しのいずれの場合にも、グローバルビット線ＧＢＬが用いられる。ここで、読み出しの場合には、グローバルビット線ＧＢＬにプリチャージ電圧が印加されるが、このプリチャージ電圧は、電源電圧ＶＤＤである１．２Ｖ以下に設定される。一方、書き込みの場合には、グローバルビット線ＧＢＬに、電源電圧ＶＤＤを上回る電圧、ここでは５Ｖが印加される。
【００５０】
そのため、上記のメモリセルアレイ１２１Ａでは、メモリセルトランジスタ１３１やｎＭＯＳトランジスタ１４１のほか、グローバルビット線ＧＢＬの電圧が印加されるトランジスタに高耐圧のものを用いる必要がある。具体的には、図２の点線で囲っている、ＬＳＡ部１５０のｎＭＯＳトランジスタ１５１Ａ，１５１Ａａ，１５２Ａ，１５２Ａａ，１５４Ａ等である。これらのトランジスタは、例えば、電源電圧ＶＤＤである１．２Ｖより高く、９．８Ｖ以下の電圧を印加することができるように形成される。
【００５１】
上記のＬＳＡ部１５０では、ローカルビット線ＬＢＬの電圧がゲート端子に入力されるｎＭＯＳトランジスタ１５３、及び読み出し終了後にローカルビット線ＬＢＬを０ＶにリセットするｎＭＯＳトランジスタ１５５のみ、比較的耐圧を低く設定することができる。これらのトランジスタは、例えば、電源電圧ＶＤＤである１．２Ｖ以下の電圧であれば印加することができるように形成される。
【００５２】
これに対し、グローバルビット線ＧＢＬに接続されるｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５４Ａ等には、書き込み時にグローバルビット線ＧＢＬに電源電圧ＶＤＤを上回る高電圧が印加されることを考慮し、電源電圧ＶＤＤを上回る耐圧構造が採用される。例えば、ゲート絶縁膜の耐圧を上げるためにその膜厚を厚くしたり、拡散層の耐圧を上げるためにドーピング濃度を薄くしたりした構造が採用される。
【００５３】
しかし、このような構造を採用したトランジスタは、一般的には同じ電圧を印加しても動作速度が遅くなる。上記のメモリセルアレイ１２１Ａでは、書き込み時の高電圧を考慮して、このように動作速度の面で能力の低いｎＭＯＳトランジスタ１５１Ａ，１５２Ａ，１５４Ａ等をグローバルビット線ＧＢＬに接続しているため、読み出し時にはその速度が低下してしまい得る。
【００５４】
そこで以下では、グローバルビット線に比較的耐圧の低いトランジスタ（低耐圧トランジスタ）が接続されているフラッシュメモリの一例について説明する。
図５はメモリセルアレイの一例を示す図である。尚、図５において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。
【００５５】
図５に示すメモリセルアレイ１２１は、ＬＳＡ部１５０のトランジスタがいずれも、耐圧が電源電圧ＶＤＤ以下とされた低耐圧トランジスタになっている点で、上記図２に示したメモリセルアレイ１２１Ａと相違している。即ち、例えば、１本のグローバルビット線ＧＢＬ０に着目すると、グローバルビット線ＧＢＬ０の電圧が印加されるｎＭＯＳトランジスタ１５１，１５１ａ，１５２，１５２ａ，１５４等に、低耐圧トランジスタが用いられている。尚、上記図２に示したメモリセルアレイ１２１Ａにおいて、耐圧が電源電圧ＶＤＤを上回る高耐圧トランジスタによってグローバルビット線ＧＢＬ０から分離されていたｎＭＯＳトランジスタ１５３，１５５等には、同様に低耐圧トランジスタが用いられている。
【００５６】
ＬＳＡ部１５０をこのような構成とすることにより、読み出し時のプリチャージの際には、グローバルビット線ＧＢＬ０を、低耐圧のｎＭＯＳトランジスタ１５１を介して、接続ビット線ＣＢＬ０、及び選択されたローカルビット線ＬＢＬと接続することができる。従って、プリチャージの高速化を図ることが可能になる。
【００５７】
また、選択されたローカルビット線ＬＢＬの電圧を、低耐圧のｎＭＯＳトランジスタ１５２を介して、ｎＭＯＳトランジスタ１５３のゲート端子に入力することができる。更に、このｎＭＯＳトランジスタ１５３のドレイン電圧を、低耐圧のｎＭＯＳトランジスタ１５４を介して、グローバルビット線ＧＢＬ０に伝達することができる。従って、選択されたメモリセルトランジスタ１３１からのデータの読み出しの高速化を図ることが可能になる。
【００５８】
ここではグローバルビット線ＧＢＬ０を例にしたが、他のグローバルビット線ＧＢＬ１等についても同様に、その電圧が印加されるトランジスタに低耐圧のものを用いることで、読み出しの高速化が図られるようになっている。
【００５９】
このように、図５に示したメモリセルアレイ１２１では、グローバルビット線ＧＢＬを用いた読み出しの高速化を図ることが可能になる。但し、このメモリセルアレイ１２１では、上記図２のメモリセルアレイ１２１Ａのように、グローバルビット線ＧＢＬに電源電圧ＶＤＤを上回る高電圧を印加するような書き込みは行えない。図５のメモリセルアレイ１２１では、書き込み及び読み出しのいずれの場合にも、グローバルビット線ＧＢＬの電圧を、電源電圧ＶＤＤ以下に抑える必要がある。
【００６０】
そのため、図５のメモリセルアレイ１２１では、書き込み時にソース線ＳＬ側から高電圧を印加してメモリセルトランジスタ１３１に対する書き込みを行う。この書き込み時の高電圧を、接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬには伝えないようにし、書き込み時のグローバルビット線ＧＢＬの電圧を、接地電圧ＶＳＳと電源電圧ＶＤＤの振幅に抑えるようにする。
【００６１】
以下、このようなメモリセルアレイ１２１での動作を実現するためにメモリコア１２０に設ける回路、及びそのような回路を用いたメモリセルアレイ１２１での動作について、詳細に説明していく。
【００６２】
はじめに、メモリコア１２０に設ける回路について説明する。
まず、選択信号生成回路について説明する。
図６は選択信号生成回路の一例を示す図である。図７は選択信号生成回路の動作波形の一例を示す図であって、（Ａ）は読み出し時の動作波形の一例、（Ｂ）は書き込み時の動作波形の一例である。
【００６３】
選択信号生成回路２００は、例えば、図１に示したメモリコア１２０のＹ制御回路１２３に設けられる。選択信号生成回路２００の出力Ｓ０−Ｓ３（選択信号ＳＥＣＹ）は、図５に示したＳＳＥＬ部１４０のｎＭＯＳトランジスタ１４１のゲート端子に入力される。図６には、１つの選択信号生成回路２００を示すが、選択信号生成回路２００は、例えば、図５に示したｎＭＯＳトランジスタ１４１に入力される各信号Ｓ０−Ｓ３について、それぞれ設けられる。
【００６４】
図６の選択信号生成回路２００には、書き込みモードであることを示す信号ＰＧＭ、選択信号ＳＥＣＹのプリデコードアドレスを示す信号ＧＳＥＣＹ、セクタ選択アドレスを示す信号ＳＥＣ、Ｙ制御回路１２３の活性化クロックを示す信号ＹＦＣＬＫが入力される。信号ＧＳＥＣＹと信号ＳＥＣのＡＮＤ条件で選択される選択信号生成回路２００が、信号ＹＦＣＬＫがＨレベルである期間に、出力を活性化する。選択信号生成回路２００のＨレベル電源ＶＰＰＩは、スイッチ２１０により、書き込み時（ＰＧＭ＝Ｈ）は１．２Ｖ、それ以外（ＰＧＭ＝Ｌ）では２．５Ｖに切り替えられる。
【００６５】
選択信号生成回路２００は、読み出し及び書き込み前のスタンバイ時には、ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを全て２．５Ｖにする（図７（Ａ），（Ｂ））。これにより、全てのローカルビット線ＬＢＬが、ＬＳＡ部１５０内のｎＭＯＳトランジスタ１５５によって接地電圧ＶＳＳ（０Ｖ）にクランプされる。
【００６６】
選択信号生成回路２００は、読み出し時には、選択セクタ内の非選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを接地電圧ＶＳＳ（０Ｖ）にする（図７（Ａ））。そして、選択信号生成回路２００は、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹのみ２．５Ｖを維持する（図７（Ａ））。このようにして、選択ローカルビット線ＬＢＬのみをＬＳＡ部１５０の接続ビット線ＣＢＬに接続する。例えば、読み出し時に、図５のローカルビット線ＬＢＬ０−ＬＢＬ３を含むセクタが選択され、そのセクタ内のローカルビット線ＬＢＬ０が選択された場合には、信号Ｓ１−Ｓ３が０Ｖとされ、信号Ｓ０のみ２．５Ｖが維持される。これにより、当該セクタ内の選択ローカルビット線ＬＢＬ０のみが、接続ビット線ＣＢＬ０に接続されるようになる。
【００６７】
書き込み時には、信号ＰＧＭがＨレベルとなり、選択信号生成回路２００は、選択セクタ内のローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを、２．５Ｖから一旦接地電圧ＶＳＳ（０Ｖ）にリセットする（図７（Ｂ））。その後、信号ＹＦＣＬＫがＨレベルとなると、選択信号生成回路２００は、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹのみを電源電圧ＶＤＤ（１．２Ｖ）に上げる（図７（Ｂ））。例えば、書き込み時に、図５のローカルビット線ＬＢＬ０−ＬＢＬ３を含むセクタの、ローカルビット線ＬＢＬ０が選択された場合には、０Ｖへのリセット後、信号Ｓ１−Ｓ３は０Ｖのまま、信号Ｓ０のみが１．２Ｖに上げられる。
【００６８】
このように、図５のメモリセルアレイ１２１の書き込みにおいては、選択信号生成回路２００により、選択ローカルビット線ＬＢＬのｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹを、電源電圧ＶＤＤである１．２Ｖにする。この点の詳細については後述する。
【００６９】
続いて、ソース線制御回路について説明する。
図８はソース線制御回路の一例を示す図である。図９はソース線制御回路の動作波形の一例を示す図であって、（Ａ）は読み出し及び書き込み時の動作波形の一例、（Ｂ）は消去時の動作波形の一例である。
【００７０】
ソース線制御回路３００は、例えば、図１に示したメモリコア１２０のＸ制御回路１２２に設けられる。ソース線制御回路３００の出力ＳＬＶは、図５に示したソース線ＳＬに入力される。図８には、１つのソース線制御回路３００を示すが、ソース線制御回路３００は、例えば、図５に示した各ソース線ＳＬについてそれぞれ設けられる。
【００７１】
図８のソース線制御回路３００には、書き込みモードであることを示す信号ＰＧＭ、実際に書き込みパルスを発生する信号ＰＧＭＥＮが入力される。更に、図８のソース線制御回路３００には、消去モードであることを示す信号ＥＲＳ、消去パルスの終了後にローカルビット線ＬＢＬの高電圧をディスチャージする期間を示す信号ＥＲＳＤＩＳ、セクタ選択アドレスを示す信号ＳＥＣが入力される。ソース線制御回路３００のＨレベル電源ＶＨ５ＶＰは、スイッチ３１０により、書き込み時は５Ｖ、それ以外では１．２Ｖに切り替えられる。
【００７２】
ソース線制御回路３００は、読み出し時（信号ＰＧＭがＬレベル時）には、信号ＳＥＣによらず、全セクタでソース線ＳＬを接地電圧ＶＳＳ（０Ｖ）にクランプする（図９（Ａ））。ソース線制御回路３００は、書き込み時（信号ＰＧＭがＨレベル時）には、選択されたセクタで、信号ＰＧＭＥＮがＨレベルである期間、ソース線ＳＬに５Ｖを供給する（図９（Ａ））。
【００７３】
消去時には、選択されたセクタでメモリセルトランジスタ１３１のウェル（ｐウェル）を９．３Ｖにすることで、ソース線ＳＬも９Ｖ程度まで上がる（図９（Ｂ））。ソース線制御回路３００は、信号ＥＲＳＤＩＳがＨレベルである期間、メモリセルトランジスタ１３１の耐圧や劣化の観点で、ソース線ＳＬの電圧をソース線制御回路３００で徐々にディスチャージする（図９（Ｂ））。そして、ソース線制御回路３００は、耐圧や劣化の問題が生じない５Ｖ程度まで下がったら、接地電圧ＶＳＳ（０Ｖ）まで引き下げる（図９（Ｂ））。
【００７４】
図５のメモリセルアレイ１２１の書き込みにおいては、ソース線制御回路３００により、上記のようにソース線ＳＬの電圧を、電源電圧ＶＤＤである１．２Ｖを上回る５Ｖにする。この点の詳細については後述する。
【００７５】
続いて、グローバルビット線に繋がるバッファ回路について説明する。
図１０はバッファ回路の一例を示す図である。図１１はバッファ回路の動作波形の一例を示す図であって、（Ａ）は読み出し時の動作波形の一例、（Ｂ）は書き込み時の動作波形の一例である。
【００７６】
バッファ回路４００は、書き込み用回路部（ライトアンプ）４１０と、読み出し用回路部（リードアンプ）４２０を含む。この図１０に示すようなバッファ回路４００が、各グローバルビット線ＧＢＬについて、それぞれ設けられる。
【００７７】
スタンバイ時には、信号ＰＧＭ１ＸがＨレベル、信号ＰＧＭ０ＺがＬレベルとされて、書き込み用回路部４１０のｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）４１１、ｎＭＯＳトランジスタ４１２が共にオフ状態とされる。信号ＰＲＥＸがＬレベルとされることで、読み出し用回路部４２０のｐＭＯＳトランジスタ（プリチャージトランジスタ）４２１がオン状態とされて、グローバルビット線ＧＢＬがプリチャージ電圧ＶＰＲ（電源電圧ＶＤＤ未満）にプリチャージされる。
【００７８】
読み出し時には、図１０及び図１１（Ａ）に示すように、信号ＬＴＸをＨレベルにして、ＣＭＯＳ伝達ゲート４２２を開ける。尚、信号ＬＴＺは、信号ＬＴＸの逆論理の信号である。また、信号ＬＴＸがＨレベルのときには、ラッチ回路４２４はインバータとして動作する。
【００７９】
そして、信号ＰＲＥＸをＨレベルとしてｐＭＯＳトランジスタ４２１をオフ状態にし、プリチャージを終了する。その後、ＬＳＡ部１５０でデータを読み出すことにより、“０”データの読み出しの場合はグローバルビット線ＧＢＬの電圧が下がり、“１”データの読み出しの場合はグローバルビット線ＧＢＬがプリチャージ電圧ＶＰＲを維持する。グローバルビット線ＧＢＬの電圧はインバータ４２３で反転され、“０”データの読み出しの場合にはＤＡＴＡＢがＨレベルとなり、“１”データの読み出しの場合にはＤＡＴＡＢがＬレベルとなる。
【００８０】
その後、信号ＬＴＸをＬレベル（信号ＬＴＺをＨレベル）にして、ラッチ回路４２４でデータをラッチした後、信号ＰＲＥＸをＬレベルにしてグローバルビット線ＧＢＬをプリチャージ電圧ＶＰＲにプリチャージする。
【００８１】
書き込み時には、図１０及び図１１（Ｂ）に示すように、まず、信号ＰＲＥＸをＨレベルにしてグローバルビット線ＧＢＬのプリチャージを終える。その後、“０”を書き込む場合、即ち選択グローバルビット線ＧＢＬの場合には、信号ＰＧＭ１ＸはＨレベルのまま、信号ＰＧＭ０ＺをＨレベルにして、当該選択グローバルビット線ＧＢＬを接地電圧ＶＳＳ（０Ｖ）にする。“０”を書き込まない場合、即ち非選択グローバルビット線ＧＢＬの場合には、信号ＰＧＭ０ＺをＬレベルのまま、信号ＰＧＭ１ＸをＬレベルにして、当該非選択グローバルビット線ＧＢＬを電源電圧ＶＤＤ（１．２Ｖ）にする。
【００８２】
バッファ回路４００では、読み出し時及び書き込み時のいずれの場合も、グローバルビット線ＧＢＬに印加される電圧が、接地電圧ＶＳＳから電源電圧ＶＤＤの間に抑えられるように制御される。そのため、上記のＬＳＡ部１５０と同様、このバッファ回路４００においても、グローバルビット線ＧＢＬに接続されるトランジスタを、耐圧が電源電圧ＶＤＤとされた低耐圧トランジスタとすることが可能になっている。図１０の例では、バッファ回路４００の書き込み用回路部４１０及び読み出し用回路部４２０に含まれる全てのトランジスタに、そのような低耐圧トランジスタが用いられている。
【００８３】
次に、上記のような回路を含むメモリコア１２０における、メモリセルアレイ１２１の動作について説明する。
まず、書き込み動作について説明する。
【００８４】
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して“０”の書き込みを行う場合を例にして説明する。
【００８５】
図１２及び図１３はメモリセルアレイでの書き込み動作の一例の説明図である。図１２において、（Ａ）は書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、（Ｂ）〜（Ｄ）は書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図５同様、この図１２においても、高耐圧トランジスタを太線で示し、低耐圧トランジスタを細線で示している。また、図１３は書き込み時の動作波形の一例を示す図である。
【００８６】
メモリセルアレイ１２１Ａにおける、書き込み時に選択されるグローバルビット線ＧＢＬ（選択グローバルビット線ＧＢＬ０）を含む回路部での“０”の書き込み動作を、図１２（Ａ）〜（Ｄ）及び図１３を参照して説明する。
【００８７】
電源電圧ＶＤＤは、例えば、１．２Ｖに設定される。書き込み動作時には、まず、全てのローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）のｎＭＯＳトランジスタ１４１に入力する選択信号ＳＥＣＹ（Ｓ０−Ｓ３）をＬレベルとする。ここでは一例として、全ての選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）とし、全てのｎＭＯＳトランジスタ１４１をオフ状態にする（図１３（Ｉ））。
【００８８】
次いで、ｎＭＯＳトランジスタ１５１をオン状態とし、選択グローバルビット線ＧＢＬ０以外のグローバルビット線ＧＢＬ（非選択グローバルビット線ＧＢＬ１）を電源電圧ＶＤＤ（１．２Ｖ）にする（図１２（Ｃ），（Ｄ）及び図１３（II））。選択グローバルビット線ＧＢＬ０は、接地電圧ＶＳＳ（０Ｖ）にクランプする（図１２（Ａ），（Ｂ）及び図１３（II））。同時に、書き込みを行うメモリセルトランジスタ１３１に繋がるワード線ＷＬ（選択ワード線ＷＬ０）をＨレベル、ここでは一例として９．３Ｖにする（図１２（Ａ）〜（Ｄ）及び図１３（II））。尚、このときのソース線ＳＬは、Ｌレベル、ここでは一例として接地電圧ＶＳＳ（０Ｖ）にしておく（図１３（II））。
【００８９】
次いで、書き込みを行うメモリセルトランジスタ１３１に、ドレイン−ソース間電圧Ｖｄｓがかからないようにしながら、ソース線ＳＬをＨレベル、ここでは一例として５Ｖまで上げる（図１３（III））。このようにしてソース線ＳＬをＨレベル（５Ｖ）にすることで、ローカルビット線ＬＢＬ０−ＬＢＬ３もＨレベル（５Ｖ）に上昇するようになる（図１２（Ａ）〜（Ｄ）及び図１３（III））。
【００９０】
次いで、選択ローカルビット線ＬＢＬ０のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０）をＨレベル、ここでは一例として電源電圧ＶＤＤ（１．２Ｖ）にする（図１２（Ａ）及び図１３（IV））。これにより、選択ローカルビット線ＬＢＬ０のｎＭＯＳトランジスタ１４１がオン状態となり、書き込みを行うメモリセルトランジスタ１３１に、ソース線ＳＬ側から選択ローカルビット線ＬＢＬ０側に電流が流れるようになる。そして、そのメモリセルトランジスタ１３１のフローティングゲートＦＧにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ１３１に対する書き込みが行われる。
【００９１】
非選択ローカルビット線ＬＢＬ１−ＬＢＬ３のｎＭＯＳトランジスタ１４１は、選択信号ＳＥＣＹ（Ｓ１−Ｓ３）が接地電圧ＶＳＳ（０Ｖ）でオフ状態にあるため、各々のメモリセルトランジスタ１３１には電流が流れず、書き込みは行われない（図１２（Ｂ）及び図１３（IV））。
【００９２】
非選択グローバルビット線ＧＢＬ１の回路部側では、ローカルビット線ＬＢＬ４のｎＭＯＳトランジスタ１４１のゲート端子に電源電圧ＶＤＤ（１．２Ｖ）の選択信号ＳＥＣＹ（Ｓ０）が入力される（図１２（Ｃ）及び図１３（IV））。しかし、非選択グローバルビット線ＧＢＬ１、及びそれに接続される接続ビット線ＣＢＬ１を、選択信号ＳＥＣＹ（Ｓ０）と同じ電圧レベル（１．２Ｖ）としているため、ゲート−ソース間電圧Ｖｇｓが０Ｖとなる。そのため、ローカルビット線ＬＢＬ４のメモリセルトランジスタ１３１には電流が流れず、書き込みが行われない。
【００９３】
他の非選択ローカルビット線ＬＢＬ５−ＬＢＬ７については、ｎＭＯＳトランジスタ１４１が、接地電圧ＶＳＳ（０Ｖ）の選択信号ＳＥＣＹ（Ｓ１−Ｓ３）でオフ状態にあるため、メモリセルトランジスタ１３１には電流が流れず、書き込みが行われない（図１２（Ｄ）及び図１３（IV））。
【００９４】
このようにメモリセルアレイ１２１では、ｎＭＯＳトランジスタ１４１のゲート−ソース間電圧Ｖｇｓが０Ｖを上回るときに書き込みが行われる。ｎＭＯＳトランジスタ１４１がオフ状態（非選択）のとき、及びそのゲート−ソース間電圧Ｖｇｓが０Ｖになるときには書き込みが行われないようになっている。
【００９５】
書き込み後は、一旦全てのローカルビット線ＬＢＬ０−ＬＢＬ７のｎＭＯＳトランジスタ１４１の選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を接地電圧ＶＳＳ（０Ｖ）として各ｎＭＯＳトランジスタ１４１をオフ状態にする（図１３（Ｖ））。その後、再び選択信号ＳＥＣＹ（Ｓ０−Ｓ３）を元の所定電圧に戻す（図１３（VI））。
【００９６】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する書き込み動作もこれと同様にして行われる。
【００９７】
このように、上記のメモリセルアレイ１２１では、書き込みを行うメモリセルトランジスタ１３１に対し、ソース線ＳＬ側から高電圧（５Ｖ）を印加し、ローカルビット線ＬＢＬ、接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬ側へと電流を流す。これにより、当該メモリセルトランジスタ１３１に対する書き込みを行う。
【００９８】
この書き込み時に、ソース線ＳＬ側から印加する高電圧は、ＳＳＥＬ部１４０のｎＭＯＳトランジスタ１４１の、メモリセルトランジスタ１３１側までしか伝わらない。グローバルビット線ＧＢＬ及び接続ビット線ＣＢＬの電圧は、接地電圧ＶＳＳ（０Ｖ）と電源電圧ＶＤＤ（１．２Ｖ）の振幅とすることができる。このようにして書き込みを行うため、ＬＳＡ部１５０のグローバルビット線ＧＢＬに接続されその電圧が印加されるｎＭＯＳトランジスタ１５１，１５２，１５４等に、耐圧を電源電圧ＶＤＤに設定した低耐圧トランジスタを用いることが可能になっている。
【００９９】
また、前述のように、グローバルビット線ＧＢＬの電圧を制御するバッファ回路４００にも、そのような低耐圧トランジスタを用いることが可能になっている。
続いて、読み出し動作について説明する。
【０１００】
ここでは、便宜上、グローバルビット線ＧＢＬ０を用い、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対して“１”データ、“０”データの読み出しを行う場合を例にして説明する。
【０１０１】
図１４はメモリセルアレイでの読み出し動作の一例の説明図である。図１４において、（Ａ）は“１”データの読み出しの場合を示し、（Ｂ）は“０”データの読み出しの場合を示している。
【０１０２】
“１”データの読み出し、“０”データの読み出しのいずれの場合にも、読み出し前のスタンバイ状態では、ワード線ＷＬ０−ＷＬ３、信号ＰＲ０，ＰＲ１がＬレベル（接地電圧ＶＳＳ）とされ、信号Ｓ０−Ｓ３、信号ＲＤ０，ＲＤ１、信号ＲがＨレベルとされる。スタンバイ状態では、ローカルビット線ＬＢＬ０−ＬＢＬ３がいずれも接地電圧ＶＳＳ（０Ｖ）にクランプされる。
【０１０３】
このような状態から読み出しを開始するには、非選択ローカルビット線ＬＢＬ１−ＬＢＬ３に対応する信号Ｓ１−Ｓ３（選択信号ＳＥＣＹ）、及び信号Ｒ、信号ＲＤ１を接地電圧ＶＳＳ（０Ｖ）とする。その後、信号ＰＲ０をＨレベルとしてグローバルビット線ＧＢＬ０と選択ローカルビット線ＬＢＬ０を接続し、電源電圧ＶＤＤ以下のプリチャージ電圧ＶＰＲにプリチャージする。ここで、ＬＳＡ部１５０のｎＭＯＳトランジスタ１５１に低耐圧トランジスタを用いているため、このプリチャージの高速化を図ることが可能になっている。
【０１０４】
次いで、選択ワード線ＷＬ０をＨレベルにし、信号ＰＲ０を接地電圧ＶＳＳ（０Ｖ）に下げ、プリチャージを終了する。プリチャージを終了すると、“１”データの読み出しの場合には、セル電流で選択ローカルビット線ＬＢＬ０の電圧が下がっていく。“０”データの読み出しの場合には、選択ローカルビット線ＬＢＬ０の電圧が維持される。ここで、選択ローカルビット線ＬＢＬ０の電圧を伝達する、接続ビット線ＣＢＬ０に接続されたｎＭＯＳトランジスタ１５２に低耐圧トランジスタを用いているため、選択ローカルビット線ＬＢＬ０の電圧を伝達する際の高速化を図ることが可能になっている。
【０１０５】
ある程度の時間が経過したタイミングで、信号ＳＡＥをＨレベルにすることで、“１”データの読み出しの場合には、グローバルビット線ＧＢＬ０の電圧が維持され、“０”データの読み出しの場合には、グローバルビット線ＧＢＬ０の電圧が引き下げられる。ここで、信号ＳＡＥが入力されるｎＭＯＳトランジスタ１５４に低耐圧トランジスタを用いているため、グローバルビット線ＧＢＬ０の電圧の維持、引き下げの検出の高速化を図ることが可能になっている。
【０１０６】
信号ＬＴＸがＨレベルとされ、グローバルビット線ＧＢＬ０の電圧が反転され、“１”データの読み出しの場合には、読み出し用回路部４２０の出力ＤＡＴＡＢのＬレベルが確定し、“０”データの読み出しの場合には、出力ＤＡＴＡＢのＨレベルが確定する。ここで、読み出し用回路部４２０には低耐圧トランジスタを用いているため、グローバルビット線ＧＢＬ０とバッファ回路４００の、ラッチの間の遅延時間が小さくなる。
【０１０７】
出力ＤＡＴＡＢの確定後は、信号ＳＡＥを接地電圧ＶＳＳ（０Ｖ）にして電流パスを切断し、信号Ｓ１−Ｓ３（選択信号ＳＥＣＹ）、及び信号Ｒ、信号ＲＤ１をＨレベルにしてスタンバイ状態にリセットする。
【０１０８】
上記のように、メモリセルアレイ１２１では、読み出し時のＬＳＡ部１５０後段の電流パスにあるトランジスタを低耐圧トランジスタとすることにより、読み出し動作全体を高速化することが可能になる。
【０１０９】
ここでは、ワード線ＷＬ０とローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタ１３１に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ１３１に対する読み出し動作もこれと同様にして行われる。
【０１１０】
以上、１ビットを１つのメモリセルトランジスタ１３１で記憶するメモリセルアレイ１２１を含むフラッシュメモリ１００において、グローバルビット線ＧＢＬに接続されその電圧が印加されるトランジスタに、耐圧が電源電圧ＶＤＤの低耐圧トランジスタを用いる。これにより、読み出し時の電流パスを、低耐圧トランジスタを用いて構成することが可能になるため、メモリセルトランジスタ１３１のデータの読み出しを高速化することが可能になる。
【０１１１】
また、グローバルビット線ＧＢＬの電圧が印加されるトランジスタにそのような低耐圧トランジスタを用いるため、書き込み時には、メモリセルトランジスタ１３１のソース線ＳＬ側の端子から高電圧を印加する。そして、ソース線ＳＬ側と反対側の端子に接続されるローカルビット線ＬＢＬ、それに接続される接続ビット線ＣＢＬ及びグローバルビット線ＧＢＬには、電源電圧ＶＤＤ以下の電圧を印加する。これにより、メモリセルトランジスタ１３１に対する書き込みを実現する。
【０１１２】
尚、メモリセルトランジスタ１３１に対する書き込みを行うために、書き込みを行うメモリセルトランジスタ１３１を選択するデコーダをソース線ＳＬ側に追加すると、メモリマクロの面積が大きくなってしまう。そのため、上記のメモリセルアレイ１２１では、ソース線ＳＬ側にはデコーダを追加せず、ソース線ＳＬ側と反対側の端子を選択することで、書き込みを行うメモリセルトランジスタ１３１を選択する。これにより、面積の増加を抑えつつ、ソース線ＳＬ側からの書き込みを可能にしている。
【０１１３】
以上の説明では、ＬＳＡ部１５０及びバッファ回路４００に含まれる、全てのトランジスタを低耐圧トランジスタとする場合について述べたが、必ずしも全てのトランジスタを低耐圧トランジスタとすることを要しない。
【０１１４】
例えば、ＬＳＡ部１５０とバッファ回路４００のうち、ＬＳＡ部１５０の方だけ、全てのトランジスタを低耐圧トランジスタとするといった構成も可能である。また、読み出し速度の一定の向上効果が得られるようであれば、信頼性等の観点から、ＬＳＡ部１５０に含まれるいずれかのトランジスタ、或いはバッファ回路４００に含まれるいずれかのトランジスタに、高耐圧トランジスタを適用することも可能である。
【０１１５】
また、図示したＬＳＡ部１５０及びバッファ回路４００の構成は一例であって、ＬＳＡ部１５０及びバッファ回路４００には、更に別のトランジスタが含まれていてもよい。これらのトランジスタについても、上記同様、グローバルビット線ＧＢＬの電圧が印加されるものには低耐圧トランジスタを用いることが可能である。
【０１１６】
また、以上の説明では、フラッシュメモリを例にして説明したが、ＥＰＲＯＭ等の他の不揮発性メモリについても同様の構成とし、同様の効果を得ることが可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。
【０１１７】
（付記１） ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を有し、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、
前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。
【０１１８】
（付記２） 前記データの読み出し時に、前記第２端子を接地電圧とし、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする付記１に記載の半導体記憶装置。
【０１１９】
（付記３） 前記第１回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、
前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする付記１又は２に記載の半導体記憶装置。
【０１２０】
（付記４） 前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする付記３に記載の半導体記憶装置。
（付記５） 前記データの書き込みを行わないときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧と同じか又は下回るようにすることを特徴とする付記３に記載の半導体記憶装置。
【０１２１】
（付記６） 前記ゲート入力信号及び前記グローバルビット線を前記接地電圧とするか、又は、前記ゲート入力信号を前記電源電圧若しくは前記接地電圧とすると共に前記グローバルビット線を前記電源電圧とすることを特徴とする付記５に記載の半導体記憶装置。
【０１２２】
（付記７） １個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする付記１乃至６のいずれかに記載の半導体記憶装置。
（付記８） ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に電気的に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を含み、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられることを特徴とする半導体記憶装置。
【符号の説明】
【０１２３】
１００ フラッシュメモリ
１０１ コマンド生成回路
１０２ テストモード制御回路
１０３ データ入出力回路
１０４ 内部電圧生成回路
１０５ ＣＡＭアクセス制御回路
１０６ ＣＡＭ
１０７ 動作制御回路
１０８ アドレスコントローラ
１０９ アドレス生成回路
１１０ バス制御回路
１２０ メモリコア
１２１，１２１Ａ メモリセルアレイ
１２２ Ｘ制御回路
１２３ Ｙ制御回路
１２４ リードライトアンプ
１３０ メモリセル部
１３１ メモリセルトランジスタ
１４０ ＳＳＥＬ部
１４１，１５１，１５１ａ，１５１Ａ，１５１Ａａ，１５２，１５２ａ，１５２Ａ，１５２Ａａ，１５３，１５４，１５４Ａ，１５５，４１２ ｎＭＯＳトランジスタ
１５０ ＬＳＡ部
２００ 選択信号生成回路
２１０，３１０ スイッチ
３００ ソース線制御回路
４００ バッファ回路
４１０ 書き込み用回路部
４２０ 読み出し用回路部
４１１，４２１ ｐＭＯＳトランジスタ
４２２ ＣＭＯＳ伝達ゲート
４２３ インバータ
４２４ ラッチ回路
ＷＬ ワード線
ＳＬ ソース線
ＬＢＬ ローカルビット線
ＣＢＬ 接続ビット線
ＧＢＬ グローバルビット線
【特許請求の範囲】
【請求項１】
ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を有し、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、
前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。
【請求項２】
前記データの読み出し時に、前記第２端子を接地電圧とし、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、
前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
１個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項１】
ワード線が接続されるゲート端子並びに、ソース又はドレインの第１端子及び第２端子を有するメモリセルトランジスタと、前記第１端子に接続されたローカルビット線とを含む第１回路部と、
グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第２回路部と、
を有し、
前記第２回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、
前記データの書き込みを行うときには、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第２端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。
【請求項２】
前記データの読み出し時に、前記第２端子を接地電圧とし、前記第１端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、
前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
１個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−４１４１（Ｐ２０１３−４１４１Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３４１６６（Ｐ２０１１−１３４１６６）
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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