【課題】不揮発性半導体記憶装置が備える不揮発性半導体記憶素子を標準的なＣＭＯＳプロセスで製造するトランジスタを用いて構成する。
【解決手段】標準的なＣＭＯＳプロセスによるトランジスタ二個を一組とし備える記憶部２００は、ソース・半導体基板間に発生するバンド間トンネル電流が流れる際に発生する正孔と電子を、半導体基板とゲート酸化膜の境界付近にある結晶欠陥にトラップさせる。結晶欠陥に正孔又は電子をトラップしたトランジスタは閾値が変化するので、記憶部２００が備えるＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の閾値の変化によるドレイン電流の差をＳＲＡＭ部１００が備えるセンスアンプ回路で検出することにより記憶されたデータの読み出しを行う。 （もっと読む）

【課題】 読み出し時の電圧を書き込み時の電圧まで上げても誤書き込みの起きない半導体装置を提供する。
【解決手段】 オン耐圧の異なるＭＯＳトランジスタを同一基板上に形成し、オン耐圧の低い方のＭＯＳトランジスタを記憶素子として用い、ゲートオン状態でドレイン耐圧が低いことを利用してオン耐圧の低い方のＭＯＳトランジスタのドレイン／基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行う。 （もっと読む）

【課題】歩留まりを向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリチップ１５−１〜１５−８と、前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップ１７と、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器１４とを具備する。 （もっと読む）

【課題】半導体装置の製造工程数を少なくする為に、トランジスタを不揮発メモリ素子として利用する為の情報書込方法を提供する。
【解決手段】第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ１０ｂ、並びに第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び第１ゲート電極と同じ形状の第２ゲート電極を具備していて第１トランジスタと同一導電型の第２トランジスタ１０ｂを具備する半導体装置に情報を書き込む情報書込方法であって、第１ゲート絶縁膜に電子又は正孔を捕捉させて、第１トランジスタの閾値電圧の絶対値を低下させて規定値超にし、かつ第２トランジスタの閾値電圧の絶対値を規定値未満に維持することにより、第１トランジスタ１０ｂ及び第２トランジスタ１０ｂの一方に０を記憶させ、他方に１を記憶させて情報を書き込む。 （もっと読む）

【課題】標準的なＣＭＯＳＩＣの製造工程で電気的な書換えが可能な不揮発性メモリの形成が可能となり、集積回路の調整用等として汎用性に優れる不揮発性メモリ用素子を提供する。
【解決手段】浮遊ゲートＦＧをそれぞれ具備するＰＭＯＳトランジスタＴｒ１、ＰＭＯＳトランジスタＴｒ２及びＮＭＯＳトランジスタＴｒ３を形成するとともに、ＰＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とを互いに分離されたウェル上に形成した。 （もっと読む）

【課題】記憶素子として用いられるアンチフューズ素子の絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、読み出し信号ＲＥＡＤの入力後所定のタイミングでセンスノード１１ａを初期化する初期化信号ＥＱＬを出力すると共に、入力後所定のタイミングでセンスアンプ１４を活性化させるための読み出し動作用センスアンプ活性化信号ＮＡＳＥを出力する制御回路２１と、通常のデータ読み出しが実行される場合に、読み出し動作用センスアンプ活性化信号ＮＡＳＥをセンスアンプ活性化信号ＳＡＥとして出力する一方、アンチフューズ１１のゲート絶縁膜を破壊される前のテストの実行が指示された場合に、読み出し信号ＲＥＡＤの反転信号をセンスアンプ活性化信号ＳＡＥとして出力する切り替え回路２２とを備える。 （もっと読む）

【課題】第１メモリと、第１メモリとはデータの記憶方式が異なる第２メモリとを同時にテストすること。
【解決手段】本発明の半導体装置（１００）は、複数のセクタに分割された第１メモリセルアレイ（１０；１０−１）と消去時間設定レジスタ（１４）とを備えた第１メモリ（１０１）と、第１メモリセルアレイ（１０；１０−１）とはデータの記憶方式が異なる第２メモリセルアレイ（２０；２０−１）を備えた第２メモリ（１０２）とを具備している。まず、１セクタに格納されたデータを消去する消去時間を保証するためのセクタ消去保証時間を消去時間設定レジスタ（１４）に設定する。次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 （もっと読む）

【課題】被試験デバイスのテスト時のスループットを向上することのできるメモリテストシステムを実現すること。
【解決手段】ＤＵＴ部１７をテストするテストパターンを生成するＡＬＰＧ１３と、テストトパターンに基づいて、ＤＵＴ部１７に印加する信号波形を整形するＦＣ部１４を含むプログマラブル論理回路１６と、ＦＣ部１４により整形された信号をＤＵＴ部１７に送信し、当該送信信号に対する応答信号をＤＵＴ部１７より受信するＰＥ部１５と、ＰＥ部１５とＤＵＴ部１７との間で信号を送受信する際に、テスタピンの総数Ｍ及びピンの数ｍ２を記憶するＲＡＭ１２と、テスタピンの総数Ｍ及びピンの数ｍ２を読み出して、テスト可能なＤＵＴ部１７のＤＵＴ１〜ＤＵＴｎの数を算出し、当該算出した数にＦＣ部１４のＦＣ１〜ＦＣｎの数を設定する制御部１１と、を備える。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセス工程内で実装が可能な、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供する。
【解決手段】 Ｐ型半導体基板１上に分離形成された２つのＮ型の第１不純物拡散層９、１０と、両拡散層に挟まれる第１チャネル領域１６の上部領域に第１ゲート絶縁膜５を介して形成される第１ゲート電極７と、ウェル３上に形成されるＰ型の第２不純物拡散層１１及び１２と、この上部に第２ゲート絶縁膜４を介して形成される第２ゲート電極６とで第１キャパシタ４１ａを形成し、第２不純物拡散層１１（１２）に隣接するウェル３と、この上部領域に第３ゲート絶縁膜２６を介して形成される第３ゲート電極２７とで第２キャパシタ４１ｂを形成し、両キャパシタの電極に対して夫々異なる電圧を印加可能に構成されている。 （もっと読む）

【課題】 注入効率の改善と製造工程の簡素化の両立が実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】 第１導電型の半導体基板２上に、第２導電型の第１不純物拡散領域４及び第２不純物拡散領域３を有し、両領域間に、第１絶縁膜５、電荷蓄積層６、第２絶縁膜７、及び第１ゲート電極８を下から順に積層してなる第１積層部１５と、第３絶縁膜９及び第２ゲート電極１０を下から順に積層してなる第２積層部と、を有するメモリセル１を備えて構成される不揮発性半導体記憶装置であって、前記第１積層部１５と前記第２積層部１６とに挟まれた領域が、不純物密度が前記第１及び第２不純物拡散領域より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定されている前記第２導電型の第３不純物拡散領域１３で構成される。 （もっと読む）

【課題】書き込み効率の向上とメモリ容量の大容量化を実現できる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルを３次元構造化し、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを３次元化によりドレイン端に対して大きな立体角で配置される電荷蓄積層に注入してビットデータの書き込みを行う
。これにより従来のバンド間ホットエレクトロン注入を用いた書き込み方式に比べ書き込み効率が向上し、３次元化、多段積層化により大容量化を実現する。 （もっと読む）

【課題】 プロセスを簡単化するため、低電圧で操作できてＳＯＣ製作工程の統合された通常ロジックプロセスで製作できる単一ポリ不揮発性メモリーセルを提供する。
【解決手段】 集積回路はコア回路と、単一ポリ不揮発性メモリーセルのアレイがはめ込まれた入出力回路とを含み、各単一ポリ不揮発性メモリーセルは第二トランジスター２０２と直列接続される第一トランジスター２０１を具える。第一トランジスター２０１並びに第二トランジスタ２０２ーは半導体基板のウェルに形成される。第一トランジスター２０１は単一ポリフローティングゲート３０６と、第一ドレイン領域３０２と第一ソース領域とを含み、第二ＰＭＯＳトランジスター２０２は単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。 （もっと読む）

【課題】デュアルチャンネル単層ポリシリコンＥＰＲＯＭ装置及びその駆動方法を提供する。
【解決手段】単層ポリシリコン不揮発性メモリーセルは第一導電型のイオンウェルと、第二導電型のソースドープ領域と、第二導電型のドレインドープ領域と、ソースドープ領域とドレインドープ領域の間に設けられ、閾値電圧Ｖｔｈを有する第一チャンネル領域と、第一チャンネル領域と電気的性質が同じである第二チャンネル領域に分けられるチャンネル領域と、第一チャンネル領域の真上に設けられるゲート誘電膜と、ゲート誘電膜の上に重ねて設けられるコントロールゲートと、コントロールゲートの側壁に設けられ、第二チャンネル領域の真上に位置し、フローティングにされる電荷捕獲媒体を備えるスペーサーと、コントロールゲートとソースドープ領域の間に設けられる第二導電型の低濃度ドレイン（ＬＤＤ）領域とを含む。 （もっと読む）

【課題】テストコストを低減可能な半導体記憶装置を提供すること。
【解決手段】フローティングゲートと制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルＭＣと、マトリクス状に配置されたメモリセルＭＣを備えたメモリセルアレイ１１と、ビット線に電圧を与える第１電圧供給回路１４、１６と、ソース線に電圧を与える第２電圧供給回路１５、１７とを具備し、第１電圧供給回路１４、１６は、隣接するビット線間に第１電位差５Ｖが生じ、且つソース線を挟んで隣接するビット線間に第１電位差より小さい第２電位差０Ｖが生じるようにビット線に対して電圧を印加し、第２電圧供給回路１５、１７は、隣接するソース線とビット線との間に、第２電位差より大きい第３電位差５Ｖが生じるようにソース線に対して電圧を印加する。 （もっと読む）

【課題】トラップされた電荷の空間的な分布を決定する必要がある。
【解決手段】パルス上側レベル変化を用いたテスト下で、第１の電荷ポンピング測定をデバイスに実施し、そしてパルス下側レベル変化を用いて第２の電荷ポンピング測定を実施する。得られたデータは、空間的な分布を抽出するために結合される。これは、電荷ポンピング電流Ｉcpの複数の値に対する電荷ポンピングカーブから、空間的な電荷分布の見積もりを再構築して、電荷ポンピング電流Ｉcpと半導体デバイスの計算されたチャンネル長 Ｌcalcとの間の関係により行う。対応する計算されたチャンネル長Ｌcalcが半導体デバイスの有効チャンネル長Ｌeffと実質的に等しい値が、前記複数のＩcp値から得られ、そして、空間的な電荷分布は、得られたＩcpの値を用いて電荷ポンピングカーブから再構築される。 （もっと読む）

【課題】本発明は保安リダンダンシーブロックを具備したＮＡＮＤフラッシュメモリ装置に関する。
【解決手段】本発明によるＮＡＮＤフラッシュメモリ装置は、メインデータを貯蔵するメインブロックと、保安データを貯蔵する保安ブロックと、前記メインブロックまたは保安ブロックにフェイルが発生した時にフェイルになったブロックを取り替えるためのリダンダンシーブロックとを含む。ここで、前記リダンダンシーブロックは、ヒューズ情報に応じて前記保安ブロックを保安リダンダンシーブロックに取り替える。また、前記リダンダンシーブロックは別途の保安リダンダンシーブロックを具備して前記保安ブロックをリペアする。本発明によると、保安ブロックにフェイルが発生した場合に、ＮＡＮＤフラッシュメモリ装置をフェイル処理しなければならない従来の問題点を改善することができる。 （もっと読む）

不揮発性半導体記憶装置は、データを記憶するメモリセルと、第１のレファレンスセルと、第１のレファレンスセルの閾値をチェックするチェック回路と、 第１のレファレンスセルの閾値が所定の固定値より小さいか略等しいことをチェック回路が検出するとそれに応答してメモリセルのデータを消去する消去回路を含むことを特徴とする。
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【課題】８ビット出力モードにも１６ビット出力モードにも設定できるとともに、いずれのビット出力モードでもテストできるメモリ装置を提供する。
【解決手段】８ビット出力モードにも１６ビット出力モードにも設定できるメモリ装置において、８ビット出力モードの場合は、アドレスビットの最上位ビットの値に応じて８本ずつのデータ出力線のうちいずれかの８本のビット線をデータ出力線として選択するとともに、不良セルが存在した場合にリペアセルで代替させるための不良セルの存在するメモリアドレスを当該最上位ビットを含めて比較部に記憶させておいて、代替動作をさせ、１６ビット出力モードの場合は、１６本のビット線を全てデータ出力線として使用するとともに、当該最上位ビットの値に拘わらず比較部を介して代替動作をさせる。 （もっと読む）

【課題】 データ記録媒体にデータの実体が残っている場合には、ＦＡＴまたはディレクトリが破壊された場合でもデータを復活する。
【解決手段】 ユーザデータエリア２に記録されるデータの各ページは、データ部１１と冗長部１２とからなり、冗長部１２にリンク情報１４が記録されている。リンク情報は、そのブロックを書き込んだ直前に書き込まれたブロックの論理アドレス番号である。リンク情報１４が記録されていると、ディレクトリテーブル３および／またはＦＡＴチェイン４を読み出すことができなくても、ファイルの実体データが残っていれば、リンク情報１４を後ろから順にたどることによって、その実体データを復活できる。 （もっと読む）

【課題】 スクリーニングテストにおいて、リテンション不良の不揮発性メモリセルを効率よく検出し、半導体装置の信頼性を向上させる。
【解決手段】 プローブテストにおいて、メモリセルを故意に過消去状態にし（ステップＳ２０１）、メモリセル周辺に過剰に電子が存在する状態にする。その後、チェッカパターンを通常の書き込みレベルよりも浅い書き込みレベルで書き込みする（ステップＳ２０２）。続いて、書き込んだチェッカパターンの読み出を行い、半導体装置の良／不良の判定を行う（ステップＳ２０３）。再びメモリセルを過消去状態にした後（ステップＳ２０４）、ステップＳ２０２で書き込んだ反転データを浅い書き込みレベルで書き込んだ後（ステップＳ２０５）、ステップＳ２０５で書き込んだチェッカパターンの読み出しテストを行い、良／不良を判定する（ステップＳ２０５）。 （もっと読む）