【課題】電流を正確にレプリカすることのできるレプリカ回路を提供すること。
【解決手段】
第１導電型の第１のトランジスタと、第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタと、第１のトランジスタのドレインに参照電圧が供給されるように第１のトランジスタのゲート電圧を制御する第１の制御手段と、第４のトランジスタのドレインに参照電圧が供給されるように第２のトランジスタのゲート電圧を制御する第２の制御手段とを具備するレプリカ回路。 （もっと読む）

【課題】チャージポンプ回路を駆動するクロックバッファ回路に流れる瞬時電流を抑制すること。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。 （もっと読む）

【課題】 ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができるようにするとともに、メモリセルに対してビットデータの書き込み（プログラム）を行った後、そのベリファイを行う際に比較的大きな電荷の充放電が生じるという問題を解消してデータの読み書きの高速化および低消費電力化を図った不揮発性半導体記憶装置およびその読み書き制御方法を提供する。
【解決手段】 プログラム動作時のｔ７で、選択メモリセルのセルウェルに４Ｖ、ドレインに０Ｖ、ゲートに１０Ｖ、ソースにＶＣＣをそれぞれ印加し、続くベリファイ時のｔ１３において、セルウェルの電圧を４Ｖにしたまま、選択ワード線ＷＬを−５Ｖにする。また、このときＷＬは通常の読み出し時の電圧より絶対値が高い電圧（−５Ｖ）に設定しておく。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】１つの回路で正負高電圧を効率良く発生する高電圧発生回路を提供する。
【解決手段】チャージポンプ回路を構成するＮＭＯＳトランジスタが配置されるＰウエル及び、本Ｐウエルの周辺及び底面を囲むＮウエルで形成される寄生ダイオードが順バイアスにならないように各々のウエル電位を正確に制御することで、負高電圧出力時はＳＷ２、ＳＷ３を導通状態とし、正高電圧出力時はＳＷ１、ＳＷ４を導通状態とすることで、１つの回路で正負高電圧を効率良く発生可能なチャージポンプ回路を実現できる。 （もっと読む）

【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。
【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。 （もっと読む）

【課題】 セル面積の著しい増加を招かず、しかし、ディスターブの問題を解決した不揮発性記憶素子を提供すること。
【解決手段】 半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含む不揮発性半導体記憶装置。 （もっと読む）

【課題】電界ストレスの問題を解決するレベル変換回路を提供する。
【解決手段】第１の所定電位が印加される第１の端子と第２の所定電位が印加される第２の端子との間に接続され、第１の入力信号を第１の所定電位または第２の所定電位に変換して出力する第１の変換回路と、第３の所定電位が印加される第３の端子と第４の所定電位が印加される第４の端子との間に接続され、第１の変換回路の出力に応じた第２の入力信号を第３所定電位または第４の所定電位に変換して出力する第２の変換回路と、から構成されるレベル変換回路。 （もっと読む）

【課題】ディスターブストレスを緩和できるＰチャネル型不揮発性半導体記憶装置提供する。
【解決手段】半導体基板に形成されたＮ型ウェルと、それぞれ、Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域及び第２のＰ＋領域と、Ｎ型ウェルの第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第１の方向と直行する第２の方向に配置され、第１のＰ＋領域と接続された第１の配線と、第２の方向に配置され、第２のＰ＋領域と接続された第２の配線とを有することを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】スケーラビリティが高く、ビットまたはバイト単位の書き換えが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶素子をマトリックスに配列し、Ｙ側にページバッファを設ける。１本のワード線に接続されたメモリセルのデータをページバッファに読み出したのち、これらのメモリセルのデータを消去する。そして、ページバッファに読み出したデータのうち１または複数のデータを書き換え、書き換えられたページバッファの内容を前記１本のワード線に接続された各メモリセルに書き戻す。これを高速に行うことにより、ビットまたはバイト単位の書き換えをエミュレートする。 （もっと読む）