電圧変換回路及び不揮発性半導体記憶装置
【課題】チャージポンプ回路を駆動するクロックバッファ回路に流れる瞬時電流を抑制すること。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換回路及び不揮発性半導体記憶装置に関する。特に、転送ゲートトランジスタのドレインをまず第１のキャパシタを介して昇圧し、ついでそのゲートを第２のキャパシタを介して駆動することによって昇圧された電圧を転送ゲートトランジスタのソース側に伝達するよう構成した電圧変換回路において、その第１及び第２のキャパシタの他端を駆動するクロックバッファ回路の改良に関する。
【背景技術】
【０００２】
不揮発性メモリ等の半導体装置において、電源電圧ＶＣＣを昇圧してこれよりも高い電圧ＶＰを生成するチャージポンプ回路が用いられることがある。
【０００３】
図９（ａ）は従来のチャージポンプ回路の回路図である。電源電圧ＶＣＣと昇圧電圧ＶＰが提供されるノードとの間に、ＮＭＯＳから構成されるトランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１（例として５つのトランジスタが直列接続されている例を示したが、昇圧電圧の値に応じてさらに多くの段数のトランジスタが直列接続されても良い。）が直列に接続されている。
【０００４】
トランジスタＴ０１とＴ１１の間、Ｔ１１とＴ２１の間、Ｔ２１とＴ３１の間、Ｔ３１とＴ４１の間の各ノードをそれぞれ、ＣＰＤ１、ＣＰＤ２、ＣＰＤ３、ＣＰＤ４とする。トランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１の各ゲートの各ノードをＣＰＧ０、ＣＰＧ１、ＣＰＧ２、ＣＰＧ３、ＣＰＧ４とする。
【０００５】
ＶＣＣとＣＰＧ０との間にはＮＭＯＳから構成されるトランジスタＴ０２が接続され、そのゲートはＣＰＤ１に接続されている。ＣＰＤ１とＣＰＧ１との間にはＮＭＯＳから構成されるトランジスタＴ１２が接続され、そのゲートはＣＰＤ２に接続されている。ＣＰＤ２とＣＰＧ２との間にはＮＭＯＳから構成されるトランジスタＴ２２が接続され、そのゲートはＣＰＤ３に接続されている。ＣＰＤ３とＣＰＧ３との間にはＮＭＯＳから構成されるトランジスタＴ３２が接続され、そのゲートはＣＰＤ４に接続されている。ＣＰＤ４とＣＰＧ４との間にはＮＭＯＳから構成されるトランジスタＴ４２が接続され、そのゲートはＶＰに接続されている。
【０００６】
ＣＰＧ０にはキャパシタＣ００が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ１にはキャパシタＣ１２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ２にはキャパシタＣ２２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ３にはキャパシタＣ３２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ４にはキャパシタＣ４２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。
【０００７】
ＣＰＤ１にはキャパシタＣ１１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ２にはキャパシタＣ２１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。ＣＰＤ３にはキャパシタＣ３１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ４にはキャパシタＣ４１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。
【０００８】
図９（ｂ）はこのような従来のチャージポンプ回路を駆動する駆動信号ＤＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ１、ＧＣＬＫ２の各波形を示した図である。ＤＣＬＫ１の正パルスの中にＧＣＬＫ１の正パルスが含まれ、ＤＣＬＫ２の正パルスの中にＧＣＬＫ２の正パルスが含まれるように波形整形されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−１９８８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１０（ａ）は図９（ｂ）の駆動信号ＤＣＬＫ１を発生するクロックバッファ回路、図１０（ｂ）は駆動信号ＧＣＬＫ１を発生するクロックバッファ回路、図１０（ｃ）は駆動信号ＤＣＬＫ２を発生するクロックバッファ回路、図１０（ｄ）は駆動信号ＧＣＬＫ２を発生するクロックバッファ回路である。
【００１１】
図１０（ａ）のクロックバッファ回路を例にとると、この回路は、インバータＩＮ１１、ＩＮ１２、ＩＮ１３、ＩＮ１４を継続接続させた構成をとっている。図中の数値（インバータＩＮ１１における３．２ｎｍ、１．６ｕｍ）は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅である（インバータＩＮ１１においては、ＰＭＯＳトランジスタのゲート幅は３．２μｍ、ＮＭＯＳトランジスタのゲート幅は１．６μｍである。）。
【００１２】
図１０（ｂ）のクロックバッファ回路を例にとると、この回路も、インバータＩＮ１５、ＩＮ１６、ＩＮ１７、ＩＮ１８を継続接続させた構成をとっている。しかしながら、インバータを構成するトランジスタのゲート幅は図１０（ａ）それよりも小さく、その結果、図１０（ａ）のクロックバッファ回路の方が、図１０（ｂ）のクロックバッファ回路よりも駆動能力が高い。
【００１３】
図１０（ｃ）及び図１０（ｄ）の各クロックバッファ回路は、それぞれ、図１０（ａ）及び図１０（ｂ）に相当する回路（インバータＩＮ２１、ＩＮ２２、ＩＮ２３及びＩＮ２４の継続接続回路並びにインバータＩＮ２５、ＩＮ２６、ＩＮ２７及びＩＮ２８の継続接続回路）である。
【００１４】
図１０の各クロックバッファ回路を用いて駆動信号を生成し、この生成された駆動信号によって図９（ａ）のチャージポンプ回路を駆動した場合の駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ２の各波形は、実際には、図１１に示したような形状となる。ここで、ＤＣＬＫ１の垂れ下がりが発生している。これは、駆動信号ＧＣＬＫ１がＬ（ロウレベルであるＶＳＳ）からＨ（ハイレベルであるＶＣＣ）に遷移するとトランジスタＴ１１が導通し、電流がＣＰＤ１からＣＰＤ２へと流れるために、キャパシタＣ１１にも電流が流れる。その影響で、ＤＣＬＫ１が低くなる。同時に、電流が流れ込むことによってＤＣＬＫ２が浮き上がる。同様に、駆動信号ＧＣＬＫ２がＬ（ロウレベルであるＶＳＳ）からＨ（ハイレベルであるＶＣＣ）に遷移するとトランジスタＴ２１が導通し、電流がＣＰＤ２からＣＰＤ３へと流れるために、キャパシタＣ２１にも電流が流れる。その影響で、ＤＣＬＫ２の垂れ下がりが発生する。
【００１５】
このような駆動信号の垂れ下がりや浮き上がりは、チャージポンプ回路の効率の低下につながる。
【００１６】
そこで、このようなＤＣＬＫ１及びＤＣＬＫ２の垂れ下がりや浮き上がりをできるかぎり抑えるため、図１０（ａ）及び図１０（ｃ）の各クロックバッファ回路には大きな駆動能力が必要とされる。図１０の例では、図１０（ａ）及び図１０（ｃ）の各クロックバッファ回路は図１０（ｂ）及び図１０（ｄ）の８倍の駆動能力となるようにトランジスタのゲート幅を設定している。
【００１７】
しかしながら、一方で、駆動信号ＤＣＬＫ１及びＤＣＬＫ２を生成する各クロックバッファ回路に大きな駆動能力を与えると、他方で、瞬時的なピーク電流が発生するという問題が生じる。図１１に、これらクロックバッファ回路において、ＶＣＣからＶＳＳに向かって流れる電流の総和ＩＣＣを併せて示す。駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルアップ駆動能力が、駆動信号ＧＣＬＫ１を発生するクロックバッファ回路よりも極めて大きいため、駆動信号ＤＣＬＫ１がＬからＨへと遷移する時（ｔ３）に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号ＤＣＬＫ２がＬからＨへと遷移する時（ｔ７）に、瞬時的に大きな電流がクロックバッファ回路に流れる。
【００１８】
また、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルダウン駆動能力が、駆動信号ＧＣＬＫ１を発生するクロックバッファ回路よりも極めて大きいため、駆動信号ＤＣＬＫ１がＨからＬへと遷移する時（ｔ６）に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号ＤＣＬＫ２がＨからＬへと遷移する時（ｔ１０）に、瞬時的に大きな電流がクロックバッファ回路に流れる。
【００１９】
このようなピーク電流によって、局所的な電源電圧の低下や、大きな電流変化ｄｉ／ｄｔに起因するインダクタの作用で、ノイズ源となるという問題が生じる。
【００２０】
そこで、本発明は、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減した電圧変換回路を提供することを目的とする。また、そのような電圧変換回路を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一実施形態として、第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，第１のノードと第３のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，第１のトランジスタのゲートと第４のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，第１の制御信号（ＤＣＬＫ１０）に応答して第３のノードを駆動する第１のバッファと，第２の制御信号（ＧＣＬＫ１０）に応答して第３のノードを駆動する第２のバッファと，を具備し，第１のバッファは，第１の制御信号の遷移時の駆動能力が，第２の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。
【００２２】
第１のバッファは，出力が共通に第３のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，第１のインバータは第１の制御信号に応答して第３のノードを駆動し，第２のインバータは第１の制御信号及び第２の制御信号の双方に応答して第３のノードを駆動してもよい。
【００２３】
第２のインバータは，第２のトランジスタ（Ｔ３８）を具備し，第３のトランジスタのゲートは，第１の制御信号及び第２の制御信号の双方の論理をとることによって駆動されてもよい。
【００２４】
さらに，第１のノードと第１のトランジスタのゲートとの間に接続された第３のトランジスタ（Ｔ１２）を具備してもよい。
【００２５】
本発明の他の実施形態として、第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，第２のノードと第３のノード（ＣＰＤ３）とに接続された第２のトランジスタ（Ｔ２１）と，第１のノードと第４のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，第１のトランジスタのゲートと第５のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，第２のノードと第６のノード（ＤＣＬＫ２）との間に接続された第３のキャパシタ（Ｃ２１）と，第２のトランジスタのゲートと第７のノード（ＧＣＬＫ２）との間に接続された第４のキャパシタ（Ｃ２２）と，第１の制御信号（ＤＣＬＫ１０）に応答して第４のノードを駆動する第１のバッファと，第２の制御信号（ＧＣＬＫ１０）に応答して第５のノードを駆動する第２のバッファと，第３の制御信号（ＤＣＬＫ１０）に応答して第６のノードを駆動する第３のバッファと，第４の制御信号（ＧＣＬＫ１０）に応答して第７のノードを駆動する第４のバッファと，を具備し，第１のバッファは，第１の制御信号の遷移時の駆動能力が，第２の制御信号の遷移時の駆動能力よりも低く，第３のバッファは，第３の制御信号の遷移時の駆動能力が，第４の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。
【００２６】
第１のバッファは，出力が共通に第４のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，第１のインバータは第１の制御信号に応答して第４のノードを駆動し，第２のインバータは第１の制御信号，第２の制御信号及び第４の制御信号に応答して第４のノードを駆動し，第３のバッファは，出力が共通に第６のノードに接続された第３のインバータ（ＩＮ５４）と第４のインバータ（Ｔ５８，Ｔ５９）を具備し，第３のインバータは第３の制御信号に応答して第６のノードを駆動し，第４のインバータは第３の制御信号及び第４の制御信号及び第２の制御信号に応答して第６のノードを駆動してもよい。
【００２７】
第２のインバータは，第３のトランジスタ（Ｔ３８）及び第４のトランジスタ（Ｔ３９）を具備し，第３のトランジスタのゲートは，第１の制御信号及び第２の制御信号の双方の論理をとることによって駆動され，第４のトランジスタは，第１の制御信号及び第４の制御信号の双方の論理をとることによって駆動され，第４のインバータは，第５のトランジスタ（Ｔ５８）及び第６のトランジスタ（Ｔ５９）を具備し，第５のトランジスタのゲートは，第３の制御信号及び第４の制御信号の双方の論理をとることによって駆動され，第６のトランジスタは，第３の制御信号及び第２の制御信号の双方の論理をとることによって駆動されてもよい。
【００２８】
さらに，第１のノードと第１のトランジスタのゲートとの間に接続された第７のトランジスタ（Ｔ１２）と，第２のノードと第２のトランジスタのゲートとの間に接続された第８のトランジスタ（Ｔ２２）と，を具備してもよい。
【００２９】
本発明の一実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有する。
【００３０】
本発明の他の実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有する。
【発明の効果】
【００３１】
本発明によれば、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減したチャージポンプ回路を提供できる。また、そのような電圧変換回路を有する半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
【図２】本発明の一実施形態に係る高電圧レギュレータ回路の機能ブロック図である。
【図３】本発明の一実施形態に係る高電圧発生回路の機能ブロック図である。
【図４】本発明の一実施形態に係るチャージポンプ回路の回路図である。
【図５】本発明の一実施形態に係るクロックバッファ回路の回路図である。
【図６】本発明の一実施形態に係るクロックバッファ回路の回路図である。
【図７】本発明の一実施形態に係るクロックバッファ回路及び電圧変換回路の各ノードにおける電圧の波形図である。
【図８】本発明の一実施形態に係るクロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。
【図９】従来のチャージポンプ回路及びその駆動信号の波形図である。
【図１０】従来のチャージポンプ回路を駆動するためのクロックバッファ回路の一例である。
【図１１】従来のチャージポンプ回路を駆動するためのクロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。
【発明を実施するための形態】
【００３３】
以下、本発明を実施するための形態を実施形態として説明する。なお、本発明は、以下に説明する実施形態に何ら限定されることはない。以下に説明する実施形態を種々に変形して本発明を実施することが可能である。
【００３４】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。この不揮発性半導体記憶装置は、いわゆる記憶機能のみを有してもよいし、ＣＰＵコア等とともに混載されるいわゆるメモリコアであってもよい。この不揮発性半導体記憶装置は、電源電圧ＶＣＣ（例えば、１．８Ｖ）と接地電圧ＶＳＳからなる単一電源で動作する。この不揮発性半導体記憶装置には、アドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）等が供給され、ＤＱ端子によって、データの入出力が行われる。アドレス信号（ＡＤＤＲ）はアドレスバッファ回路（ＡＤＤＲ ｂｕｆｆｅｒｓ）に供給され、アドレス信号（ＡＤＤＲ）のうち、行アドレス（Ｘ−ＡＤＤＲ）は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に、列アドレス（Ｙ−ＡＤＤＲ）は列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）にそれぞれ供給される。メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）は、電荷蓄積層（浮遊ゲート、窒化膜等）を有するＰ型のＭＯＳトランジスタを行列状に配置して構成され、その制御ゲートはワード線に接続され、ワード線は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）によって駆動される。また、Ｐ型のＭＯＳトランジスタのソースは共通ソース線に、ドレインはビット線にそれぞれ接続され、ビット線は列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）によって選択される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）は、列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）によって駆動される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）はマルチプレクサ回路であり、この回路によって選択されたビット線の電圧（またはそのビット線に流れる電流）は、センスアンプ回路（Ｓｅｎｓｅ Ａｍｐｓ）によってセンスされて読み出しデータとなり、これはページバッファ回路（Ｐａｇｅ ｂｕｆｆｅｒｓ）にラッチされ、書き込みデータローディング回路（Ｐｒｏｇｒａｍ Ｄａｔａ ｌｏａｄｉｎｇ）によって、ページバッファ内アドレス（Ｐａｇｅ−ＡＤＤＲ）に従って、入出力バッファ回路（Ｉ／Ｏ ｂｕｆｆｅｒｓ）を経てＤＱ端子に供給される。
【００３５】
また、ＤＱ端子から供給された書き込みデータは、入出力バッファ回路（Ｉ／Ｏ ｂｕｆｆｅｒｓ）を経てページバッファ回路（Ｐａｇｅ ｂｕｆｆｅｒｓ）にラッチされ、これが書き込みバッファ回路（Ｐｒｏｇｒａｍ ｂｕｆｆｅｒｓ）に保持される。ここに保持されたデータは列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）によって選択されたビット線に供給され、選択されたメモリセルに書き込まれる。書き込みは、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２をそれぞれ供給することによって、バンド間トンネル電流を発生させて電子を電荷蓄積層にトラップさせることによって行う。ここで、高電圧ＶＰ１、高電圧ＶＰ２は、例えば、それぞれ７Ｖ、５Ｖである。
【００３６】
これら読み出し動作及び書き込み動作は、制御信号（ＣＴＲＬ）によって動作するところの、状態遷移装置（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ ｃｋｔ）によって制御される。
【００３７】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）は、状態遷移装置（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ ｃｋｔ）によって制御され、高電圧ＶＰ１、高電圧ＶＰ２及び負電圧ＶＮを出力する。高電圧ＶＰ１及び負電圧ＶＮは、行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に供給され、高電圧ＶＰ２はウェルバイアス制御回路（Ｗｅｌｌ ｂｉａｓ ＣＴＲＬ）に供給される。上述したとおり、書き込み時には、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２がそれぞれ供給される。
【００３８】
図２は、本発明の一実施形態に係る高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）の機能ブロック図の一部である。ＶＰ１、ＶＰ２及びＶＮの三電圧を出力する場合には、同様の回路（負電圧発生回路の場合は、回路のＰＮを反転させ信号の正負を反転させた負電圧発生回路となる。）が三系統配置される。
【００３９】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）は、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌａｔｏｒ）から構成される。
【００４０】
回路の活性化信号（ＥＮ）に従って、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌａｔｏｒ）が活性化さる。比較回路（Ｃｏｍｐａｒａｔｏｒ）は、バンドギャップ基準電位発生回路（Ｂａｎｄ Ｇａｐ ｒｅｆｅｒｅｎｃｅ）から供給される基準電位（ＶＲＥＦ）と、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）の出力であるフィードバック電圧ＤＶＩＶとを比較して、発振器（Ｏｓｃｉｌａｔｏｒ）の動作を制御する。発振器（Ｏｓｃｉｌａｔｏｒ）はクロック信号（ＣＬＫ）を高電圧発生回路（ＰＵＭＰ）に供給する。高電圧発生回路（ＰＵＭＰ）の出力が所定値より上がり過ぎると、負帰還が働いて、発振器（Ｏｓｃｉｌａｔｏｒ）のクロック信号（ＣＬＫ）供給が停止され、高電圧発生回路（ＰＵＭＰ）の出力が所定値より下がると、クロック信号（ＣＬＫ）供給が再開する。
【００４１】
図３は高電圧発生回路（ＰＵＭＰ）の機能ブロック図である。高電圧発生回路（ＰＵＭＰ）は、位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）、クロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）及びチャージポンプ回路（ＣＰ）から構成される。
【００４２】
クロック信号（ＣＬＫ）は、位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）に供給され、図７を用いて後に詳述する４相の制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０が生成される。位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）は、複数の遅延回路を用いて構成する。クロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）は、制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０を受けて、駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を生成する。チャージポンプ回路（ＣＰ）は駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を受けて、高電圧ＶＰ（ＶＰ１、ＶＰ２など。負電圧の場合はＶＮである。）が生成する。
【００４３】
図４はチャージポンプ回路（ＣＰ）の回路図である。電源電圧ＶＣＣと昇圧電圧ＶＰが提供されるノードとの間に、ＮＭＯＳから構成されるトランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１が直列に接続されている。
【００４４】
トランジスタＴ０１とＴ１１の間、Ｔ１１とＴ２１の間、Ｔ２１とＴ３１の間、Ｔ３１とＴ４１の間の各ノードをそれぞれ、ＣＰＤ１、ＣＰＤ２、ＣＰＤ３、ＣＰＤ４とする。トランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１の各ゲートの各ノードをＣＰＧ０、ＣＰＧ１、ＣＰＧ２、ＣＰＧ３、ＣＰＧ４とする。
【００４５】
ＶＣＣとＣＰＧ０との間にはＮＭＯＳから構成されるトランジスタＴ０２が接続され、そのゲートはＣＰＤ１に接続されている。ＣＰＤ１とＣＰＧ１との間にはＮＭＯＳから構成されるトランジスタＴ１２が接続され、そのゲートはＣＰＤ２に接続されている。ＣＰＤ２とＣＰＧ２との間にはＮＭＯＳから構成されるトランジスタＴ２２が接続され、そのゲートはＣＰＤ３に接続されている。ＣＰＤ３とＣＰＧ３との間にはＮＭＯＳから構成されるトランジスタＴ３２が接続され、そのゲートはＣＰＤ４に接続されている。ＣＰＤ４とＣＰＧ４との間にはＮＭＯＳから構成されるトランジスタＴ４２が接続され、そのゲートはＶＰに接続されている。
【００４６】
ＣＰＧ０にはキャパシタＣ００が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ１にはキャパシタＣ１２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ２にはキャパシタＣ２２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ３にはキャパシタＣ３２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ４にはキャパシタＣ４２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。
【００４７】
ＣＰＤ１にはキャパシタＣ１１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ２にはキャパシタＣ２１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。ＣＰＤ３にはキャパシタＣ３１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ４にはキャパシタＣ４１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。
【００４８】
なお、図４は正の高電圧を発生する回路の例であるが、負電圧を発生する回路を構成する場合には、電源電圧ＶＣＣを負電圧出力ＶＮに変更し，高電圧出力ＶＰを接地電圧ＶＳＳに変更し，二重ウェル内にトランジスタを収容するなどしてバックゲートを適宜分離すればよい。ここで、キャパシタは例えばソース・ドレイン・バックゲートのいずれもが駆動信号ＤＣＬＫｎに接続され、ゲートがＣＰＤｍに接続されたＰＭＯＳトランジスタで形成する。
【００４９】
図５（ａ）及び（ｂ）はクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）の一部であり、それぞれ、駆動信号ＤＣＬＫ１、駆動信号ＧＣＬＫ１を生成する回路である。駆動信号ＤＣＬＫ１を生成する回路は、継続接続されたインバータＩＮ３１、ＩＮ３２、ＩＮ３３及びＩＮ３４からなる直列回路、インバータＩＮ３２の出力と駆動信号ＧＣＬＫ１とが供給されるＮＡＮＤゲート（ＮＡＮＤ３６）、駆動信号ＧＣＬＫ２が供給されるインバータＩＮ３５、インバータＩＮ３２の出力とインバータＩＮ３５の出力とが供給されるＮＯＲゲート（ＮＯＲ３７）、ＮＡＮＤ３６の出力で駆動されるＰＭＯＳトランジスタＴ３８、ＮＯＲ３７の出力で駆動されるＮＭＯＳトランジスタＴ３９から構成される。駆動信号ＧＣＬＫ１を生成する回路は、インバータＩＮ４１、ＩＮ４２、ＩＮ４３、ＩＮ４４を継続接続させた構成をとっている。図中の数値（インバータＩＮ３１における３．２ｕｍ、１．６ｕｍ）は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅である（インバータＩＮ３１においては、ＰＭＯＳトランジスタのゲート幅は３．２μｍ、ＮＭＯＳトランジスタのゲート幅は１．６μｍである。）。駆動信号ＤＣＬＫ１の駆動は二つのインバータで行う。一つはＩＮ３４であり、いま一つはトランジスタＴ３８及びＴ３９から構成されるインバータ回路である。トランジスタＴ３８及びＴ３９のゲート幅は、例えば、それぞれ１２０μｍ、６０μｍであり、比較的大きく（ＩＮ３４を構成するトランジスタのゲート幅よりも大きい。ただし、駆動力の総和としては増加する限りで、ＩＮ３４を構成するトランジスタのゲート幅より大きいものに限定されない。）設定されている。これによって、駆動信号ＤＣＬＫ１の垂れ下がりや浮き上がりは効果的に抑圧される。
【００５０】
図６（ａ）及び（ｂ）もクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）の一部であり、それぞれ、駆動信号ＤＣＬＫ２、駆動信号ＧＣＬＫ２を生成する回路である。駆動信号ＤＣＬＫ２を生成する回路は、継続接続されたインバータＩＮ５１、ＩＮ５２、ＩＮ５３及びＩＮ５４からなる直列回路、インバータＩＮ５２の出力と駆動信号ＧＣＬＫ２とが供給されるＮＡＮＤゲート（ＮＡＮＤ５６）、駆動信号ＧＣＬＫ１が供給されるインバータＩＮ５５、インバータＩＮ５２の出力とインバータＩＮ５５の出力とが供給されるＮＯＲゲート（ＮＯＲ５７）、ＮＡＮＤ５６の出力で駆動されるＰＭＯＳトランジスタＴ５８、ＮＯＲ５７の出力で駆動されるＮＭＯＳトランジスタＴ５９から構成される。駆動信号ＧＣＬＫ２を生成する回路は、インバータＩＮ６１、ＩＮ６２、ＩＮ６３、ＩＮ６４を継続接続させた構成をとっている。駆動信号ＤＣＬＫ２の駆動も二つのインバータで行う。一つはＩＮ５４であり、いま一つはトランジスタＴ５８及びＴ５９から構成されるインバータ回路である。トランジスタＴ５８及びＴ５９のゲート幅は比較的大きく設定されている。これによって、駆動信号ＤＣＬＫ２の垂れ下がりや浮き上がりは効果的に抑圧される。
【００５１】
図７はクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）及びチャージポンプ回路（ＣＰ）の各ノードにおける電圧の波形図である。図７には、制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０、駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２、ＣＰＤ１、ＣＰＤ２（点線で示す）、ＣＰＧ１及びＣＰＧ２（点線で示す）の各ノードにおける電圧波形が示されている。
【００５２】
時刻ｔ１に制御信号ＧＣＬＫ２０がＬになると、これに応じて駆動信号ＧＣＬＫ２がＬになる。時刻ｔ２に制御信号ＤＣＬＫ２０がＬになると、これに応じて駆動信号ＤＣＬＫ２がＬになる。
【００５３】
時刻ｔ３に、制御信号ＤＣＬＫ１０がＨになると、これに応じてインバータＩＮ３１〜ＩＮ３４が応答して、駆動信号ＤＣＬＫ１がＨになる。これとともに、キャパシタＣ１１を介して、ＣＰＤ１が昇圧される。ここでは、ＧＣＬＫ１は未だＬであるため、ＮＡＮＤ３６の出力はＨであり、トランジスタＴ３８は非導通である。つまり、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）のみによって駆動される。したがって、後述するように、ＣＰＤ１の昇圧にかかる瞬時電流はそれほど大きくならない。
【００５４】
時刻ｔ４に、制御信号ＧＣＬＫ１０がＨになると、これに応じてインバータＩＮ４１〜ＩＮ４４が応答して、駆動信号ＧＤＬＫ１がＨになる。その結果、キャパシタＣ１２を介してＣＰＧ１が昇圧され、トランジスタＴ１１が導通し、ＣＰＤ１の昇圧電圧がＣＰＤ２に順次転送される。このような電荷移動（ＣＭ１）によって、ＣＰＤ１の電圧は徐々に低くなり、一方で、ＣＰＤ２の電圧は徐々に高くなる。ここでは、ＧＣＬＫ１がＨであるため、ＮＡＮＤ３６の出力はＬとなり、トランジスタＴ３８は導通する。つまり、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）とトランジスタＴ３８（ゲート幅１２０μｍ）の双方によってＨ駆動される。したがって、駆動信号ＤＣＬＫ１の垂れ下がりは図７に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号ＤＣＬＫ２はインバータＩＮＶ５４（ゲート幅２０μｍ）及びトランジスタＴ５９（ゲート幅６０μｍ）の双方によってＬ駆動される。駆動信号ＤＣＬＫ２の浮き上がりも図７に示すとおりわずかであり、効果的に抑圧される。
【００５５】
時刻ｔ５に、制御信号ＧＣＬＫ１０がＬになると、これに応じてインバータＩＮ４１〜ＩＮ４４が応答して、駆動信号ＧＤＬＫ１がＬになる。その結果、トランジスタＴ１１が非導通となり、ＣＰＤ１の昇圧電圧のＣＰＤ２への転送が終了する。
【００５６】
時刻ｔ６に、制御信号ＤＣＬＫ１０がＬになると、これに応じてインバータＩＮ３１〜ＩＮ３４が応答して、駆動信号ＤＣＬＫ１がＬになる。なお、この時点では、駆動信号ＧＣＬＫ２がＬであるため、ＮＯＲ３７の出力はＬとなり、トランジスタＴ３９は非導通である。その結果、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＮＭＯＳトランジスタ（ゲート幅２０μｍ）のみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。
【００５７】
時刻ｔ７に、制御信号ＤＣＬＫ２０がＨになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＨになる。これとともに、キャパシタＣ２１を介して、ＣＰＤ２が昇圧される。ここでは、ＧＣＬＫ２は未だＬであるため、ＮＡＮＤ５６の出力はＨであり、トランジスタＴ５８は非導通である。つまり、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）のみによって駆動される。したがって、後述するように、ＣＰＤ２の昇圧にかかる瞬時電流はそれほど大きくならない。
【００５８】
時刻ｔ８に、制御信号ＧＣＬＫ２０がＨになると、これに応じてインバータＩＮ６１〜ＩＮ６４が応答して、駆動信号ＧＤＬＫ２がＨになる。その結果、キャパシタＣ２２を介してＣＰＧ２が昇圧され、トランジスタＴ２１が導通し、ＣＰＤ２の昇圧電圧がＣＰＤ３に順次転送される。このような電荷移動（ＣＭ２）によって、ＣＰＤ２の電圧は徐々に低くなり、一方で、図示しないがＣＰＤ３の電圧は徐々に高くなる。ここでは、ＧＣＬＫ２がＨであるため、ＮＡＮＤ５６の出力はＬとなり、トランジスタＴ５８は導通する。つまり、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）とトランジスタＴ５８（ゲート幅１２０μｍ）の双方によってＨ駆動される。したがって、駆動信号ＤＣＬＫ２の垂れ下がりは図７に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号ＤＣＬＫ１はインバータＩＮＶ３４（ゲート幅２０μｍ）及びトランジスタＴ３９（ゲート幅６０μｍ）の双方によってＬ駆動される。駆動信号ＤＣＬＫ１の浮き上がりも図７に示すとおりわずかであり、効果的に抑圧される。
【００５９】
時刻ｔ８においては、さらに、駆動信号ＧＤＬＫ２がＨになることによって、キャパシタＣ００を介してＣＰＧ０が昇圧され、トランジスタＴ０１が導通し、ＶＣＣから電荷がＣＰＤ１に順次転送される。このような電荷移動（ＣＭ３）によって、ＣＰＤ１の電圧は徐々に高くなる。
【００６０】
時刻ｔ９に、制御信号ＧＣＬＫ２０がＬになると、これに応じてインバータＩＮ６１〜ＩＮ６４が応答して、駆動信号ＧＤＬＫ２がＬになる。その結果、トランジスタＴ２１が非導通となり、ＣＰＤ２の昇圧電圧のＣＰＤ３への転送が終了する。
【００６１】
時刻ｔ１０に、制御信号ＤＣＬＫ２０がＬになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＬになる。なお、この時点では、駆動信号ＧＣＬＫ１がＬであるため、ＮＯＲ５７の出力はＬとなり、トランジスタＴ５９は非導通である。その結果、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＮＭＯＳトランジスタ（ゲート幅２０μｍ）のみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。
【００６２】
時刻ｔ１１に、制御信号ＤＣＬＫ２０がＬになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＬになる。
【００６３】
時刻ｔ１１に、制御信号ＤＣＬＫ１０がＨになると、時刻ｔ３と同様の動作が行われる。さらに、時刻ｔ１２に制御信号ＧＣＬＫ１０がＨになると、時刻ｔ４と同様の動作が行われる。ここでも、電荷移動（ＣＭ４）が生じる。
【００６４】
図８は、クロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。電流の総和ＩＣＣは、ＶＣＣからＶＳＳに向かって流れる電流の総和である。駆動信号ＤＣＬＫ１がＬからＨへ遷移する時刻ｔ３においては、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルアップ駆動能力はそれほど大きくない。その結果、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号ＤＣＬＫ２がＬからＨへと遷移する時（ｔ７）も、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。
【００６５】
また、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルダウン駆動能力は、駆動信号ＤＣＬＫ１がＨからＬへと遷移する時（ｔ６）にはそれほど大きくないため、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号ＤＣＬＫ２がＨからＬへと遷移する時（ｔ１０）に、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。
【００６６】
このように、ピーク電流を分散させることによって、局所的な電源電圧の低下を回避することが可能となり、大きな電流変化ｄｉ／ｄｔに起因するインダクタの作用で、ノイズ源となるという問題の発生が回避される。
【符号の説明】
【００６７】
ｔ３、ｔ６、ｔ７、ｔ１０ 時刻
ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ２ 駆動信号
ＩＣＣ クロックバッファ回路に流れる電流の総和
【技術分野】
【０００１】
本発明は、電圧変換回路及び不揮発性半導体記憶装置に関する。特に、転送ゲートトランジスタのドレインをまず第１のキャパシタを介して昇圧し、ついでそのゲートを第２のキャパシタを介して駆動することによって昇圧された電圧を転送ゲートトランジスタのソース側に伝達するよう構成した電圧変換回路において、その第１及び第２のキャパシタの他端を駆動するクロックバッファ回路の改良に関する。
【背景技術】
【０００２】
不揮発性メモリ等の半導体装置において、電源電圧ＶＣＣを昇圧してこれよりも高い電圧ＶＰを生成するチャージポンプ回路が用いられることがある。
【０００３】
図９（ａ）は従来のチャージポンプ回路の回路図である。電源電圧ＶＣＣと昇圧電圧ＶＰが提供されるノードとの間に、ＮＭＯＳから構成されるトランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１（例として５つのトランジスタが直列接続されている例を示したが、昇圧電圧の値に応じてさらに多くの段数のトランジスタが直列接続されても良い。）が直列に接続されている。
【０００４】
トランジスタＴ０１とＴ１１の間、Ｔ１１とＴ２１の間、Ｔ２１とＴ３１の間、Ｔ３１とＴ４１の間の各ノードをそれぞれ、ＣＰＤ１、ＣＰＤ２、ＣＰＤ３、ＣＰＤ４とする。トランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１の各ゲートの各ノードをＣＰＧ０、ＣＰＧ１、ＣＰＧ２、ＣＰＧ３、ＣＰＧ４とする。
【０００５】
ＶＣＣとＣＰＧ０との間にはＮＭＯＳから構成されるトランジスタＴ０２が接続され、そのゲートはＣＰＤ１に接続されている。ＣＰＤ１とＣＰＧ１との間にはＮＭＯＳから構成されるトランジスタＴ１２が接続され、そのゲートはＣＰＤ２に接続されている。ＣＰＤ２とＣＰＧ２との間にはＮＭＯＳから構成されるトランジスタＴ２２が接続され、そのゲートはＣＰＤ３に接続されている。ＣＰＤ３とＣＰＧ３との間にはＮＭＯＳから構成されるトランジスタＴ３２が接続され、そのゲートはＣＰＤ４に接続されている。ＣＰＤ４とＣＰＧ４との間にはＮＭＯＳから構成されるトランジスタＴ４２が接続され、そのゲートはＶＰに接続されている。
【０００６】
ＣＰＧ０にはキャパシタＣ００が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ１にはキャパシタＣ１２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ２にはキャパシタＣ２２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ３にはキャパシタＣ３２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ４にはキャパシタＣ４２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。
【０００７】
ＣＰＤ１にはキャパシタＣ１１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ２にはキャパシタＣ２１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。ＣＰＤ３にはキャパシタＣ３１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ４にはキャパシタＣ４１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。
【０００８】
図９（ｂ）はこのような従来のチャージポンプ回路を駆動する駆動信号ＤＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ１、ＧＣＬＫ２の各波形を示した図である。ＤＣＬＫ１の正パルスの中にＧＣＬＫ１の正パルスが含まれ、ＤＣＬＫ２の正パルスの中にＧＣＬＫ２の正パルスが含まれるように波形整形されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−１９８８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１０（ａ）は図９（ｂ）の駆動信号ＤＣＬＫ１を発生するクロックバッファ回路、図１０（ｂ）は駆動信号ＧＣＬＫ１を発生するクロックバッファ回路、図１０（ｃ）は駆動信号ＤＣＬＫ２を発生するクロックバッファ回路、図１０（ｄ）は駆動信号ＧＣＬＫ２を発生するクロックバッファ回路である。
【００１１】
図１０（ａ）のクロックバッファ回路を例にとると、この回路は、インバータＩＮ１１、ＩＮ１２、ＩＮ１３、ＩＮ１４を継続接続させた構成をとっている。図中の数値（インバータＩＮ１１における３．２ｎｍ、１．６ｕｍ）は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅である（インバータＩＮ１１においては、ＰＭＯＳトランジスタのゲート幅は３．２μｍ、ＮＭＯＳトランジスタのゲート幅は１．６μｍである。）。
【００１２】
図１０（ｂ）のクロックバッファ回路を例にとると、この回路も、インバータＩＮ１５、ＩＮ１６、ＩＮ１７、ＩＮ１８を継続接続させた構成をとっている。しかしながら、インバータを構成するトランジスタのゲート幅は図１０（ａ）それよりも小さく、その結果、図１０（ａ）のクロックバッファ回路の方が、図１０（ｂ）のクロックバッファ回路よりも駆動能力が高い。
【００１３】
図１０（ｃ）及び図１０（ｄ）の各クロックバッファ回路は、それぞれ、図１０（ａ）及び図１０（ｂ）に相当する回路（インバータＩＮ２１、ＩＮ２２、ＩＮ２３及びＩＮ２４の継続接続回路並びにインバータＩＮ２５、ＩＮ２６、ＩＮ２７及びＩＮ２８の継続接続回路）である。
【００１４】
図１０の各クロックバッファ回路を用いて駆動信号を生成し、この生成された駆動信号によって図９（ａ）のチャージポンプ回路を駆動した場合の駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ２の各波形は、実際には、図１１に示したような形状となる。ここで、ＤＣＬＫ１の垂れ下がりが発生している。これは、駆動信号ＧＣＬＫ１がＬ（ロウレベルであるＶＳＳ）からＨ（ハイレベルであるＶＣＣ）に遷移するとトランジスタＴ１１が導通し、電流がＣＰＤ１からＣＰＤ２へと流れるために、キャパシタＣ１１にも電流が流れる。その影響で、ＤＣＬＫ１が低くなる。同時に、電流が流れ込むことによってＤＣＬＫ２が浮き上がる。同様に、駆動信号ＧＣＬＫ２がＬ（ロウレベルであるＶＳＳ）からＨ（ハイレベルであるＶＣＣ）に遷移するとトランジスタＴ２１が導通し、電流がＣＰＤ２からＣＰＤ３へと流れるために、キャパシタＣ２１にも電流が流れる。その影響で、ＤＣＬＫ２の垂れ下がりが発生する。
【００１５】
このような駆動信号の垂れ下がりや浮き上がりは、チャージポンプ回路の効率の低下につながる。
【００１６】
そこで、このようなＤＣＬＫ１及びＤＣＬＫ２の垂れ下がりや浮き上がりをできるかぎり抑えるため、図１０（ａ）及び図１０（ｃ）の各クロックバッファ回路には大きな駆動能力が必要とされる。図１０の例では、図１０（ａ）及び図１０（ｃ）の各クロックバッファ回路は図１０（ｂ）及び図１０（ｄ）の８倍の駆動能力となるようにトランジスタのゲート幅を設定している。
【００１７】
しかしながら、一方で、駆動信号ＤＣＬＫ１及びＤＣＬＫ２を生成する各クロックバッファ回路に大きな駆動能力を与えると、他方で、瞬時的なピーク電流が発生するという問題が生じる。図１１に、これらクロックバッファ回路において、ＶＣＣからＶＳＳに向かって流れる電流の総和ＩＣＣを併せて示す。駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルアップ駆動能力が、駆動信号ＧＣＬＫ１を発生するクロックバッファ回路よりも極めて大きいため、駆動信号ＤＣＬＫ１がＬからＨへと遷移する時（ｔ３）に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号ＤＣＬＫ２がＬからＨへと遷移する時（ｔ７）に、瞬時的に大きな電流がクロックバッファ回路に流れる。
【００１８】
また、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルダウン駆動能力が、駆動信号ＧＣＬＫ１を発生するクロックバッファ回路よりも極めて大きいため、駆動信号ＤＣＬＫ１がＨからＬへと遷移する時（ｔ６）に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号ＤＣＬＫ２がＨからＬへと遷移する時（ｔ１０）に、瞬時的に大きな電流がクロックバッファ回路に流れる。
【００１９】
このようなピーク電流によって、局所的な電源電圧の低下や、大きな電流変化ｄｉ／ｄｔに起因するインダクタの作用で、ノイズ源となるという問題が生じる。
【００２０】
そこで、本発明は、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減した電圧変換回路を提供することを目的とする。また、そのような電圧変換回路を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一実施形態として、第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，第１のノードと第３のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，第１のトランジスタのゲートと第４のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，第１の制御信号（ＤＣＬＫ１０）に応答して第３のノードを駆動する第１のバッファと，第２の制御信号（ＧＣＬＫ１０）に応答して第３のノードを駆動する第２のバッファと，を具備し，第１のバッファは，第１の制御信号の遷移時の駆動能力が，第２の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。
【００２２】
第１のバッファは，出力が共通に第３のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，第１のインバータは第１の制御信号に応答して第３のノードを駆動し，第２のインバータは第１の制御信号及び第２の制御信号の双方に応答して第３のノードを駆動してもよい。
【００２３】
第２のインバータは，第２のトランジスタ（Ｔ３８）を具備し，第３のトランジスタのゲートは，第１の制御信号及び第２の制御信号の双方の論理をとることによって駆動されてもよい。
【００２４】
さらに，第１のノードと第１のトランジスタのゲートとの間に接続された第３のトランジスタ（Ｔ１２）を具備してもよい。
【００２５】
本発明の他の実施形態として、第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，第２のノードと第３のノード（ＣＰＤ３）とに接続された第２のトランジスタ（Ｔ２１）と，第１のノードと第４のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，第１のトランジスタのゲートと第５のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，第２のノードと第６のノード（ＤＣＬＫ２）との間に接続された第３のキャパシタ（Ｃ２１）と，第２のトランジスタのゲートと第７のノード（ＧＣＬＫ２）との間に接続された第４のキャパシタ（Ｃ２２）と，第１の制御信号（ＤＣＬＫ１０）に応答して第４のノードを駆動する第１のバッファと，第２の制御信号（ＧＣＬＫ１０）に応答して第５のノードを駆動する第２のバッファと，第３の制御信号（ＤＣＬＫ１０）に応答して第６のノードを駆動する第３のバッファと，第４の制御信号（ＧＣＬＫ１０）に応答して第７のノードを駆動する第４のバッファと，を具備し，第１のバッファは，第１の制御信号の遷移時の駆動能力が，第２の制御信号の遷移時の駆動能力よりも低く，第３のバッファは，第３の制御信号の遷移時の駆動能力が，第４の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。
【００２６】
第１のバッファは，出力が共通に第４のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，第１のインバータは第１の制御信号に応答して第４のノードを駆動し，第２のインバータは第１の制御信号，第２の制御信号及び第４の制御信号に応答して第４のノードを駆動し，第３のバッファは，出力が共通に第６のノードに接続された第３のインバータ（ＩＮ５４）と第４のインバータ（Ｔ５８，Ｔ５９）を具備し，第３のインバータは第３の制御信号に応答して第６のノードを駆動し，第４のインバータは第３の制御信号及び第４の制御信号及び第２の制御信号に応答して第６のノードを駆動してもよい。
【００２７】
第２のインバータは，第３のトランジスタ（Ｔ３８）及び第４のトランジスタ（Ｔ３９）を具備し，第３のトランジスタのゲートは，第１の制御信号及び第２の制御信号の双方の論理をとることによって駆動され，第４のトランジスタは，第１の制御信号及び第４の制御信号の双方の論理をとることによって駆動され，第４のインバータは，第５のトランジスタ（Ｔ５８）及び第６のトランジスタ（Ｔ５９）を具備し，第５のトランジスタのゲートは，第３の制御信号及び第４の制御信号の双方の論理をとることによって駆動され，第６のトランジスタは，第３の制御信号及び第２の制御信号の双方の論理をとることによって駆動されてもよい。
【００２８】
さらに，第１のノードと第１のトランジスタのゲートとの間に接続された第７のトランジスタ（Ｔ１２）と，第２のノードと第２のトランジスタのゲートとの間に接続された第８のトランジスタ（Ｔ２２）と，を具備してもよい。
【００２９】
本発明の一実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有する。
【００３０】
本発明の他の実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有する。
【発明の効果】
【００３１】
本発明によれば、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減したチャージポンプ回路を提供できる。また、そのような電圧変換回路を有する半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
【図２】本発明の一実施形態に係る高電圧レギュレータ回路の機能ブロック図である。
【図３】本発明の一実施形態に係る高電圧発生回路の機能ブロック図である。
【図４】本発明の一実施形態に係るチャージポンプ回路の回路図である。
【図５】本発明の一実施形態に係るクロックバッファ回路の回路図である。
【図６】本発明の一実施形態に係るクロックバッファ回路の回路図である。
【図７】本発明の一実施形態に係るクロックバッファ回路及び電圧変換回路の各ノードにおける電圧の波形図である。
【図８】本発明の一実施形態に係るクロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。
【図９】従来のチャージポンプ回路及びその駆動信号の波形図である。
【図１０】従来のチャージポンプ回路を駆動するためのクロックバッファ回路の一例である。
【図１１】従来のチャージポンプ回路を駆動するためのクロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。
【発明を実施するための形態】
【００３３】
以下、本発明を実施するための形態を実施形態として説明する。なお、本発明は、以下に説明する実施形態に何ら限定されることはない。以下に説明する実施形態を種々に変形して本発明を実施することが可能である。
【００３４】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。この不揮発性半導体記憶装置は、いわゆる記憶機能のみを有してもよいし、ＣＰＵコア等とともに混載されるいわゆるメモリコアであってもよい。この不揮発性半導体記憶装置は、電源電圧ＶＣＣ（例えば、１．８Ｖ）と接地電圧ＶＳＳからなる単一電源で動作する。この不揮発性半導体記憶装置には、アドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）等が供給され、ＤＱ端子によって、データの入出力が行われる。アドレス信号（ＡＤＤＲ）はアドレスバッファ回路（ＡＤＤＲ ｂｕｆｆｅｒｓ）に供給され、アドレス信号（ＡＤＤＲ）のうち、行アドレス（Ｘ−ＡＤＤＲ）は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に、列アドレス（Ｙ−ＡＤＤＲ）は列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）にそれぞれ供給される。メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）は、電荷蓄積層（浮遊ゲート、窒化膜等）を有するＰ型のＭＯＳトランジスタを行列状に配置して構成され、その制御ゲートはワード線に接続され、ワード線は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）によって駆動される。また、Ｐ型のＭＯＳトランジスタのソースは共通ソース線に、ドレインはビット線にそれぞれ接続され、ビット線は列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）によって選択される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）は、列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）によって駆動される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）はマルチプレクサ回路であり、この回路によって選択されたビット線の電圧（またはそのビット線に流れる電流）は、センスアンプ回路（Ｓｅｎｓｅ Ａｍｐｓ）によってセンスされて読み出しデータとなり、これはページバッファ回路（Ｐａｇｅ ｂｕｆｆｅｒｓ）にラッチされ、書き込みデータローディング回路（Ｐｒｏｇｒａｍ Ｄａｔａ ｌｏａｄｉｎｇ）によって、ページバッファ内アドレス（Ｐａｇｅ−ＡＤＤＲ）に従って、入出力バッファ回路（Ｉ／Ｏ ｂｕｆｆｅｒｓ）を経てＤＱ端子に供給される。
【００３５】
また、ＤＱ端子から供給された書き込みデータは、入出力バッファ回路（Ｉ／Ｏ ｂｕｆｆｅｒｓ）を経てページバッファ回路（Ｐａｇｅ ｂｕｆｆｅｒｓ）にラッチされ、これが書き込みバッファ回路（Ｐｒｏｇｒａｍ ｂｕｆｆｅｒｓ）に保持される。ここに保持されたデータは列選択ゲート（Ｙ−ｓｅｌｅｃｔ ｇａｔｅｓ）によって選択されたビット線に供給され、選択されたメモリセルに書き込まれる。書き込みは、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２をそれぞれ供給することによって、バンド間トンネル電流を発生させて電子を電荷蓄積層にトラップさせることによって行う。ここで、高電圧ＶＰ１、高電圧ＶＰ２は、例えば、それぞれ７Ｖ、５Ｖである。
【００３６】
これら読み出し動作及び書き込み動作は、制御信号（ＣＴＲＬ）によって動作するところの、状態遷移装置（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ ｃｋｔ）によって制御される。
【００３７】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）は、状態遷移装置（Ｓｔａｔｅ Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ ｃｋｔ）によって制御され、高電圧ＶＰ１、高電圧ＶＰ２及び負電圧ＶＮを出力する。高電圧ＶＰ１及び負電圧ＶＮは、行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に供給され、高電圧ＶＰ２はウェルバイアス制御回路（Ｗｅｌｌ ｂｉａｓ ＣＴＲＬ）に供給される。上述したとおり、書き込み時には、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２がそれぞれ供給される。
【００３８】
図２は、本発明の一実施形態に係る高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）の機能ブロック図の一部である。ＶＰ１、ＶＰ２及びＶＮの三電圧を出力する場合には、同様の回路（負電圧発生回路の場合は、回路のＰＮを反転させ信号の正負を反転させた負電圧発生回路となる。）が三系統配置される。
【００３９】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）は、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌａｔｏｒ）から構成される。
【００４０】
回路の活性化信号（ＥＮ）に従って、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌａｔｏｒ）が活性化さる。比較回路（Ｃｏｍｐａｒａｔｏｒ）は、バンドギャップ基準電位発生回路（Ｂａｎｄ Ｇａｐ ｒｅｆｅｒｅｎｃｅ）から供給される基準電位（ＶＲＥＦ）と、電圧分割回路（Ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）の出力であるフィードバック電圧ＤＶＩＶとを比較して、発振器（Ｏｓｃｉｌａｔｏｒ）の動作を制御する。発振器（Ｏｓｃｉｌａｔｏｒ）はクロック信号（ＣＬＫ）を高電圧発生回路（ＰＵＭＰ）に供給する。高電圧発生回路（ＰＵＭＰ）の出力が所定値より上がり過ぎると、負帰還が働いて、発振器（Ｏｓｃｉｌａｔｏｒ）のクロック信号（ＣＬＫ）供給が停止され、高電圧発生回路（ＰＵＭＰ）の出力が所定値より下がると、クロック信号（ＣＬＫ）供給が再開する。
【００４１】
図３は高電圧発生回路（ＰＵＭＰ）の機能ブロック図である。高電圧発生回路（ＰＵＭＰ）は、位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）、クロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）及びチャージポンプ回路（ＣＰ）から構成される。
【００４２】
クロック信号（ＣＬＫ）は、位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）に供給され、図７を用いて後に詳述する４相の制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０が生成される。位相シフト回路（Ｐｈａｓｅ ｓｈｉｆｔｅｒ）は、複数の遅延回路を用いて構成する。クロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）は、制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０を受けて、駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を生成する。チャージポンプ回路（ＣＰ）は駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を受けて、高電圧ＶＰ（ＶＰ１、ＶＰ２など。負電圧の場合はＶＮである。）が生成する。
【００４３】
図４はチャージポンプ回路（ＣＰ）の回路図である。電源電圧ＶＣＣと昇圧電圧ＶＰが提供されるノードとの間に、ＮＭＯＳから構成されるトランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１が直列に接続されている。
【００４４】
トランジスタＴ０１とＴ１１の間、Ｔ１１とＴ２１の間、Ｔ２１とＴ３１の間、Ｔ３１とＴ４１の間の各ノードをそれぞれ、ＣＰＤ１、ＣＰＤ２、ＣＰＤ３、ＣＰＤ４とする。トランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１の各ゲートの各ノードをＣＰＧ０、ＣＰＧ１、ＣＰＧ２、ＣＰＧ３、ＣＰＧ４とする。
【００４５】
ＶＣＣとＣＰＧ０との間にはＮＭＯＳから構成されるトランジスタＴ０２が接続され、そのゲートはＣＰＤ１に接続されている。ＣＰＤ１とＣＰＧ１との間にはＮＭＯＳから構成されるトランジスタＴ１２が接続され、そのゲートはＣＰＤ２に接続されている。ＣＰＤ２とＣＰＧ２との間にはＮＭＯＳから構成されるトランジスタＴ２２が接続され、そのゲートはＣＰＤ３に接続されている。ＣＰＤ３とＣＰＧ３との間にはＮＭＯＳから構成されるトランジスタＴ３２が接続され、そのゲートはＣＰＤ４に接続されている。ＣＰＤ４とＣＰＧ４との間にはＮＭＯＳから構成されるトランジスタＴ４２が接続され、そのゲートはＶＰに接続されている。
【００４６】
ＣＰＧ０にはキャパシタＣ００が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ１にはキャパシタＣ１２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ２にはキャパシタＣ２２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ３にはキャパシタＣ３２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ４にはキャパシタＣ４２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。
【００４７】
ＣＰＤ１にはキャパシタＣ１１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ２にはキャパシタＣ２１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。ＣＰＤ３にはキャパシタＣ３１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ４にはキャパシタＣ４１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。
【００４８】
なお、図４は正の高電圧を発生する回路の例であるが、負電圧を発生する回路を構成する場合には、電源電圧ＶＣＣを負電圧出力ＶＮに変更し，高電圧出力ＶＰを接地電圧ＶＳＳに変更し，二重ウェル内にトランジスタを収容するなどしてバックゲートを適宜分離すればよい。ここで、キャパシタは例えばソース・ドレイン・バックゲートのいずれもが駆動信号ＤＣＬＫｎに接続され、ゲートがＣＰＤｍに接続されたＰＭＯＳトランジスタで形成する。
【００４９】
図５（ａ）及び（ｂ）はクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）の一部であり、それぞれ、駆動信号ＤＣＬＫ１、駆動信号ＧＣＬＫ１を生成する回路である。駆動信号ＤＣＬＫ１を生成する回路は、継続接続されたインバータＩＮ３１、ＩＮ３２、ＩＮ３３及びＩＮ３４からなる直列回路、インバータＩＮ３２の出力と駆動信号ＧＣＬＫ１とが供給されるＮＡＮＤゲート（ＮＡＮＤ３６）、駆動信号ＧＣＬＫ２が供給されるインバータＩＮ３５、インバータＩＮ３２の出力とインバータＩＮ３５の出力とが供給されるＮＯＲゲート（ＮＯＲ３７）、ＮＡＮＤ３６の出力で駆動されるＰＭＯＳトランジスタＴ３８、ＮＯＲ３７の出力で駆動されるＮＭＯＳトランジスタＴ３９から構成される。駆動信号ＧＣＬＫ１を生成する回路は、インバータＩＮ４１、ＩＮ４２、ＩＮ４３、ＩＮ４４を継続接続させた構成をとっている。図中の数値（インバータＩＮ３１における３．２ｕｍ、１．６ｕｍ）は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅である（インバータＩＮ３１においては、ＰＭＯＳトランジスタのゲート幅は３．２μｍ、ＮＭＯＳトランジスタのゲート幅は１．６μｍである。）。駆動信号ＤＣＬＫ１の駆動は二つのインバータで行う。一つはＩＮ３４であり、いま一つはトランジスタＴ３８及びＴ３９から構成されるインバータ回路である。トランジスタＴ３８及びＴ３９のゲート幅は、例えば、それぞれ１２０μｍ、６０μｍであり、比較的大きく（ＩＮ３４を構成するトランジスタのゲート幅よりも大きい。ただし、駆動力の総和としては増加する限りで、ＩＮ３４を構成するトランジスタのゲート幅より大きいものに限定されない。）設定されている。これによって、駆動信号ＤＣＬＫ１の垂れ下がりや浮き上がりは効果的に抑圧される。
【００５０】
図６（ａ）及び（ｂ）もクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）の一部であり、それぞれ、駆動信号ＤＣＬＫ２、駆動信号ＧＣＬＫ２を生成する回路である。駆動信号ＤＣＬＫ２を生成する回路は、継続接続されたインバータＩＮ５１、ＩＮ５２、ＩＮ５３及びＩＮ５４からなる直列回路、インバータＩＮ５２の出力と駆動信号ＧＣＬＫ２とが供給されるＮＡＮＤゲート（ＮＡＮＤ５６）、駆動信号ＧＣＬＫ１が供給されるインバータＩＮ５５、インバータＩＮ５２の出力とインバータＩＮ５５の出力とが供給されるＮＯＲゲート（ＮＯＲ５７）、ＮＡＮＤ５６の出力で駆動されるＰＭＯＳトランジスタＴ５８、ＮＯＲ５７の出力で駆動されるＮＭＯＳトランジスタＴ５９から構成される。駆動信号ＧＣＬＫ２を生成する回路は、インバータＩＮ６１、ＩＮ６２、ＩＮ６３、ＩＮ６４を継続接続させた構成をとっている。駆動信号ＤＣＬＫ２の駆動も二つのインバータで行う。一つはＩＮ５４であり、いま一つはトランジスタＴ５８及びＴ５９から構成されるインバータ回路である。トランジスタＴ５８及びＴ５９のゲート幅は比較的大きく設定されている。これによって、駆動信号ＤＣＬＫ２の垂れ下がりや浮き上がりは効果的に抑圧される。
【００５１】
図７はクロックバッファ回路（ＣＬＫ ｂｕｆｆｅｒｓ）及びチャージポンプ回路（ＣＰ）の各ノードにおける電圧の波形図である。図７には、制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０、駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２、ＣＰＤ１、ＣＰＤ２（点線で示す）、ＣＰＧ１及びＣＰＧ２（点線で示す）の各ノードにおける電圧波形が示されている。
【００５２】
時刻ｔ１に制御信号ＧＣＬＫ２０がＬになると、これに応じて駆動信号ＧＣＬＫ２がＬになる。時刻ｔ２に制御信号ＤＣＬＫ２０がＬになると、これに応じて駆動信号ＤＣＬＫ２がＬになる。
【００５３】
時刻ｔ３に、制御信号ＤＣＬＫ１０がＨになると、これに応じてインバータＩＮ３１〜ＩＮ３４が応答して、駆動信号ＤＣＬＫ１がＨになる。これとともに、キャパシタＣ１１を介して、ＣＰＤ１が昇圧される。ここでは、ＧＣＬＫ１は未だＬであるため、ＮＡＮＤ３６の出力はＨであり、トランジスタＴ３８は非導通である。つまり、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）のみによって駆動される。したがって、後述するように、ＣＰＤ１の昇圧にかかる瞬時電流はそれほど大きくならない。
【００５４】
時刻ｔ４に、制御信号ＧＣＬＫ１０がＨになると、これに応じてインバータＩＮ４１〜ＩＮ４４が応答して、駆動信号ＧＤＬＫ１がＨになる。その結果、キャパシタＣ１２を介してＣＰＧ１が昇圧され、トランジスタＴ１１が導通し、ＣＰＤ１の昇圧電圧がＣＰＤ２に順次転送される。このような電荷移動（ＣＭ１）によって、ＣＰＤ１の電圧は徐々に低くなり、一方で、ＣＰＤ２の電圧は徐々に高くなる。ここでは、ＧＣＬＫ１がＨであるため、ＮＡＮＤ３６の出力はＬとなり、トランジスタＴ３８は導通する。つまり、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）とトランジスタＴ３８（ゲート幅１２０μｍ）の双方によってＨ駆動される。したがって、駆動信号ＤＣＬＫ１の垂れ下がりは図７に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号ＤＣＬＫ２はインバータＩＮＶ５４（ゲート幅２０μｍ）及びトランジスタＴ５９（ゲート幅６０μｍ）の双方によってＬ駆動される。駆動信号ＤＣＬＫ２の浮き上がりも図７に示すとおりわずかであり、効果的に抑圧される。
【００５５】
時刻ｔ５に、制御信号ＧＣＬＫ１０がＬになると、これに応じてインバータＩＮ４１〜ＩＮ４４が応答して、駆動信号ＧＤＬＫ１がＬになる。その結果、トランジスタＴ１１が非導通となり、ＣＰＤ１の昇圧電圧のＣＰＤ２への転送が終了する。
【００５６】
時刻ｔ６に、制御信号ＤＣＬＫ１０がＬになると、これに応じてインバータＩＮ３１〜ＩＮ３４が応答して、駆動信号ＤＣＬＫ１がＬになる。なお、この時点では、駆動信号ＧＣＬＫ２がＬであるため、ＮＯＲ３７の出力はＬとなり、トランジスタＴ３９は非導通である。その結果、駆動信号ＤＣＬＫ１は、インバータＩＮ３４のＮＭＯＳトランジスタ（ゲート幅２０μｍ）のみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。
【００５７】
時刻ｔ７に、制御信号ＤＣＬＫ２０がＨになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＨになる。これとともに、キャパシタＣ２１を介して、ＣＰＤ２が昇圧される。ここでは、ＧＣＬＫ２は未だＬであるため、ＮＡＮＤ５６の出力はＨであり、トランジスタＴ５８は非導通である。つまり、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）のみによって駆動される。したがって、後述するように、ＣＰＤ２の昇圧にかかる瞬時電流はそれほど大きくならない。
【００５８】
時刻ｔ８に、制御信号ＧＣＬＫ２０がＨになると、これに応じてインバータＩＮ６１〜ＩＮ６４が応答して、駆動信号ＧＤＬＫ２がＨになる。その結果、キャパシタＣ２２を介してＣＰＧ２が昇圧され、トランジスタＴ２１が導通し、ＣＰＤ２の昇圧電圧がＣＰＤ３に順次転送される。このような電荷移動（ＣＭ２）によって、ＣＰＤ２の電圧は徐々に低くなり、一方で、図示しないがＣＰＤ３の電圧は徐々に高くなる。ここでは、ＧＣＬＫ２がＨであるため、ＮＡＮＤ５６の出力はＬとなり、トランジスタＴ５８は導通する。つまり、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＰＭＯＳトランジスタ（ゲート幅４０μｍ）とトランジスタＴ５８（ゲート幅１２０μｍ）の双方によってＨ駆動される。したがって、駆動信号ＤＣＬＫ２の垂れ下がりは図７に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号ＤＣＬＫ１はインバータＩＮＶ３４（ゲート幅２０μｍ）及びトランジスタＴ３９（ゲート幅６０μｍ）の双方によってＬ駆動される。駆動信号ＤＣＬＫ１の浮き上がりも図７に示すとおりわずかであり、効果的に抑圧される。
【００５９】
時刻ｔ８においては、さらに、駆動信号ＧＤＬＫ２がＨになることによって、キャパシタＣ００を介してＣＰＧ０が昇圧され、トランジスタＴ０１が導通し、ＶＣＣから電荷がＣＰＤ１に順次転送される。このような電荷移動（ＣＭ３）によって、ＣＰＤ１の電圧は徐々に高くなる。
【００６０】
時刻ｔ９に、制御信号ＧＣＬＫ２０がＬになると、これに応じてインバータＩＮ６１〜ＩＮ６４が応答して、駆動信号ＧＤＬＫ２がＬになる。その結果、トランジスタＴ２１が非導通となり、ＣＰＤ２の昇圧電圧のＣＰＤ３への転送が終了する。
【００６１】
時刻ｔ１０に、制御信号ＤＣＬＫ２０がＬになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＬになる。なお、この時点では、駆動信号ＧＣＬＫ１がＬであるため、ＮＯＲ５７の出力はＬとなり、トランジスタＴ５９は非導通である。その結果、駆動信号ＤＣＬＫ２は、インバータＩＮ５４のＮＭＯＳトランジスタ（ゲート幅２０μｍ）のみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。
【００６２】
時刻ｔ１１に、制御信号ＤＣＬＫ２０がＬになると、これに応じてインバータＩＮ５１〜ＩＮ５４が応答して、駆動信号ＤＣＬＫ２がＬになる。
【００６３】
時刻ｔ１１に、制御信号ＤＣＬＫ１０がＨになると、時刻ｔ３と同様の動作が行われる。さらに、時刻ｔ１２に制御信号ＧＣＬＫ１０がＨになると、時刻ｔ４と同様の動作が行われる。ここでも、電荷移動（ＣＭ４）が生じる。
【００６４】
図８は、クロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ＩＣＣである。電流の総和ＩＣＣは、ＶＣＣからＶＳＳに向かって流れる電流の総和である。駆動信号ＤＣＬＫ１がＬからＨへ遷移する時刻ｔ３においては、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルアップ駆動能力はそれほど大きくない。その結果、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号ＤＣＬＫ２がＬからＨへと遷移する時（ｔ７）も、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。
【００６５】
また、駆動信号ＤＣＬＫ１を発生するクロックバッファ回路のプルダウン駆動能力は、駆動信号ＤＣＬＫ１がＨからＬへと遷移する時（ｔ６）にはそれほど大きくないため、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号ＤＣＬＫ２がＨからＬへと遷移する時（ｔ１０）に、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。
【００６６】
このように、ピーク電流を分散させることによって、局所的な電源電圧の低下を回避することが可能となり、大きな電流変化ｄｉ／ｄｔに起因するインダクタの作用で、ノイズ源となるという問題の発生が回避される。
【符号の説明】
【００６７】
ｔ３、ｔ６、ｔ７、ｔ１０ 時刻
ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ２ 駆動信号
ＩＣＣ クロックバッファ回路に流れる電流の総和
【特許請求の範囲】
【請求項１】
第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，
前記第１のノードと第３のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，
前記第１のトランジスタのゲートと第４のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，
第１の制御信号（ＤＣＬＫ１０）に応答して前記第３のノードを駆動する第１のバッファと，
第２の制御信号（ＧＣＬＫ１０）に応答して前記第３のノードを駆動する第２のバッファと，を具備し，
前記第１のバッファは，前記第１の制御信号の遷移時の駆動能力が，前記第２の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【請求項２】
前記第１のバッファは，出力が共通に前記第３のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）とを具備し，
前記第１のインバータは前記第１の制御信号に応答して前記第３のノードを駆動し，
前記第２のインバータは前記第１の制御信号及び前記第２の制御信号の双方に応答して前記第３のノードを駆動することを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記第２のインバータは，第２のトランジスタ（Ｔ３８）を具備し，
前記第２のトランジスタのゲートは，前記第１の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項２記載の電圧変換回路。
【請求項４】
さらに，前記第１のノードと前記第１のトランジスタのゲートとの間に接続された第３のトランジスタ（Ｔ１２）を具備することを特徴とする請求項１乃至３のいずれかに記載の電圧変換回路。
【請求項５】
第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，
前記第２のノードと第３のノード（ＣＰＤ３）とに接続された第２のトランジスタ（Ｔ２１）と，
前記第１のノードと第４のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，
前記第１のトランジスタのゲートと第５のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，
前記第２のノードと第６のノード（ＤＣＬＫ２）との間に接続された第３のキャパシタ（Ｃ２１）と，
前記第２のトランジスタのゲートと第７のノード（ＧＣＬＫ２）との間に接続された第４のキャパシタ（Ｃ２２）と，
第１の制御信号（ＤＣＬＫ１０）に応答して前記第４のノードを駆動する第１のバッファと，
第２の制御信号（ＧＣＬＫ１０）に応答して前記第５のノードを駆動する第２のバッファと，
第３の制御信号（ＤＣＬＫ１０）に応答して前記第６のノードを駆動する第３のバッファと，
第４の制御信号（ＧＣＬＫ１０）に応答して前記第７のノードを駆動する第４のバッファと，を具備し，
前記第１のバッファは，前記第１の制御信号の遷移時の駆動能力が，前記第２の制御信号の遷移時の駆動能力よりも低く，前記第３のバッファは，前記第３の制御信号の遷移時の駆動能力が，前記第４の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【請求項６】
前記第１のバッファは，出力が共通に前記第４のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，
前記第１のインバータは前記第１の制御信号に応答して前記第４のノードを駆動し，
前記第２のインバータは前記第１の制御信号，前記第２の制御信号及び前記第４の制御信号に応答して前記第４のノードを駆動し，
前記第３のバッファは，出力が共通に前記第６のノードに接続された第３のインバータ（ＩＮ５４）と第４のインバータ（Ｔ５８，Ｔ５９）とを具備し，
前記第３のインバータは前記第３の制御信号に応答して前記第６のノードを駆動し，
前記第４のインバータは前記第３の制御信号及び前記第４の制御信号及び前記第２の制御信号に応答して前記第６のノードを駆動することを特徴とする請求項５記載の電圧変換回路。
【請求項７】
前記第２のインバータは，第３のトランジスタ（Ｔ３８）及び第４のトランジスタ（Ｔ３９）を具備し，
前記第３のトランジスタのゲートは，前記第１の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動され，前記第４のトランジスタは，前記第１の制御信号及び前記第４の制御信号の双方の論理をとることによって駆動され，
前記第４のインバータは，第５のトランジスタ（Ｔ５８）及び第６のトランジスタ（Ｔ５９）を具備し，
前記第５のトランジスタのゲートは，前記第３の制御信号及び前記第４の制御信号の双方の論理をとることによって駆動され，前記第６のトランジスタは，前記第３の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項６記載の電圧変換回路。
【請求項８】
さらに，前記第１のノードと前記第１のトランジスタのゲートとの間に接続された第７のトランジスタ（Ｔ１２）と，
前記第２のノードと前記第２のトランジスタのゲートとの間に接続された第８のトランジスタ（Ｔ２２）と，を具備することを特徴とする請求項５乃至請求項７のいずれかに記載の電圧変換回路。
【請求項９】
請求項１乃至請求項８のいずれかに記載の電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至請求項８のいずれかに記載の電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。
【請求項１】
第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，
前記第１のノードと第３のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，
前記第１のトランジスタのゲートと第４のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，
第１の制御信号（ＤＣＬＫ１０）に応答して前記第３のノードを駆動する第１のバッファと，
第２の制御信号（ＧＣＬＫ１０）に応答して前記第３のノードを駆動する第２のバッファと，を具備し，
前記第１のバッファは，前記第１の制御信号の遷移時の駆動能力が，前記第２の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【請求項２】
前記第１のバッファは，出力が共通に前記第３のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）とを具備し，
前記第１のインバータは前記第１の制御信号に応答して前記第３のノードを駆動し，
前記第２のインバータは前記第１の制御信号及び前記第２の制御信号の双方に応答して前記第３のノードを駆動することを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記第２のインバータは，第２のトランジスタ（Ｔ３８）を具備し，
前記第２のトランジスタのゲートは，前記第１の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項２記載の電圧変換回路。
【請求項４】
さらに，前記第１のノードと前記第１のトランジスタのゲートとの間に接続された第３のトランジスタ（Ｔ１２）を具備することを特徴とする請求項１乃至３のいずれかに記載の電圧変換回路。
【請求項５】
第１のノード（ＣＰＤ１）と第２のノード（ＣＰＤ２）とに接続された第１のトランジスタ（Ｔ１１）と，
前記第２のノードと第３のノード（ＣＰＤ３）とに接続された第２のトランジスタ（Ｔ２１）と，
前記第１のノードと第４のノード（ＤＣＬＫ１）との間に接続された第１のキャパシタ（Ｃ１１）と，
前記第１のトランジスタのゲートと第５のノード（ＧＣＬＫ１）との間に接続された第２のキャパシタ（Ｃ１２）と，
前記第２のノードと第６のノード（ＤＣＬＫ２）との間に接続された第３のキャパシタ（Ｃ２１）と，
前記第２のトランジスタのゲートと第７のノード（ＧＣＬＫ２）との間に接続された第４のキャパシタ（Ｃ２２）と，
第１の制御信号（ＤＣＬＫ１０）に応答して前記第４のノードを駆動する第１のバッファと，
第２の制御信号（ＧＣＬＫ１０）に応答して前記第５のノードを駆動する第２のバッファと，
第３の制御信号（ＤＣＬＫ１０）に応答して前記第６のノードを駆動する第３のバッファと，
第４の制御信号（ＧＣＬＫ１０）に応答して前記第７のノードを駆動する第４のバッファと，を具備し，
前記第１のバッファは，前記第１の制御信号の遷移時の駆動能力が，前記第２の制御信号の遷移時の駆動能力よりも低く，前記第３のバッファは，前記第３の制御信号の遷移時の駆動能力が，前記第４の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。
【請求項６】
前記第１のバッファは，出力が共通に前記第４のノードに接続された第１のインバータ（ＩＮ３４）と第２のインバータ（Ｔ３８，Ｔ３９）を具備し，
前記第１のインバータは前記第１の制御信号に応答して前記第４のノードを駆動し，
前記第２のインバータは前記第１の制御信号，前記第２の制御信号及び前記第４の制御信号に応答して前記第４のノードを駆動し，
前記第３のバッファは，出力が共通に前記第６のノードに接続された第３のインバータ（ＩＮ５４）と第４のインバータ（Ｔ５８，Ｔ５９）とを具備し，
前記第３のインバータは前記第３の制御信号に応答して前記第６のノードを駆動し，
前記第４のインバータは前記第３の制御信号及び前記第４の制御信号及び前記第２の制御信号に応答して前記第６のノードを駆動することを特徴とする請求項５記載の電圧変換回路。
【請求項７】
前記第２のインバータは，第３のトランジスタ（Ｔ３８）及び第４のトランジスタ（Ｔ３９）を具備し，
前記第３のトランジスタのゲートは，前記第１の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動され，前記第４のトランジスタは，前記第１の制御信号及び前記第４の制御信号の双方の論理をとることによって駆動され，
前記第４のインバータは，第５のトランジスタ（Ｔ５８）及び第６のトランジスタ（Ｔ５９）を具備し，
前記第５のトランジスタのゲートは，前記第３の制御信号及び前記第４の制御信号の双方の論理をとることによって駆動され，前記第６のトランジスタは，前記第３の制御信号及び前記第２の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項６記載の電圧変換回路。
【請求項８】
さらに，前記第１のノードと前記第１のトランジスタのゲートとの間に接続された第７のトランジスタ（Ｔ１２）と，
前記第２のノードと前記第２のトランジスタのゲートとの間に接続された第８のトランジスタ（Ｔ２２）と，を具備することを特徴とする請求項５乃至請求項７のいずれかに記載の電圧変換回路。
【請求項９】
請求項１乃至請求項８のいずれかに記載の電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至請求項８のいずれかに記載の電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１９９６８５（Ｐ２０１２−１９９６８５Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６１５１３（Ｐ２０１１−６１５１３）
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（５０３２９１４３９）株式会社ＧＥＮＵＳＩＯＮ (33)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月１８日（２０１１．３．１８）
【出願人】（５０３２９１４３９）株式会社ＧＥＮＵＳＩＯＮ (33)
【Ｆターム（参考）】
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