【課題】動作速度及び電力消耗を減らすことができるメモリシステム及びそれの動作方法が提供される。
【解決手段】本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、前記メモリ制御器は前記不揮発性メモリ装置から読み出されたデータのエラーの位置情報を含むエラーフラッグ情報を前記不揮発性メモリ装置へ提供する。 （もっと読む）

【課題】消費電力を低減出来る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、選択トランジスタ、メモリセル、ワード線、セレクトゲート線、ドライバ回路１２、ロウデコーダ１１−０、及び検知回路１６を備える。ドライバ回路１２は、第１電圧Ｖｓｓ，Ｖｃｃを出力する。ロウデコーダ１１−０内の第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路１２から出力された第１電圧を、ワード線及びセレクトゲート線に転送する。検知回路１６は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路１２は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。 （もっと読む）

【課題】低消費電力化に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、メモリセルの入力データまたは出力データをセンスするセンスアンプＳ／Ａ０〜Ｓ／Ａ７と、偶数側（Ｅｖｅｎ Ｓｉｄｅ）センスアンプと奇数側（Ｏｄｄ Ｓｉｄｅ）センスアンプの間に、これらを電気的に分離するように配置されるラッチ回路２２と、偶数側、奇数側センスアンプのいずれか一方に電気的に接続されるキャッシュメモリ２３と、これらを制御する制御回路とを具備し、前記入力データの入力動作の際に、制御回路は、ラッチ回路の入力データを偶数側、奇数側センスアンプのいずれかへ転送させると共に、メモリの入力データを奇数側、偶数側センスアンプのいずれかへ転送させる。 （もっと読む）

【課題】低操作電圧および低電力消費量のフラッシュメモリを提供する。
【解決手段】フラッシュメモリ装置は、複数のメモリセルと、複数のプログラミング制御電圧生成器とを含む。各メモリセルは、制御エンドポイントを介してプログラミング制御電圧を受信し、プログラミング制御電圧に基づいてデータプログラミング操作を実行する。各プログラミング制御電圧生成器は、プリチャージ電圧送信機と、ポンピングキャパシタとを含む。プリチャージ電圧送信機は、第１期間中に、プリチャージイネーブル信号に基づいて、対応するメモリセルの制御エンドポイントにプリチャージ電圧を提供する。ポンプ電圧は、第２期間中にポンピングキャパシタに提供され、各メモリセルの制御エンドポイントでプログラミング制御電圧を生成する。 （もっと読む）

【課題】読み出し動作を正確に実行する。
【解決手段】 制御回路は、メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第２の電圧を印加する。ビット線には、第３の電圧を印加する。ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第３の電圧より小さい第４の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第３の電圧と略同一の第５の電圧を印加する。 （もっと読む）

【課題】回路面積を縮小でき、昇圧効率の高い昇圧回路を備える半導体装置を提供する。
【解決手段】出力電圧を監視するモニタ電圧MON1に基づいて、出力電圧を所定電圧に制御する制御回路と、出力電圧を通常動作時に第１電圧に設定し、評価時に第１電圧より高い第２電圧に設定するトランジスタＴＲ４，ＴＲ５と、出力電圧の振幅をクロック信号の振幅としてクロック信号を発生するクロックドライバ１１と、コンデンサ及びダイオードを含む単位回路２１が直列に複数段接続され、コンデンサに入力されるクロック信号により電源電圧ＶCCを昇圧するチャージポンプ１２とを備える。 （もっと読む）

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。 （もっと読む）

【課題】消費電力を削減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性メモリセルは、電気的に書き換え可能である。電源回路15a,15b,15cは、不揮発性メモリセルを駆動するポンプ回路を含んでいる。接地パッド14dには、接地電圧が供給される。第１の電源パッド14aには、第１の電源が供給される。第２の電源パッド14eには、第１の電源の電圧より高い第２の電源が供給される。降圧回路は、第２の電源パッドに接続され、第２の電源を降圧し、第２の電源より低い電圧を出力する。ポンプ回路は、第１の電源に基づき、第２の電源の電圧より高い電圧をする。 （もっと読む）

【課題】プログラムを並列化したときに消費電流のピーク期間の重なりを防止する。
【解決手段】実施形態に係わる半導体メモリシステムにおいて、複数の半導体メモリ１の各々は、連続する複数の動作を含む内部シーケンスを実行すると共に各動作の終了後に待機期間を有し、待機期間中に次の動作の開始を予告する２ビット以上の予告信号ＳＴＡをメモリコントローラ２８へ通知すると共に、メモリコントローラ２８から内部シーケンスの再開命令を受けたときに次の動作を開始する。メモリコントローラ２８は、複数の動作の各々について、動作期間及び消費電流のピーク期間に関する管理テーブルを備え、複数の半導体メモリ１のうち所定の半導体メモリから予告信号ＳＴＡを受けたとき、管理テーブルに基づいて、所定の半導体メモリに対して再開命令を通知する。 （もっと読む）

【課題】バス配線における消費電力を抑制する。
【解決手段】センスアンプ回路ＳＡは、ビット線に接続されメモリセルから読み出される信号を検知増幅する。第１のデータラッチＤＬ１，ＤＬ２は、センスアンプと第１のバスＬＢを介して接続される。第２のデータラッチＤＬ３は、第２のバスＧＢに接続される。１つのセンスアンプ回路及び１つの第１のデータラッチをそれぞれ含む複数の回路群Ｇｉ（ｉ＝１〜ｊ）が第１方向に沿って繰り返し設けられる。また、第２のデータラッチは、複数個の回路群と入出力バッファ５との間に設けられている。 （もっと読む）

【課題】ＭＬＣメモリセルの性能を向上させる。
【解決手段】マルチレベルセル（ＭＬＣ）メモリセルのアレイを管理するための装置および方法である。さまざまな実施形態に従えば、選択されたＭＬＣメモリセルの利用可能な複数の物理状態の各々に関連する書込努力に関して、複数の物理状態の各々に対して異なるマルチビット論理値を割り当てる非連続エンコーディングスキームが選択される。その後、選択された非連続エンコーディングスキームに関して、選択されたＭＬＣメモリセルにデータが書込まれる。いくつかの実施形態においては、ＭＬＣメモリセルは、スピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）メモリセルを備える。他の実施形態においては、ＭＬＣメモリセルは、ＭＬＣフラッシュメモリセルを備える。 （もっと読む）

【課題】ＶＧＡ型半導体記憶装置のビット線ディスチャージ時の消費電力を低減する。
【解決手段】ビット線ＢＬ［０］〜［７］のディスチャージ時に、ビット線同士をビット線接続スイッチ００〜０３で接続し、複数のビット線選択トランジスタ３０〜３７のうち一部のビット線選択トランジスタ３０，３２，３４，３６のみを導通させ、主ビット線ＭＢＬ［０］及びディスチャージトランジスタ４０を介して一部のビット線ＢＬ［０］，［２］，［４］，［６］のみを接地電源に接続し、他のビット線ＢＬ［１］，［３］，［５］，［７］はビット線接続スイッチ００〜０３を介してディスチャージする。 （もっと読む）

【課題】チャージポンプ回路を駆動するクロックバッファ回路に流れる瞬時電流を抑制すること。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。 （もっと読む）

【課題】 複数のチップを実装した場合において、消費電流の増加を抑制することが可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムは、第１の半導体記憶装置71aと、第２の半導体記憶装置71bと、配線83とを有している。配線83は、第１の半導体記憶装置71aと第２の半導体記憶装置間71bに接続されている。第１、第２の半導体記憶装置71a,71bの一方が電荷を放電するとき、第１、第２の半導体記憶装置71a,71bの他方は、配線83を介して放電された電荷を受ける。 （もっと読む）

【課題】極低電圧でもワードラインを十分に昇圧することができるワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供する。
【解決手段】メモリーセルＭＣを選択するためのサブワードラインＳＷＬに供給される昇圧電圧を生成するワードライン昇圧回路１４０は、サブワードラインＳＷＬに昇圧電圧を供給するｐ型の第１の駆動トランジスターＴｒ１０と、第１の駆動トランジスターＴｒ１０のソース電圧を第１の電源電圧ＶＷＬに基づいて生成するｐ型の第１の電圧供給トランジスターＴｒ１１と、第１の駆動トランジスターＴｒ１０のソースと第１の電圧供給トランジスターＴｒ１１のドレインを接続する第１の電源ラインＳＰＬ１と、第１の基準電圧と第１の電源ラインＳＰＬ１との間に挿入された第１の昇圧キャパシターＢＣ１とを含む。 （もっと読む）

【課題】ピーク電流を低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプ１１とを具備し、前記センスアンプのそれぞれは、第１，第２ノードにデータを保持するようにラッチ接続される第１，第２インバータ回路６８，６９と、ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第１，第２インバータ回路の制御端子にそれぞれ接続される第１，第２トランジスタＰ１１，Ｐ１２とを有するセンス部を備える。 （もっと読む）

【課題】消費電流を低減可能な昇圧回路を提供すること。
【解決手段】本発明にかかる昇圧回路は、電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に、トランジスタＭ１１〜Ｍ１４と、ノードＶ２４の電位に応じて導通状態が制御されるトランジスタＭ１５と、を備え、トランジスタＭ１１〜Ｍ１５間の各接続点とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ１１〜Ｃ１４を備え、電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に、トランジスタＭ２１〜Ｍ２４と、ノードＶ１４の電位に応じて導通状態が制御されるトランジスタＭ２５と、を備え、トランジスタＭ２１〜Ｍ２５間の各接続点とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ２１〜Ｃ２４を備える。各トランジスタはトリプルウェル上に形成され、少なくともトランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４を形成する各トリプルウェルにてＮウェル及びＰウェル間は電気的に接続される。 （もっと読む）

【課題】従来技術における直流電流バイアスによる電流の大幅消耗を減少させ、又メモリセルのしきい電圧を迅速に且つ高解析度で検出する目的を達成する。
【解決手段】本発明は、参照メモリセルを利用したＮＶＭ読取構造を提供して、適切な検出速度及び良好な正確度により参照メモリセルM_rf及び読取ＮＶＭセルM_Cの両者間のしきい電圧差を識別する。 （もっと読む）

【課題】寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することが可能な昇圧回路を提供すること。
【解決手段】本発明にかかる昇圧回路は、低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に設けられたダイオード素子Ｄ１，Ｄ２と、ダイオード素子Ｄ１，Ｄ２と出力端子Ｖｏｕｔとの間に設けられ、ダイオード素子Ｄ１，Ｄ２よりも順方向降下電圧の小さいダイオード素子Ｄ３と、ダイオード素子Ｄ１，Ｄ２，Ｄ３の間の各接続点に一端が接続され、他端にクロック信号ＣＬＫ１，ＣＬＫ２が供給される容量素子Ｃ１，Ｃ２と、を備える。 （もっと読む）

【課題】メモリの状態に適した誤り訂正能力を有し、無駄な消費電力を省いたＥＣＣ回路を備えたメモリを提供する。
【解決手段】メモリは、ビット線と、ワード線と、ビット線とワード線との交点に対応して設けられたメモリセルを含むメモリセルアレイとを備える。センスアンプは、ビット線に接続され、メモリセルに格納されたデータを検出する。ワード線ドライバは、ワード線の電圧を制御する。コントローラは、第１の誤り訂正能力を有する第１の誤り訂正回路および第２の誤り訂正能力を有する第２の誤り訂正回路を含む。メモリセルは、データ消去の単位となるメモリセルブロックを成し、メモリセルブロックにおいて各ワード線に接続されたメモリセルがページを成す。コントローラは、書込み時にワード線の電圧をステップさせる回数に応じて、読出し時または書込み時に第１の誤り訂正回路および第２の誤り訂正回路のうちいずれか一方またはそれらの両方を駆動させる。 （もっと読む）