半導体記憶装置
【課題】消費電力を低減出来る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、選択トランジスタ、メモリセル、ワード線、セレクトゲート線、ドライバ回路１２、ロウデコーダ１１−０、及び検知回路１６を備える。ドライバ回路１２は、第１電圧Ｖｓｓ，Ｖｃｃを出力する。ロウデコーダ１１−０内の第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路１２から出力された第１電圧を、ワード線及びセレクトゲート線に転送する。検知回路１６は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路１２は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。
【解決手段】半導体記憶装置は、選択トランジスタ、メモリセル、ワード線、セレクトゲート線、ドライバ回路１２、ロウデコーダ１１−０、及び検知回路１６を備える。ドライバ回路１２は、第１電圧Ｖｓｓ，Ｖｃｃを出力する。ロウデコーダ１１−０内の第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路１２から出力された第１電圧を、ワード線及びセレクトゲート線に転送する。検知回路１６は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路１２は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１、第２選択トランジスタと、複数のメモリセルと、ワード線と、セレクトゲート線と、ドライバ回路と、第１転送トランジスタと、ビット線と、ソース線と、検知回路とを備える。メモリセルは、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第１、第２選択トランジスタ間に電流経路が直列接続される。ワード線は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線は、第１、第２選択トランジスタのゲートにそれぞれ接続される。ドライバ回路は、ワード線及びセレクトゲート線に印加すべき第１電圧を出力する。第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第１電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線は、第１選択トランジスタの電流経路を介してメモリセルに接続される。ソース線は、第２選択トランジスタの電流経路を介してメモリセルに接続される。検知回路は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの回路図。
【図６】第１実施形態に係るロウデコーダ、ドライバ回路、及び検知回路のブロック図。
【図７】第１実施形態に係るＣＧドライバの回路図。
【図８】第１実施形態に係るＳＧＤドライバの回路図。
【図９】第１実施形態に係るＳＧＳドライバの回路図。
【図１０】第１実施形態に係るＣＧＤドライバの回路図。
【図１１】第１実施形態に係るＢＧドライバの回路図。
【図１２】第１実施形態に係る検知部の回路図。
【図１３】第１実施形態に係る検知部の動作を示すグラフ。
【図１４】第１実施形態に係る消去動作のフローチャート。
【図１５】第１実施形態に係る各種信号のタイミングチャート。
【図１６】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１７】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１８】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１９】第１実施形態に係る各配線の電位変化を示すグラフ。
【図２０】第２実施形態に係る半導体記憶装置の一部領域のブロック図。
【図２１】第２実施形態に係る各種信号のタイミングチャート。
【図２２】第１、第２実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、ビット線／ソース線ドライバ（以下ＳＬ／ＳＬドライバ）１４、電圧発生回路１５、検知回路１６、及び制御回路１７を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１８の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして、対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
ＢＬ／ＳＬドライバ１４は、データの書き込み、読み出し、及び消去に必要な電圧を、後述するビット線及びソース線に印加する。特に消去時においては、電圧ＶＥＲＡをビット線ＢＬ及び／またはソース線ＳＬに印加する。
【００１５】
センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１６】
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２及びＢＬ／ＳＬドライバ１４に供給する。特に消去時においては、上記した電圧ＶＥＲＡを生成する。
【００１７】
検知回路１６は、データの消去時において、電圧発生回路１５の発生した電圧ＶＥＲＡを監視する。そして、電圧ＶＥＲＡの値に応じてフラグ信号を生成して、ドライバ回路１２を制御する。
【００１８】
制御回路１７は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１９】
１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００２０】
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１８を含む。
【００２１】
ＮＡＮＤストリング１８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び読み出し時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２２】
また、本実施形態に係る構成では、各ＮＡＮＤストリング１８において、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間にその電流経路が直列接続されるようにして、ダミートランジスタＤＴＤが設けられている。更に、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、その電流経路が直列接続されるようにして、ダミートランジスタＤＴＳが設けられている。ダミートランジスタＤＴＤ、ＤＴＳは、メモリセルトランジスタＭＴと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み時及び読み出し時にはオン状態とされる。
【００２３】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳＩ０〜ＳＧＳＩ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧＩ０〜ＢＧＩ３）に共通接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはそれぞれダミーワード線ＷＬＤＤ、ＷＬＤＳに共通接続されている。
【００２４】
すなわち、ワード線ＷＬ０〜ＷＬ７、バックゲート線ＢＧＩ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤＩ、ＳＧＳＩは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００２５】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１８のうち、同一行にあるＮＡＮＤストリング１８の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１８を共通に接続する。
【００２６】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２７】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２８】
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２９】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７及びダミートランジスタＤＴＤ、ＤＴＳとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００３０】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧＩとして機能する。
【００３１】
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００３２】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄ及びダミーワード線導電層２３ｅを有する。導電層２３ａ〜２３ｅは、層間絶縁層（図示せず）を挟んで積層されている。導電層２３ａ〜２３ｅは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層２３ａ〜２３ｅは、例えば多結晶シリコンで形成される。導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。また、導電層２３ｅはダミートランジスタＤＴＤ、ＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ、ＷＬＤＳ）として機能する。
【００３３】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、導電層２３ａ〜２３ｅを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３４】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１８のボディ（各トランジスタのバックゲート）として機能する。
【００３５】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３６】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３７】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴ及びダミートランジスタＤＴＤ、ＤＴＳとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３８】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００３９】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００４０】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００４１】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００４２】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００４３】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００４４】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００４５】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００４６】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００４７】
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４８】
図３及び図４に示すＮＡＮＤストリング１８の等価回路を図５に示す。図示するようにＮＡＮＤストリング１８は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴＤ、ＤＴＳ、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。ダミートランジスタＤＴＤは、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に直列接続されている。ダミートランジスタＤＴＳは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に直列接続されている。データの読み出し時において、ダミートランジスタＤＴＤ、ＤＴＳ及びバックゲートトランジスタＢＴは常にオン状態とされる。書き込み時においては、必要に応じてオン状態とされる。
【００４９】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはダミーワード線ＷＬＤＤ、ＷＬＤＳに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１８の集合が、図２で説明したメモリグループＧＰに相当する。
【００５０】
１．３ ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００５１】
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５〜５７を備えている。
【００５２】
１．３．１ ブロックデコーダ４０について
ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、例えば制御回路１７から与えられるブロックアドレスをデコードする。そして、デコード結果に応じて、信号ＴＧ及びＲＤＥＣＡＤｎを生成する。より具体的には、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指す場合、信号ＴＧをアサート（本例では“Ｈ”レベル）し、信号ＲＤＥＣＡＤｎをネゲート（本例では“Ｌ”レベル）する。アサートされた信号ＴＧの電圧は、書き込み時にはＶＰＧＭＨ、読み出し時にはＶＲＥＡＤＨ、及び消去時にはＶddaである。これらの電圧については後述する。
【００５３】
また、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指さない場合、信号ＴＧをネゲート（本例では“Ｌ”レベル、例えばＶss（０Ｖ））し、信号ＲＤＥＣＡＤｎをアサート（本例では“Ｈ”レベル）する。
【００５４】
１．３．２ トランジスタ５０について
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートに、対応するブロックデコーダ４０の信号ＴＧが与えられる。
【００５５】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００５６】
１．３．３ トランジスタ５１、５２について
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤＩに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤ０〜ＳＧＤ３に接続され、ゲートに信号ＴＧが与えられる。
【００５７】
またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭは、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５８】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３は信号線ＳＧＤ０〜ＳＧＤ３に接続される。
【００５９】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３はノードＳＧＤ＿ＣＯＭに接続される。
【００６０】
１．３．４ トランジスタ５３、５４について
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤＩをセレクトゲート線ＳＧＳＩに入れ替えたものと等価である。
【００６１】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
【００６２】
１．３．５ トランジスタ５５について
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧに接続され、ゲートに信号ＴＧが与えられる。
【００６３】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
【００６４】
１．３．６ トランジスタ５６、５７について
次に、トランジスタ５６、５７について説明する。トランジスタ５６、５７は、ダミーワード線ＷＬＤＤ、ＷＬＤＳに電圧を転送するためのものである。トランジスタ５６は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＤに接続され、他端は信号線ＣＧＤＤに接続され、ゲートに信号ＴＧが与えられる。またトランジスタ５７は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＳに接続され、他端は信号線ＣＧＤＳに接続され、ゲートに信号ＴＧが与えられる。
【００６５】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５６、５７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５６、５７はオフ状態とされる。
【００６６】
１．４ ドライバ回路１２について
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００６７】
図６に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、電圧ドライバ６３、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６を備えている。
【００６８】
１．４．１ 電圧ドライバ６３について
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧ＶＲＤＥＣ及びＶＣＧＳＥＬを生成する。
【００６９】
電圧ＶＲＤＥＣはブロックデコーダ４０に供給される。そして、選択ブロックに対応するブロックデコーダ４０は、信号ＴＧとして電圧ＶＲＤＥＣを出力する。電圧ＶＣＧＳＥＬはＣＧドライバ６０に供給される。ＶＣＧＳＥＬは、データの書き込み時及び読み出し時において選択ワード線に印加すべき電圧ＶＰＧＭ、ＶＣＧＲＶ等である。
【００７０】
１．４．２ ＣＧドライバ６０について
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。図７は、ＣＧドライバ６０−０の回路図である。その他のＣＧドライバ６０−１〜６０−７も同様の構成を有する。
【００７１】
図示するようにＣＧドライバ６０は、高耐圧ｎチャネルＭＯＳトランジスタ１００〜１０４を備えている。
【００７２】
トランジスタ１００は、電流経路の一端に電圧ＶＣＧＳＥＬが与えられ、電流経路の他端が、対応する信号線ＣＧ（ＣＧドライバ６０−ｉではＣＧｉ、ｉは０〜７のいずれか）に接続される。トランジスタ１０１は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０２は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０３は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０４は、電流経路の一端に電圧Ｖss（０Ｖ）が与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。
【００７３】
上記構成において、トランジスタ１００〜１０４のゲートには、例えば制御回路１７によってページアドレス（ワード線アドレス）を示す信号が入力される。そして、選択ワード線ＷＬに対応するＣＧドライバ６０では、プログラム時にはトランジスタ１００がオン状態とされることにより、電圧ＶＣＧＳＥＬ＝ＶＰＧＭが、対応する信号線ＣＧに転送される。また読み出し時には、トランジスタ１００がオン状態とされることにより、電圧ＶＣＧＳＥＬ＝ＶＣＧＲＶが、対応する信号線ＣＧに転送される。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００７４】
また非選択ワード線に対応するＣＧドライバ６０では、プログラム時にはトランジスタ１０１またはトランジスタ１０３がオン状態とされる。トランジスタ１０１がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳを、対応する信号線ＣＧに転送する。トランジスタ１０３がオン状態とされたＣＧドライバ６０は、電圧ＶＩＳＯ（例えば０Ｖ）を、対応する信号線ＣＧに転送する。読み出し時には、トランジスタ１０２がオン状態とされることにより、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００７５】
消去時には、トランジスタ１０４がオン状態とされる。これにより、電圧Ｖss（例えば０Ｖ）が、ロウデコーダ１１内のトランジスタ５０の電流経路を介してワード線ＷＬに転送される。
【００７６】
なお、電圧ＶＰＡＳＳ及びＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。信号ＴＧとして与えられる電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、及びＶddaは、電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶssよりも大きい電圧であり、トランジスタ５０による電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶssの転送を可能とする電圧である。
【００７７】
また、ＣＧ０〜ＣＧ７は、各ブロックＢＬＫ間で共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。このことは、その他の配線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳに関しても同様である。以下では、そのような場合を例に説明する。
【００７８】
１．４．３ ＳＧＤドライバ６１について
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤ０〜ＳＧＤ３（セレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３）に、必要な電圧を転送する。図８は、ＳＧＤドライバ６１−０の回路図である。その他のＳＧＤドライバ６１−１〜６１−３も同様の構成を有する。
【００７９】
図示するようにＳＧＤドライバ６１は、高耐圧ｎチャネルＭＯＳトランジスタ１１０〜１１２を備えている。トランジスタ１１０は、電流経路の一端に電圧ＶＳＧＤが与えられ、電流経路の他端が、対応する信号線ＳＧＤ（ＳＧＤドライバ６１−ｊではＳＧＤｊ、ｊは０〜３のいずれか）に接続される。トランジスタ１１１は、電流経路の一端に外部電圧Ｖcc（＞Ｖss）が与えられ、電流経路の他端が、対応する信号線ＳＧＤに接続される。トランジスタ１１２は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が、対応する信号線ＳＧＤに接続される。
【００８０】
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１８に対応する場合、データの書き込み時及び読み出し時には例えば制御回路１７によってトランジスタ１１０がオン状態とされ、電圧ＶＳＧＤが、対応するトランジスタ５１の電流経路を介して、対応するセレクトゲート線ＳＧＤＩに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせ、書き込み時には、書き込みデータに応じて選択トランジスタＳＴ１をオンさせる電圧である。また消去時には、トランジスタ１１１及び１１２が、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ及び／ＳＧ＿ＶＣＣＦＬＡＧ（これはＳＧ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＳＧ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。フラグ信号については後に詳細に説明する。
【００８１】
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１８に対応しない場合、トランジスタ１１０〜１１２はオフ状態とされる。
【００８２】
１．４．４ ＳＧＳドライバ６２について
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳ０〜ＳＧＳ３（セレクトゲート線ＳＧＳＩ０〜ＳＧＳＩ３）に、必要な電圧を転送する。図９は、ＳＧＳドライバ６２−０の回路図である。その他のＳＧＳドライバ６２−１〜６２−３も同様の構成を有する。
【００８３】
図示するようにＳＧＳドライバ６２は、高耐圧ｎチャネルＭＯＳトランジスタ１２０〜１２２を備えている。トランジスタ１２０は、電流経路の一端に電圧ＶＳＧＳが与えられ、電流経路の他端が、対応する信号線ＳＧＳ（ＳＧＳドライバ６２−ｋではＳＧＳｋ、ｋは０〜３のいずれか）に接続される。トランジスタ１２１は、電流経路の一端に外部電圧Ｖccが与えられ、電流経路の他端が、対応する信号線ＳＧＳに接続される。トランジスタ１２２は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が、対応する信号線ＳＧＳに接続される。
【００８４】
ＳＧＳドライバ６２が、選択セルを含むＮＡＮＤストリング１８に対応する場合、データの読み出し時には例えば制御回路１７によってトランジスタ１２０がオン状態とされ、電圧ＶＳＧＳが、対応するトランジスタ５３の電流経路を介して、対応するセレクトゲート線ＳＧＳＩに転送される。電圧ＶＳＧＳは、読み出し時において選択トランジスタＳＴ２をオンさせる電圧である。また書き込み時にはトランジスタ１２２がオン状態とされ、電圧Ｖssが、対応するセレクトゲート線ＳＧＳＩに転送される。また消去時には、トランジスタ１２１及び１２２が、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ及び／ＳＧ＿ＶＣＣＦＬＡＧに応じてオン状態とされる。
【００８５】
ＳＧＳドライバ６３が、選択セルを含むＮＡＮＤストリング１８に対応しない場合、トランジスタ１２０〜１２２はオフ状態とされる。
【００８６】
１．４．５ ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６について
次に、ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６について説明する。図１０は、ＣＧＤＤドライバ６５の回路図である。
【００８７】
図示するようにＣＧＤＤドライバ６５は、高耐圧ｎチャネルＭＯＳトランジスタ１３０〜１３３を備えている。トランジスタ１３０は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３１は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３２は、電流経路の一端に電圧Ｖccが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３３は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。
【００８８】
データの書き込み時には、例えば制御回路１７によってトランジスタ１３０がオン状態とされ、電圧ＶＰＡＳＳがトランジスタ５６の電流経路を介してダミーワード線ＷＬＤＤに転送される。読み出し時に、例えば制御回路１７によってはトランジスタ１３１がオン状態とされ、電圧ＶＲＥＡＤがトランジスタ５６の電流経路を介してダミーワード線ＷＬＤＤに転送される。消去時には、トランジスタ１３２及び１３３が、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧ及び／ＣＧＤ＿ＶＣＣＦＬＡＧ（／ＣＧＤ＿ＶＣＣＦＬＡＧはＣＧＤ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。
【００８９】
以上の構成はＣＧＤＳドライバ６６についても同様であり、ＣＧＤＳドライバ６６は、図１０においてＣＧＤＤをＣＧＤＳに置き換えたものに等しい。
【００９０】
１．４．６ ＢＧドライバ６４について
次に、ＢＧドライバ６４について説明する。図１１は、ＢＧドライバ６４の回路図である。
【００９１】
図示するようにＢＧドライバ６４は、高耐圧ｎチャネルＭＯＳトランジスタ１４０〜１４４を備えている。トランジスタ１４０は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４１は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４２は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４３は、電流経路の一端に電圧Ｖccが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４４は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が信号線ＢＧに接続される。
【００９２】
データの書き込み時には、例えば制御回路１７によってトランジスタ１４０または１４２がオン状態とされ、電圧ＶＰＡＳＳまたはＶＩＳＯがトランジスタ５５の電流経路を介してバックゲート線ＢＧＩに転送される。読み出し時には、例えば制御回路１７によってトランジスタ１４１がオン状態とされ、電圧ＶＲＥＡＤがトランジスタ５５の電流経路を介してバックゲート線ＢＧＩに転送される。消去時には、トランジスタ１４３及び１４４が、フラグ信号ＢＧ＿ＶＣＣＦＬＡＧ及び／ＢＧ＿ＶＣＣＦＬＡＧ（／ＢＧ＿ＶＣＣＦＬＡＧはＢＧ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＢＧ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。
【００９３】
１．５ 電圧発生回路１５について
電圧発生回路１５は複数のチャージポンプ回路を備えている。そして電圧発生回路１５は、書き込み時には電圧ＶＰＧＭＨ、ＶＰＧＭ、ＶＰＡＳＳを発生し、読み出し時には電圧ＶＲＥＡＨ、ＶＲＥＡＤ、ＶＣＧＲＶを発生し、消去時には電圧ＶＥＲＡを発生する。
【００９４】
１．６ 検知回路１６について
次に検知回路１６について説明する。図６に示すように、検知回路１６は第１乃至第３検知部７０−１〜７０−３を備えている。
【００９５】
第１乃至第３検知部７０−１〜７０−３は、消去時において、電圧発生回路１５の発生する電圧ＶＥＲＡを監視する。そして、電圧ＶＥＲＡの値に応じて、それぞれ上記したフラグＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、及びＢＧ＿ＶＣＣＦＬＡＧを生成する。以下、第１乃至第３検知部７０−１〜７０−３を区別しない場合には、まとめて検知部７０と呼ぶ。
【００９６】
図１２は、検知部７０の回路図である。図示するように検知部７０は、スイッチ部８０、可変抵抗部８１、デコーダ８３、及び比較器８４を備えている。
【００９７】
可変抵抗部８１は、例えば３つの抵抗素子８５ａ〜８５ｃ及び高耐圧型のｎチャネルＭＯＳトランジスタ８６を備えている。抵抗素子８５ａの一端はノードＮ１に接続され、他端はノードＮ２に接続されている。抵抗素子８５ｂの一端はノードＮ２に接続され、他端はノードＮ３に接続されている。抵抗素子８５ｃの一端はノードＮ３に接続され、他端はトランジスタ８６のドレインに接続されている。トランジスタ８６は、ソースが接地され、ゲートに制御信号８６が与えられる。制御信号８６は、例えば制御回路１７によって与えられ、消去時においてアサート（本例では“Ｈ”レベル）とされる。ノードＮ１には、消去時において、電圧発生回路１５のチャージポンプ回路ＣＰの発生する電圧ＶＥＲＡが与えられる。この電圧ＶＥＲＡは、ＢＬ／ＳＬドライバ１４によってビット線ＢＬ及びソース線ＳＬに与えられる。
【００９８】
スイッチ部８０は、高耐圧型のｎチャネルＭＯＳトランジスタ８７ａ〜８７ｄを備えている。トランジスタ８７ａ〜８７ｃの電流経路の一端は、それぞれノードＮ１〜Ｎ３に接続されている。またトランジスタ８７ｄの電流経路の一端には電圧Ｖddaが与えられる。そしてトランジスタ８７ａ〜８７ｄの電流経路の他端は、ノードＮ４に共通に接続されている。
【００９９】
デコーダ８３は、トランジスタ８７ａ〜８７ｄのいずれかを選択して、トランジスタ８７ａ〜８７ｄのうち選択したいずれのゲートに“Ｈ”レベルを与えてオン状態とする。
【０１００】
比較器８４は、反転入力端子（−）に基準電圧Ｖrefが与えられ、非反転入力端子（＋）がノードＮ４に接続されたオペアンプである。
【０１０１】
以上の構成において、消去時には、デコーダ８３によっていずれかのトランジスタ８７ａ〜８７ｄがオン状態とされる。その結果、可変抵抗部８１によって電圧ＶＥＲＡを抵抗分割して得られた電圧がノードＮ４に与えられる。そして比較器８４は、ノードＮ４の電位が基準電圧Ｖrefに達すると、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、ＢＧ＿ＶＣＣＦＬＡＧのいずれかを生成する。
【０１０２】
図１３は、電圧ＶＥＲＡと各フラグ信号との関係を示すグラフである。まず、電圧ＶＥＲＡがＶＥＲＡ１に達すると、第１検知部７０−１において、ノードＮ４の電位が基準電圧Ｖrefに達する。よって第１検知部７０−１はフラグ信号を出力する。すなわち、第１検知部７０−１はＳＧ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０３】
次に電圧ＶＥＲＡがＶＥＲＡ２（＞ＶＥＲＡ１）に達すると、第２検知部７０−２がフラグ信号を出力する。すなわち、第２検知部７０−２はＣＧＤ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０４】
更に電圧ＶＥＲＡがＶＥＲＡ３（＞ＶＥＲＡ２）に達すると、第３検知部７０−３がフラグ信号を出力する。すなわち、第３検知部７０−３はＢＧ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０５】
２．半導体記憶装置１の消去動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。図１４は消去動作のフローチャートであり、図１５は消去時における各ノードの電位変化を示すタイミングチャートである。
【０１０６】
まず制御回路１７は、外部のホスト機器から消去コマンドを受信する。この際、消去対象となるブロックのブロックアドレスも受信する（ステップＳ１０）。この消去コマンドの受信によって、制御回路１７は消去シーケンスを開始する。
【０１０７】
消去シーケンスは、図１５に示すように、大まかには「セットアップ」、「消去」、及び「リセット」の三段階を含む。「セットアップ」は、消去に必要な電圧を準備するフェーズであり、「消去」は実際に電荷蓄積層にホールを注入してデータを消去するフェーズであり、「リセット」は各ノードの電圧を消去動作前の状態に戻すフェーズである。
【０１０８】
制御回路１７はまずセットアップを開始する。すなわち制御回路１７は、電圧ＶＥＲＡを生成・昇圧するよう電圧発生回路１５に命令する。またＢＬ／ＳＬドライバ１４は、制御回路１７の命令に応答して、電圧ＶＥＲＡをビット線ＢＬ及びソース線ＳＬに印加する（ステップＳ１１、図１５の時刻ｔ０）。
【０１０９】
この時の、消去対象ブロックＢＬＫ０と、ブロックＢＬＫ０に関連付けられたロウデコーダ１１−０の様子を図１６に示す。ブロックデコーダ４０は、信号ＴＧ＝“Ｈ（＝Ｖdda）”レベル、信号ＲＤＥＣＡＤｎ＝“Ｌ（＝Ｖss）”レベルとする。また、ＳＧＤドライバ６１−０、ＳＧＳドライバ６２−０、ＣＧドライバ６０、ＢＧドライバ６４、ＣＧＤＤドライバ６５、ＣＧＤＳ６６はＶssを出力する。従って、ロウデコーダ１１−０においてはトランジスタ５１−０、５３−０、５０−０〜５０−７、５５、５６、５７の全てがオン状態となる。よって、ＳＧＤＩ０、ＳＧＳＩ０、ＷＬ０〜ＷＬ７、ＢＧＩ０、ＷＬＤＤ、ＷＬＤＳの電位はＶssとなる。
【０１１０】
その後、時刻ｔ１において電圧ＶＥＲＡの値がＶＥＲＡ１に到達する（ステップＳ１２、ＹＥＳ）。すると第１検知部７０−１がフラグ信号ＳＧ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１３）。
【０１１１】
図１７は、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが出力された際におけるブロックＢＬＫ０とロウデコーダ１１−０の様子である。フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが出力されることで、ＳＧＤドライバ６１−０及びＳＧＳドライバ６２−０ではトランジスタ１１１、１２１がそれぞれオン状態となり、図示するように、ＳＧＤ０及びＳＧＳ０には電圧Ｖccが転送される。すると、Ｖcc＞Ｖddaであるので、ロウデコーダ１１−０におけるトランジスタ５１−０、５３−０がカットオフ状態となり、ＳＧＤＩ０及びＳＧＳＩ０は電気的にフローティングの状態となる（ステップＳ１４）。
【０１１２】
その後、時刻ｔ２において電圧ＶＥＲＡの値がＶＥＲＡ２に到達する（ステップＳ１５、ＹＥＳ）。すると第２検知部７０−２がフラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１６）。
【０１１３】
図１８は、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが出力された際におけるブロックＢＬＫ０とロウデコーダ１１−０の様子である。フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが出力されることで、ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６ではそれぞれトランジスタ１３２がオン状態となり、図示するようにＣＧＤＤ及びＣＧＤＳには電圧Ｖccが転送される。これにより、ロウデコーダ１１−０におけるトランジスタ５６、５７がカットオフ状態となり、ＷＬＤＤ及びＷＬＤＳは電気的にフローティングの状態となる（ステップＳ１７）。
【０１１４】
その後、時刻ｔ３において電圧ＶＥＲＡの値がＶＥＲＡ３に到達する（ステップＳ１８、ＹＥＳ）。すると、第３検知部７０−３がフラグ信号ＢＧ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１９）。
【０１１５】
フラグ信号ＢＧ＿ＶＣＣＦＬＡＧが出力されることで、ＢＧドライバ６４ではトランジスタ１４３がオン状態となり、ＢＧ０には電圧Ｖccが転送される。これにより、ロウデコーダ１１−０におけるトランジスタ５５がカットオフ状態となり、ＢＧＩは電気的にフローティングの状態となる（ステップＳ２０）。
【０１１６】
その後、時刻ｔ４で電圧ＶＥＲＡが所望の電圧ＶＥＲＡtargetに達すると（ステップＳ２２）、消去動作は消去フェーズに移行する。なお、時刻ｔ０から時刻ｔ５の期間、ＣＧドライバ６０ではトランジスタ１０４がオン状態とされ、ロウデコーダ１１−０ではトランジスタ５０が常時オン状態とされ、ワード線ＷＬには常にＶssが与えられている。そして消去フェーズでは、ＧＩＤＬ（gate induced drain leakage）によって生じたホールが電荷蓄積層に注入され、データが消去される（ステップＳ２２）。
【０１１７】
消去フェーズが終了すると、消去動作はリセットフェーズに移行する（ステップＳ２３、時刻ｔ６）。すなわち、検知部７０は、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、ＢＧ＿ＶＣＣＦＬＡＧの出力を停止する（ネゲート（本例では“Ｌ”レベル）する）。その後、制御回路１７の制御に従って、ＣＧ及びＷＬの電位をＶccに上昇された後、各ノードの電圧が段階的に低下され、最終的にＶssまで落とされる。これにより、消去動作が終了する。
【０１１８】
なお、消去動作の期間、非選択ブロックＢＬＫ１〜ＢＬＫ３のＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＷＬ、ＷＬＤＤ、ＷＬＤＳ、ＢＧは電気的にフローティングとされ、その電位はＶＥＲＡとのカップリングにより決まる。
【０１１９】
３．本実施形態に係る効果
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【０１２０】
三次元積層型のＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリングのチャネル部分はintrinsic型のシリコンで形成される。そのため、セレクトゲート端でＧＩＤＬを起こすことにより、ホールを発生させる。
【０１２１】
ＧＩＤＬを起こす際には、各ノードに適切な電圧を印加する必要がある。例えば、ソース線の電圧をＶＥＲＡ、セレクトゲート線の電圧をＶＥＲＡsg、ダミーワード線の電圧をＶＥＲＡd、消去対象のワード線の電圧をＶＥＲＡwlとすると、効率良くＧＩＤＬを発生させるため、ＶＥＲＡ＞ＶＥＲＡsg＞ＶＥＲＡd＞ＶＥＲＡwl（≒０Ｖ）なる関係を満たす必要がある。
【０１２２】
このように、消去時には多くの種類の電圧が必要である。また負荷容量が大きくなると、充電動作が非常に遅くなり、またチャージポンプ回路や降圧回路等を含む電源回路の消費電流も増加する。
【０１２３】
この点、本実施形態に係る構成であると、昇圧電圧はソース線ＳＬ及びビット線ＢＬに印加するＶＥＲＡだけで良く、その他のノードの電位はカップリングで上昇させる。そのため、消費電力を低減出来る。
【０１２４】
すなわち、本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、電圧ＶＥＲＡを検知する検知回路１６を備えている。検知回路１６は、ＶＥＲＡが適切な電位に達した際に、フラグ信号を出力する。そして、このフラグ信号によって、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ＢＧ、ＷＬＤＤ、ＷＬＤＳが電気的にフローティングとされる。より具体的には、このフラグ信号に応答して、ドライバ回路１２が信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳに電圧Ｖccを出力する。これにより、ロウデコーダ１１のトランジスタ５１、５３、５５〜５７がカットオフされ、対応する配線が電気的にフローティングとされる。
【０１２５】
そして、フローティングとされた各配線はその後、電圧ＶＥＲＡとのカップリングにより上昇して、所望の電位に達する。図１９は、電圧ＶＥＲＡ、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及びバックゲート線ＢＧＩの電位変化を示すグラフである。
【０１２６】
図示するように、時刻ｔ０において、電圧発生回路１５がＶＥＲＡの昇圧を開始する。そしてＶＥＲＡは、時刻ｔ４において、所望の値ＶＥＲＡtargetに達する。また、ＶＥＲＡがＶＥＲＡ１に達した時刻ｔ１では、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが“Ｈ”レベルとされる。これにより、信号線ＳＧＤ、ＳＧＳにはＶccが印加され、セレクトゲート線ＳＧＤＩ、ＳＧＳＩは略（Ｖdda−Ｖth）に達した後（Ｖthはトランジスタ５１、５３の閾値電圧）、電気的にフローティングとなる。その後は、ＶＥＲＡとのカップリングにより、時刻ｔ４に所望の電圧（上述したＶＥＲＡsg）に達する。更に、ＶＥＲＡがＶＥＲＡ２に達した時刻ｔ２では、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが“Ｈ”レベルとされる。これにより、信号線ＣＧＤＤ、ＣＧＤＳにはＶccが印加され、ダミーワード線ＷＬＤＤ、ＷＬＤＳは略（Ｖdda−Ｖth）に達した後（Ｖthはトランジスタ５６、５７の閾値電圧）、電気的にフローティングとなる。その後はＶＥＲＡとのカップリングにより、時刻ｔ４には所望の電圧（上述したＶＥＲＡd）に達する。バックゲート線ＢＧＩも同様である。
【０１２７】
このように、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及びバックゲート線ＢＧＩは、カップリングにより、所望の電圧に達する。従って、消去時において。ＶＥＲＡsg、ＶＥＲＡd等を生成するチャージポンプ回路は不要となり、ビット線ＢＬ及びソース線ＳＬに印加されるＶＥＲＡtargetを生成するチャージポンプ回路さえあれば十分となる。
【０１２８】
ＮＡＮＤストリング単位（メモリグループＧＰ単位）や、メモリセル単位（ページ単位）で消去する場合も同様であり、この場合には、セレクトゲート線等と同じように、非選択のワード線の電位をカップリングにより上昇させれば良い。特に、ＮＡＮＤストリング単位や、メモリセル単位で消去する場合には、ブロック単位で消去する場合に比べて、より多くの種類の電圧が必要となる。従って本実施形態は、このような場合にも、より顕著な効果が得られる。
【０１２９】
また、本実施形態に係る構成であると、消去動作を高速化出来る。一般にチャージポンプ回路は制御が難しく、負荷に応じて適切な動作条件が満たされなければ、最適な電圧が得られない。そして、最適な動作条件を満たすことは非常に困難であり、各ノードの電位は高速動作につき必ずしも最適な条件で上昇するわけではない。そして、チャージポンプ回路の数が増えるほど、その制御は困難となる。その結果、各ノードが消去動作に必要な電位に達するにはある程度の時間が必要になる。
【０１３０】
しかし本実施形態に係る構成であると、動作させるべきチャージポンプ回路の数は、少なくとも消去時には１つで良い。また、カップリングで充電するノードは限られており、それ以外のノードを充電する必要は無い（Ｖccレベルに充電出来ればそれで十分である）。より具体的には、ロウデコーダ１１よりも周辺回路側（ドライバ回路１２側）のノードを充電する必要は無い。従って、複数のチャージポンプ回路を用いて各ノードを充電する場合に比べて、消去動作を高速化出来る。
【０１３１】
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ドライバ回路１２とロウデコーダ１１との間にスイッチを設けたものである。以下では、以下では、第１実施形態と異なる点についてのみ説明する。
【０１３２】
１．半導体記憶装置１の構成について
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成について図２０を用いて説明する。図２０はＮＡＮＤ型フラッシュメモリ１の一部領域の構成を示す回路図である。
【０１３３】
図示するように、本実施形態に係る構成は、上記第１実施形態で説明した図１及び図６において、更にロウ選択スイッチ部１９を有している。
【０１３４】
ロウ選択スイッチ部１９は、ドライバ回路１２のＳＧＤドライバ６１−０〜６１−３、ＳＧＳドライバ６２−０〜６２−３、ＣＧドライバ６０−０〜６０−７、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６に対応して設けられた複数の高耐圧型ｎチャネルＭＯＳトランジスタ５９を備えている。
【０１３５】
トランジスタ５９の各々は、電流経路の一端が、それぞれ対応するドライバ６１−０〜６１−３、６２−０〜６２−３、６０−０〜６０−７、６４〜６６の出力ノードに接続され、他端がそれぞれＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３、ＣＧ０〜ＣＧ７、ＢＧ、ＣＧＤＤ、及びＣＧＤＳに接続される。そしてゲートには、例えば制御回路１７によって、消去時にはＶccが印加され、書き込み時にはＶＰＧＭＨが印加され、読み出し時にはＶＲＥＡＤＨが印加される。先に説明した通り、Ｖcc＞Ｖddaである。
【０１３６】
なお、ドライバ回路１２内の各ドライバは、複数の配線に共通して使用される。この際、ドライバからの電圧は、トランジスタ５９の電流経路を介して、複数の配線に転送される。例えばＳＧＤドライバ６１−０は、複数のブロックＢＬＫ０、ＢＬＫ１、…についての複数の信号線ＳＧＤ０に共通に用いられる。そして、ＳＧＤドライバ６１−０の出力する電圧は、トランジスタ５９を介して複数の信号線ＳＧＤ０に転送される。換言すれば、信号線ＳＧＤ０は、トランジスタ５９とトランジスタ５１との間のノードから枝分かれしている。その他の配線も同様である。
【０１３７】
なお図２０では、紙面の都合上、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６の図示は省略したが、これらについても同様である。
【０１３８】
２．半導体記憶装置１の消去動作について
次に、本実施形態に係る消去動作について説明する。本実施形態に係る動作は、上記第１実施形態で説明した動作において、トランジスタ５１、５３、５５〜５７がそれぞれカットオフした後に、これらに対応するトランジスタ５９がカットオフするものである。
【０１３９】
この動作を、セレクトゲート線ＳＧＤ０を例に挙げて、図２１を用いて説明する。図２１は、ＳＧ＿ＶＣＣＦＬＡＧ、ＳＧＤドライバ６１−０の出力、ＳＧＤ０、ＳＧＤＩ０の電位変化を示すタイミングチャートである。セレクトゲート線ＳＧＤ０以外の、消去時にフローティングとされるその他の配線についても同様である。
【０１４０】
図示するように、例えば時刻ｔ１より前の時刻では、ＳＧＤドライバ６１−０はＶssを出力する。トランジスタ５９及び５１−０のゲートには、例えば制御回路１７によってそれぞれＶcc及びＶddaが印加されているので、トランジスタ５９及び５１−０はオン状態である。よって、ＳＧＤ０及びＳＧＤＩ０の電位はＶssである。
【０１４１】
その後、時刻ｔ１でフラグ信号ＳＧ＿ＶＣＣＦＬＡＧが“Ｈ”レベルになったとする。すると、これに応答してＳＧＤドライバ６１−０では、トランジスタ１１２がオフ状態となり、トランジスタ１１１がオン状態となる。これにより、ＳＧＤドライバ６１−０の出力ノードの電位はＶccに向かって上昇し、これに伴ってＳＧＤ０、ＳＧＤＩ０の電位も上昇する。
【０１４２】
この上昇の過程において、まずＳＧＤ０の電位が（Ｖdda−Ｖth）に達すると（Ｖthはトランジスタ５１−０の閾値電圧）、トランジスタ５１−０がカットオフして、ＳＧＤＩ０は電気的にフローティングとなる。そしてＳＧＤＩ０の電位は、ＶＥＲＡとのカップリングにより上昇する。このことは、第１実施形態で説明した通りである。
【０１４３】
次に、ＳＧＤドライバの出力ノードの電位が（Ｖcc−Ｖth）に達すると（Ｖthはトランジスタ５９の閾値電圧）、トランジスタ５９がカットオフして、ＳＧＤ０は電気的にフローティングとなる。そしてＳＧＤ０の電位は、ＶＥＲＡとのカップリングにより上昇する。
【０１４４】
３．本実施形態に係る効果
本実施形態に係る構成であると、消去時において、各配線の電位を精度良く設定することが可能となる。本効果につき、以下説明する。
【０１４５】
ドライバ回路１２は、複数のブロックＢＬＫを駆動する。このような場合、ドライバ回路１２からロウデコーダ１１までの間に存在する配線容量（信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳ）は、チップサイズやその配線パターンに依存する可能性がある。従って、これらの配線も含めてＳＧＤＩ、ＳＧＳＩ、ＢＧＩ、ＷＬＤＤ、及びＷＬＤＳの電位をカップリングによって正確に正しく設定することが困難な場合がある。
【０１４６】
そこで本実施形態では、ドライバ回路１２とロウデコーダ１１との間（換言すれば、ドライバ回路１２と信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳとの間）にスイッチ１９を設けている。そして、スイッチ１９内のトランジスタ５９のゲートの電位（Ｖcc）を、信号線ＴＧの電位（Ｖdda）よりも高くしている。その結果、消去時において、ドライバ回路１２がフラグ信号に応答して電圧Ｖccを発生した際には、先にロウデコーダ１１内のトランジスタ５１、５３、５５〜５７がカットオフし、その後、トランジスタ５９がカットオフする。すなわち、まずメモリセルアレイ１０側の信号線（ＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、ＢＧＩ）がフローティングとなり、次にドライバ側（周辺回路側）の信号線（ＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＢＧ）がフローティングとなる。
【０１４７】
従って、ドライバ回路１２からロウデコーダ１１までの間に存在する配線容量（信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳ）の、カップリングによるＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、ＢＧＩの上昇に与える影響を低減出来る。言い換えれば、上述した、配線容量に関する不確定要素を排除出来る。これにより、各信号線とＶＥＲＡとのカップリング量を正確に見積もることが出来、これらの信号線ＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＢＧが最終的に達する電位を精密に制御出来る。
【０１４８】
もちろん、本実施形態は、ドライバ回路１２が単一のブロックを駆動する場合であっても効果は得られる。しかし、ドライバ回路１２によって複数のプレーン（複数のブロックの集合）を制御する場合に、より顕著な効果が得られる。これは前述の通り、ドライバからロウデコーダ１１までの配線長が非常に長くなっても、ドライバからロウデコーダ１１までの間の配線の充電を考慮する必要が無いからであり、その結果、より高速な消去動作が可能となる。
【０１４９】
［変形例等］
以上のように、本実施形態に係る半導体記憶装置１は、第１、第２選択トランジスタ(ST1,ST2@図2)と、複数のメモリセル(MT,DTD,DTS@図2)と、ワード線(WL,WLDD,WLDS@図2)と、セレクトゲート線(SGDI,SGSI@図2)と、ドライバ回路(Driver12@図1,8-10)と、第１転送トランジスタ(Tr50,51,53,56,57 in R/D11@図6)と、ビット線(BL@図2)と、ソース線(SL@図2)と、検知回路(Detector16@図1,12)とを備える。メモリセル(MT,DTD,DTS@図2)は、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第１、第２選択トランジスタ間に電流経路が直列接続される。ワード線(WL,WLDD,WLDS@図2)は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線(SGDI,SGSI@図2)は、第１、第２選択トランジスタのゲートにそれぞれ接続される。ドライバ回路(Driver12@図1,8-10)は、第１電圧(Vss or Vcc@図8-10)を出力する。第１転送トランジスタ(Tr50,51,53,56,57 in R/D11@図6)は、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第１電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線(BL@図2)は、第１選択トランジスタの電流経路を介して前記メモリセルに接続される。ソース線(SL@図2)は、第２選択トランジスタの電流経路を介して前記メモリセルに接続される。検知回路(Detector16@図1,12)は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧(VERA@図12)を検知して、検知結果に応じてフラグ(SG_VCCFLAG, CGD_VCCFLAG@図12-13)を生成する。ドライバ回路は、フラグが生成されたことに応答して第１電圧の値を変更(t1,t2:Vss→Vcc@図15)して、第１転送トランジスタをカットオフさせる。
【０１５０】
本構成によれば、配線の電位をカップリングによって上昇させることで、電圧発生回路１５の負荷を低減し、半導体記憶装置１の消費電力を低減出来る。
【０１５１】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では説明の簡単化のため、各検知部７０の各々が図１２の構成を有する例を説明した。しかし、可変抵抗部８１、デコーダ８１、及びスイッチ部８０を、各検知部７０間で共用しても良い。そして比較器８４のみを、検知部７０毎に設けても良い。
【０１５２】
この場合、例えばノードＮ１〜Ｎ３は、フラグＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、及びＢＧ＿ＶＣＣＦＬＡＧ用に用いられても良い。より具体的には、第１検知部７０−１の比較器８４は、デコーダ８３によってトランジスタ８７ｃを介してノードＮ３に接続される。第２検知部７０−２の比較器８４は、デコーダ８３によってトランジスタ８７ｂを介してノードＮ２に接続される。第３検知部７０−３の比較器８４は、デコーダ８３によってトランジスタ８７ａを介してノードＮ１に接続される。
【０１５３】
あるいは、消去動作は当初からＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、及びＢＧＩのいずれかをフローティングにしたい場合には、対応する検知部７０の比較器８４には、トランジスタ８７ｄによって電圧Ｖddaを与えても良い。Ｖdda＞Ｖrefとすることで、消去動作の当初から、フラグ信号は“Ｈ”レベルとなる。
【０１５４】
また、上記検知回路１６を実施するにあたっては、デコーダ８３及び比較器８４のみを追加するだけで良い。すなわち、可変抵抗部８１は、電圧ＶＥＲＡを放電する際に用いる抵抗素子を流用することが出来、またスイッチ部８０も従来のスイッチを流用出来る。よって、検知回路１６を実施するにあたっての面積増加は非常に小さい。
【０１５５】
また、デコーダ８３も必須では無い。すなわち、製造時において、検知部７０の各々につき最適なノードＮ１〜Ｎ３を決定できるのであれば、スイッチ部８０及びデコーダ８３を廃して、各ノードＮ１〜Ｎ３と比較器８４を直接接続しても良い。
【０１５６】
しかし、各検知部７０につき最適なノードＮ１〜Ｎ３を決定するのは難しく、図１９の時刻ｔ４において最適な電位が得られるように制御するためには、各ノードＮ１〜Ｎ３を選択しながら、その結果をフィードバックして最適なノードＮ１〜Ｎ３を決定するのが望ましい。このような場合にはデコーダ８３が必要となる。そしていずれのトランジスタ８７ａ〜８７ｄを選択するかは、例えば制御回路１７によってデコーダ８３に命令が与えられる。
【０１５７】
また、図６の構成では、第１検知部７０−１が、ＳＧＤドライバ６１とＳＧＳドライバ６２とで共通に設けられる場合を例に説明した。しかし、ＳＧＤドライバ６１とＳＧＳドライバ６２に対して、別個の検知部７０が設けられても良い。このことは第２検知部７０−２についても同様である。また、ＳＧＤドライバ６１−０〜６１−３及びＳＧＳドライバ６２−０〜６２−３のそれぞれにつき、別個の検知部７０が設けられても良い。
【０１５８】
更に、図１２の検知部７０の構成において、可変抵抗部８１内の抵抗素子は４つ以上あっても良い。より多くの抵抗素子を設けることで、フラグ信号の発生タイミングをより精度良く設定出来る。
【０１５９】
また、図２に示したメモリセルアレイは、図２２のような構成としても良い。図２２は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ソース側のダミーワード線ＷＬＤＳ、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してドレイン側のダミーワード線ＷＬＤＤ、ワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＳ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）の配線の混雑を緩和出来る。
【０１６０】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックＢＬＫ単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のＮＡＮＤストリング１８単位でデータを消去してもよい。
【０１６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…ＢＬ／ＳＬドライバ、１５…電圧発生回路、１６…検知回路、１７…制御回路、１８…ＮＡＮＤストリング、１９…ロウ選択スイッチ部、２０…半導体基板、２１、２３ａ〜２３ｅ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ、６５…ＣＧＤＤドライバ、６６…ＣＧＤＳドライバ、７０…検知部、８０…スイッチ部、８１…可変抵抗部、８３…デコーダ、８４…比較器
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６１１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１、第２選択トランジスタと、複数のメモリセルと、ワード線と、セレクトゲート線と、ドライバ回路と、第１転送トランジスタと、ビット線と、ソース線と、検知回路とを備える。メモリセルは、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第１、第２選択トランジスタ間に電流経路が直列接続される。ワード線は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線は、第１、第２選択トランジスタのゲートにそれぞれ接続される。ドライバ回路は、ワード線及びセレクトゲート線に印加すべき第１電圧を出力する。第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第１電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線は、第１選択トランジスタの電流経路を介してメモリセルに接続される。ソース線は、第２選択トランジスタの電流経路を介してメモリセルに接続される。検知回路は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの回路図。
【図６】第１実施形態に係るロウデコーダ、ドライバ回路、及び検知回路のブロック図。
【図７】第１実施形態に係るＣＧドライバの回路図。
【図８】第１実施形態に係るＳＧＤドライバの回路図。
【図９】第１実施形態に係るＳＧＳドライバの回路図。
【図１０】第１実施形態に係るＣＧＤドライバの回路図。
【図１１】第１実施形態に係るＢＧドライバの回路図。
【図１２】第１実施形態に係る検知部の回路図。
【図１３】第１実施形態に係る検知部の動作を示すグラフ。
【図１４】第１実施形態に係る消去動作のフローチャート。
【図１５】第１実施形態に係る各種信号のタイミングチャート。
【図１６】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１７】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１８】第１実施形態に係るＮＡＮＤストリング及びロウデコーダの回路図。
【図１９】第１実施形態に係る各配線の電位変化を示すグラフ。
【図２０】第２実施形態に係る半導体記憶装置の一部領域のブロック図。
【図２１】第２実施形態に係る各種信号のタイミングチャート。
【図２２】第１、第２実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、ビット線／ソース線ドライバ（以下ＳＬ／ＳＬドライバ）１４、電圧発生回路１５、検知回路１６、及び制御回路１７を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１８の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして、対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
ＢＬ／ＳＬドライバ１４は、データの書き込み、読み出し、及び消去に必要な電圧を、後述するビット線及びソース線に印加する。特に消去時においては、電圧ＶＥＲＡをビット線ＢＬ及び／またはソース線ＳＬに印加する。
【００１５】
センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１６】
電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２及びＢＬ／ＳＬドライバ１４に供給する。特に消去時においては、上記した電圧ＶＥＲＡを生成する。
【００１７】
検知回路１６は、データの消去時において、電圧発生回路１５の発生した電圧ＶＥＲＡを監視する。そして、電圧ＶＥＲＡの値に応じてフラグ信号を生成して、ドライバ回路１２を制御する。
【００１８】
制御回路１７は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１９】
１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００２０】
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１８を含む。
【００２１】
ＮＡＮＤストリング１８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び読み出し時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２２】
また、本実施形態に係る構成では、各ＮＡＮＤストリング１８において、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間にその電流経路が直列接続されるようにして、ダミートランジスタＤＴＤが設けられている。更に、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、その電流経路が直列接続されるようにして、ダミートランジスタＤＴＳが設けられている。ダミートランジスタＤＴＤ、ＤＴＳは、メモリセルトランジスタＭＴと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み時及び読み出し時にはオン状態とされる。
【００２３】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳＩ０〜ＳＧＳＩ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧＩ０〜ＢＧＩ３）に共通接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはそれぞれダミーワード線ＷＬＤＤ、ＷＬＤＳに共通接続されている。
【００２４】
すなわち、ワード線ＷＬ０〜ＷＬ７、バックゲート線ＢＧＩ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤＩ、ＳＧＳＩは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００２５】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１８のうち、同一行にあるＮＡＮＤストリング１８の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１８を共通に接続する。
【００２６】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２７】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２８】
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２９】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７及びダミートランジスタＤＴＤ、ＤＴＳとして機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００３０】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧＩとして機能する。
【００３１】
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００３２】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄ及びダミーワード線導電層２３ｅを有する。導電層２３ａ〜２３ｅは、層間絶縁層（図示せず）を挟んで積層されている。導電層２３ａ〜２３ｅは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層２３ａ〜２３ｅは、例えば多結晶シリコンで形成される。導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。また、導電層２３ｅはダミートランジスタＤＴＤ、ＤＴＳの制御ゲート（ダミーワード線ＷＬＤＤ、ＷＬＤＳ）として機能する。
【００３３】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、導電層２３ａ〜２３ｅを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３４】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１８のボディ（各トランジスタのバックゲート）として機能する。
【００３５】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３６】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３７】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴ及びダミートランジスタＤＴＤ、ＤＴＳとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３８】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００３９】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００４０】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００４１】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００４２】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００４３】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００４４】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００４５】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００４６】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００４７】
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４８】
図３及び図４に示すＮＡＮＤストリング１８の等価回路を図５に示す。図示するようにＮＡＮＤストリング１８は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴＤ、ＤＴＳ、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。ダミートランジスタＤＴＤは、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間に直列接続されている。ダミートランジスタＤＴＳは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間に直列接続されている。データの読み出し時において、ダミートランジスタＤＴＤ、ＤＴＳ及びバックゲートトランジスタＢＴは常にオン状態とされる。書き込み時においては、必要に応じてオン状態とされる。
【００４９】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、ダミートランジスタＤＴＤ、ＤＴＳの制御ゲートはダミーワード線ＷＬＤＤ、ＷＬＤＳに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧＩに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１８の集合が、図２で説明したメモリグループＧＰに相当する。
【００５０】
１．３ ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００５１】
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５〜５７を備えている。
【００５２】
１．３．１ ブロックデコーダ４０について
ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、例えば制御回路１７から与えられるブロックアドレスをデコードする。そして、デコード結果に応じて、信号ＴＧ及びＲＤＥＣＡＤｎを生成する。より具体的には、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指す場合、信号ＴＧをアサート（本例では“Ｈ”レベル）し、信号ＲＤＥＣＡＤｎをネゲート（本例では“Ｌ”レベル）する。アサートされた信号ＴＧの電圧は、書き込み時にはＶＰＧＭＨ、読み出し時にはＶＲＥＡＤＨ、及び消去時にはＶddaである。これらの電圧については後述する。
【００５３】
また、ブロックアドレスが、当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を指さない場合、信号ＴＧをネゲート（本例では“Ｌ”レベル、例えばＶss（０Ｖ））し、信号ＲＤＥＣＡＤｎをアサート（本例では“Ｈ”レベル）する。
【００５４】
１．３．２ トランジスタ５０について
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートに、対応するブロックデコーダ４０の信号ＴＧが与えられる。
【００５５】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００５６】
１．３．３ トランジスタ５１、５２について
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤＩに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤ０〜ＳＧＤ３に接続され、ゲートに信号ＴＧが与えられる。
【００５７】
またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭは、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５８】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３は信号線ＳＧＤ０〜ＳＧＤ３に接続される。
【００５９】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３はノードＳＧＤ＿ＣＯＭに接続される。
【００６０】
１．３．４ トランジスタ５３、５４について
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤＩをセレクトゲート線ＳＧＳＩに入れ替えたものと等価である。
【００６１】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
【００６２】
１．３．５ トランジスタ５５について
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧに接続され、ゲートに信号ＴＧが与えられる。
【００６３】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
【００６４】
１．３．６ トランジスタ５６、５７について
次に、トランジスタ５６、５７について説明する。トランジスタ５６、５７は、ダミーワード線ＷＬＤＤ、ＷＬＤＳに電圧を転送するためのものである。トランジスタ５６は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＤに接続され、他端は信号線ＣＧＤＤに接続され、ゲートに信号ＴＧが与えられる。またトランジスタ５７は、電流経路の一端が、対応するブロックＢＬＫ０のダミーワード線ＷＬＤＳに接続され、他端は信号線ＣＧＤＳに接続され、ゲートに信号ＴＧが与えられる。
【００６５】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５６、５７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５６、５７はオフ状態とされる。
【００６６】
１．４ ドライバ回路１２について
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００６７】
図６に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、電圧ドライバ６３、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６を備えている。
【００６８】
１．４．１ 電圧ドライバ６３について
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧ＶＲＤＥＣ及びＶＣＧＳＥＬを生成する。
【００６９】
電圧ＶＲＤＥＣはブロックデコーダ４０に供給される。そして、選択ブロックに対応するブロックデコーダ４０は、信号ＴＧとして電圧ＶＲＤＥＣを出力する。電圧ＶＣＧＳＥＬはＣＧドライバ６０に供給される。ＶＣＧＳＥＬは、データの書き込み時及び読み出し時において選択ワード線に印加すべき電圧ＶＰＧＭ、ＶＣＧＲＶ等である。
【００７０】
１．４．２ ＣＧドライバ６０について
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。図７は、ＣＧドライバ６０−０の回路図である。その他のＣＧドライバ６０−１〜６０−７も同様の構成を有する。
【００７１】
図示するようにＣＧドライバ６０は、高耐圧ｎチャネルＭＯＳトランジスタ１００〜１０４を備えている。
【００７２】
トランジスタ１００は、電流経路の一端に電圧ＶＣＧＳＥＬが与えられ、電流経路の他端が、対応する信号線ＣＧ（ＣＧドライバ６０−ｉではＣＧｉ、ｉは０〜７のいずれか）に接続される。トランジスタ１０１は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０２は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０３は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。トランジスタ１０４は、電流経路の一端に電圧Ｖss（０Ｖ）が与えられ、電流経路の他端が、対応する信号線ＣＧに接続される。
【００７３】
上記構成において、トランジスタ１００〜１０４のゲートには、例えば制御回路１７によってページアドレス（ワード線アドレス）を示す信号が入力される。そして、選択ワード線ＷＬに対応するＣＧドライバ６０では、プログラム時にはトランジスタ１００がオン状態とされることにより、電圧ＶＣＧＳＥＬ＝ＶＰＧＭが、対応する信号線ＣＧに転送される。また読み出し時には、トランジスタ１００がオン状態とされることにより、電圧ＶＣＧＳＥＬ＝ＶＣＧＲＶが、対応する信号線ＣＧに転送される。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００７４】
また非選択ワード線に対応するＣＧドライバ６０では、プログラム時にはトランジスタ１０１またはトランジスタ１０３がオン状態とされる。トランジスタ１０１がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳを、対応する信号線ＣＧに転送する。トランジスタ１０３がオン状態とされたＣＧドライバ６０は、電圧ＶＩＳＯ（例えば０Ｖ）を、対応する信号線ＣＧに転送する。読み出し時には、トランジスタ１０２がオン状態とされることにより、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００７５】
消去時には、トランジスタ１０４がオン状態とされる。これにより、電圧Ｖss（例えば０Ｖ）が、ロウデコーダ１１内のトランジスタ５０の電流経路を介してワード線ＷＬに転送される。
【００７６】
なお、電圧ＶＰＡＳＳ及びＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。信号ＴＧとして与えられる電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、及びＶddaは、電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶssよりも大きい電圧であり、トランジスタ５０による電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶssの転送を可能とする電圧である。
【００７７】
また、ＣＧ０〜ＣＧ７は、各ブロックＢＬＫ間で共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。このことは、その他の配線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳに関しても同様である。以下では、そのような場合を例に説明する。
【００７８】
１．４．３ ＳＧＤドライバ６１について
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤ０〜ＳＧＤ３（セレクトゲート線ＳＧＤＩ０〜ＳＧＤＩ３）に、必要な電圧を転送する。図８は、ＳＧＤドライバ６１−０の回路図である。その他のＳＧＤドライバ６１−１〜６１−３も同様の構成を有する。
【００７９】
図示するようにＳＧＤドライバ６１は、高耐圧ｎチャネルＭＯＳトランジスタ１１０〜１１２を備えている。トランジスタ１１０は、電流経路の一端に電圧ＶＳＧＤが与えられ、電流経路の他端が、対応する信号線ＳＧＤ（ＳＧＤドライバ６１−ｊではＳＧＤｊ、ｊは０〜３のいずれか）に接続される。トランジスタ１１１は、電流経路の一端に外部電圧Ｖcc（＞Ｖss）が与えられ、電流経路の他端が、対応する信号線ＳＧＤに接続される。トランジスタ１１２は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が、対応する信号線ＳＧＤに接続される。
【００８０】
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１８に対応する場合、データの書き込み時及び読み出し時には例えば制御回路１７によってトランジスタ１１０がオン状態とされ、電圧ＶＳＧＤが、対応するトランジスタ５１の電流経路を介して、対応するセレクトゲート線ＳＧＤＩに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせ、書き込み時には、書き込みデータに応じて選択トランジスタＳＴ１をオンさせる電圧である。また消去時には、トランジスタ１１１及び１１２が、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ及び／ＳＧ＿ＶＣＣＦＬＡＧ（これはＳＧ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＳＧ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。フラグ信号については後に詳細に説明する。
【００８１】
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１８に対応しない場合、トランジスタ１１０〜１１２はオフ状態とされる。
【００８２】
１．４．４ ＳＧＳドライバ６２について
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳ０〜ＳＧＳ３（セレクトゲート線ＳＧＳＩ０〜ＳＧＳＩ３）に、必要な電圧を転送する。図９は、ＳＧＳドライバ６２−０の回路図である。その他のＳＧＳドライバ６２−１〜６２−３も同様の構成を有する。
【００８３】
図示するようにＳＧＳドライバ６２は、高耐圧ｎチャネルＭＯＳトランジスタ１２０〜１２２を備えている。トランジスタ１２０は、電流経路の一端に電圧ＶＳＧＳが与えられ、電流経路の他端が、対応する信号線ＳＧＳ（ＳＧＳドライバ６２−ｋではＳＧＳｋ、ｋは０〜３のいずれか）に接続される。トランジスタ１２１は、電流経路の一端に外部電圧Ｖccが与えられ、電流経路の他端が、対応する信号線ＳＧＳに接続される。トランジスタ１２２は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が、対応する信号線ＳＧＳに接続される。
【００８４】
ＳＧＳドライバ６２が、選択セルを含むＮＡＮＤストリング１８に対応する場合、データの読み出し時には例えば制御回路１７によってトランジスタ１２０がオン状態とされ、電圧ＶＳＧＳが、対応するトランジスタ５３の電流経路を介して、対応するセレクトゲート線ＳＧＳＩに転送される。電圧ＶＳＧＳは、読み出し時において選択トランジスタＳＴ２をオンさせる電圧である。また書き込み時にはトランジスタ１２２がオン状態とされ、電圧Ｖssが、対応するセレクトゲート線ＳＧＳＩに転送される。また消去時には、トランジスタ１２１及び１２２が、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ及び／ＳＧ＿ＶＣＣＦＬＡＧに応じてオン状態とされる。
【００８５】
ＳＧＳドライバ６３が、選択セルを含むＮＡＮＤストリング１８に対応しない場合、トランジスタ１２０〜１２２はオフ状態とされる。
【００８６】
１．４．５ ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６について
次に、ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６について説明する。図１０は、ＣＧＤＤドライバ６５の回路図である。
【００８７】
図示するようにＣＧＤＤドライバ６５は、高耐圧ｎチャネルＭＯＳトランジスタ１３０〜１３３を備えている。トランジスタ１３０は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３１は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３２は、電流経路の一端に電圧Ｖccが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。トランジスタ１３３は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が信号線ＣＧＤＤに接続される。
【００８８】
データの書き込み時には、例えば制御回路１７によってトランジスタ１３０がオン状態とされ、電圧ＶＰＡＳＳがトランジスタ５６の電流経路を介してダミーワード線ＷＬＤＤに転送される。読み出し時に、例えば制御回路１７によってはトランジスタ１３１がオン状態とされ、電圧ＶＲＥＡＤがトランジスタ５６の電流経路を介してダミーワード線ＷＬＤＤに転送される。消去時には、トランジスタ１３２及び１３３が、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧ及び／ＣＧＤ＿ＶＣＣＦＬＡＧ（／ＣＧＤ＿ＶＣＣＦＬＡＧはＣＧＤ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。
【００８９】
以上の構成はＣＧＤＳドライバ６６についても同様であり、ＣＧＤＳドライバ６６は、図１０においてＣＧＤＤをＣＧＤＳに置き換えたものに等しい。
【００９０】
１．４．６ ＢＧドライバ６４について
次に、ＢＧドライバ６４について説明する。図１１は、ＢＧドライバ６４の回路図である。
【００９１】
図示するようにＢＧドライバ６４は、高耐圧ｎチャネルＭＯＳトランジスタ１４０〜１４４を備えている。トランジスタ１４０は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４１は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４２は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４３は、電流経路の一端に電圧Ｖccが与えられ、電流経路の他端が信号線ＢＧに接続される。トランジスタ１４４は、電流経路の一端に電圧Ｖssが与えられ、電流経路の他端が信号線ＢＧに接続される。
【００９２】
データの書き込み時には、例えば制御回路１７によってトランジスタ１４０または１４２がオン状態とされ、電圧ＶＰＡＳＳまたはＶＩＳＯがトランジスタ５５の電流経路を介してバックゲート線ＢＧＩに転送される。読み出し時には、例えば制御回路１７によってトランジスタ１４１がオン状態とされ、電圧ＶＲＥＡＤがトランジスタ５５の電流経路を介してバックゲート線ＢＧＩに転送される。消去時には、トランジスタ１４３及び１４４が、フラグ信号ＢＧ＿ＶＣＣＦＬＡＧ及び／ＢＧ＿ＶＣＣＦＬＡＧ（／ＢＧ＿ＶＣＣＦＬＡＧはＢＧ＿ＶＣＣＦＬＡＧの反転信号）に応じてオン状態とされる。フラグ信号ＢＧ＿ＶＣＣＦＬＡＧは、検知回路１６から与えられる。
【００９３】
１．５ 電圧発生回路１５について
電圧発生回路１５は複数のチャージポンプ回路を備えている。そして電圧発生回路１５は、書き込み時には電圧ＶＰＧＭＨ、ＶＰＧＭ、ＶＰＡＳＳを発生し、読み出し時には電圧ＶＲＥＡＨ、ＶＲＥＡＤ、ＶＣＧＲＶを発生し、消去時には電圧ＶＥＲＡを発生する。
【００９４】
１．６ 検知回路１６について
次に検知回路１６について説明する。図６に示すように、検知回路１６は第１乃至第３検知部７０−１〜７０−３を備えている。
【００９５】
第１乃至第３検知部７０−１〜７０−３は、消去時において、電圧発生回路１５の発生する電圧ＶＥＲＡを監視する。そして、電圧ＶＥＲＡの値に応じて、それぞれ上記したフラグＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、及びＢＧ＿ＶＣＣＦＬＡＧを生成する。以下、第１乃至第３検知部７０−１〜７０−３を区別しない場合には、まとめて検知部７０と呼ぶ。
【００９６】
図１２は、検知部７０の回路図である。図示するように検知部７０は、スイッチ部８０、可変抵抗部８１、デコーダ８３、及び比較器８４を備えている。
【００９７】
可変抵抗部８１は、例えば３つの抵抗素子８５ａ〜８５ｃ及び高耐圧型のｎチャネルＭＯＳトランジスタ８６を備えている。抵抗素子８５ａの一端はノードＮ１に接続され、他端はノードＮ２に接続されている。抵抗素子８５ｂの一端はノードＮ２に接続され、他端はノードＮ３に接続されている。抵抗素子８５ｃの一端はノードＮ３に接続され、他端はトランジスタ８６のドレインに接続されている。トランジスタ８６は、ソースが接地され、ゲートに制御信号８６が与えられる。制御信号８６は、例えば制御回路１７によって与えられ、消去時においてアサート（本例では“Ｈ”レベル）とされる。ノードＮ１には、消去時において、電圧発生回路１５のチャージポンプ回路ＣＰの発生する電圧ＶＥＲＡが与えられる。この電圧ＶＥＲＡは、ＢＬ／ＳＬドライバ１４によってビット線ＢＬ及びソース線ＳＬに与えられる。
【００９８】
スイッチ部８０は、高耐圧型のｎチャネルＭＯＳトランジスタ８７ａ〜８７ｄを備えている。トランジスタ８７ａ〜８７ｃの電流経路の一端は、それぞれノードＮ１〜Ｎ３に接続されている。またトランジスタ８７ｄの電流経路の一端には電圧Ｖddaが与えられる。そしてトランジスタ８７ａ〜８７ｄの電流経路の他端は、ノードＮ４に共通に接続されている。
【００９９】
デコーダ８３は、トランジスタ８７ａ〜８７ｄのいずれかを選択して、トランジスタ８７ａ〜８７ｄのうち選択したいずれのゲートに“Ｈ”レベルを与えてオン状態とする。
【０１００】
比較器８４は、反転入力端子（−）に基準電圧Ｖrefが与えられ、非反転入力端子（＋）がノードＮ４に接続されたオペアンプである。
【０１０１】
以上の構成において、消去時には、デコーダ８３によっていずれかのトランジスタ８７ａ〜８７ｄがオン状態とされる。その結果、可変抵抗部８１によって電圧ＶＥＲＡを抵抗分割して得られた電圧がノードＮ４に与えられる。そして比較器８４は、ノードＮ４の電位が基準電圧Ｖrefに達すると、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、ＢＧ＿ＶＣＣＦＬＡＧのいずれかを生成する。
【０１０２】
図１３は、電圧ＶＥＲＡと各フラグ信号との関係を示すグラフである。まず、電圧ＶＥＲＡがＶＥＲＡ１に達すると、第１検知部７０−１において、ノードＮ４の電位が基準電圧Ｖrefに達する。よって第１検知部７０−１はフラグ信号を出力する。すなわち、第１検知部７０−１はＳＧ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０３】
次に電圧ＶＥＲＡがＶＥＲＡ２（＞ＶＥＲＡ１）に達すると、第２検知部７０−２がフラグ信号を出力する。すなわち、第２検知部７０−２はＣＧＤ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０４】
更に電圧ＶＥＲＡがＶＥＲＡ３（＞ＶＥＲＡ２）に達すると、第３検知部７０−３がフラグ信号を出力する。すなわち、第３検知部７０−３はＢＧ＿ＶＣＣＦＬＡＧをアサート（本例では“Ｈ”レベル）とする。
【０１０５】
２．半導体記憶装置１の消去動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。図１４は消去動作のフローチャートであり、図１５は消去時における各ノードの電位変化を示すタイミングチャートである。
【０１０６】
まず制御回路１７は、外部のホスト機器から消去コマンドを受信する。この際、消去対象となるブロックのブロックアドレスも受信する（ステップＳ１０）。この消去コマンドの受信によって、制御回路１７は消去シーケンスを開始する。
【０１０７】
消去シーケンスは、図１５に示すように、大まかには「セットアップ」、「消去」、及び「リセット」の三段階を含む。「セットアップ」は、消去に必要な電圧を準備するフェーズであり、「消去」は実際に電荷蓄積層にホールを注入してデータを消去するフェーズであり、「リセット」は各ノードの電圧を消去動作前の状態に戻すフェーズである。
【０１０８】
制御回路１７はまずセットアップを開始する。すなわち制御回路１７は、電圧ＶＥＲＡを生成・昇圧するよう電圧発生回路１５に命令する。またＢＬ／ＳＬドライバ１４は、制御回路１７の命令に応答して、電圧ＶＥＲＡをビット線ＢＬ及びソース線ＳＬに印加する（ステップＳ１１、図１５の時刻ｔ０）。
【０１０９】
この時の、消去対象ブロックＢＬＫ０と、ブロックＢＬＫ０に関連付けられたロウデコーダ１１−０の様子を図１６に示す。ブロックデコーダ４０は、信号ＴＧ＝“Ｈ（＝Ｖdda）”レベル、信号ＲＤＥＣＡＤｎ＝“Ｌ（＝Ｖss）”レベルとする。また、ＳＧＤドライバ６１−０、ＳＧＳドライバ６２−０、ＣＧドライバ６０、ＢＧドライバ６４、ＣＧＤＤドライバ６５、ＣＧＤＳ６６はＶssを出力する。従って、ロウデコーダ１１−０においてはトランジスタ５１−０、５３−０、５０−０〜５０−７、５５、５６、５７の全てがオン状態となる。よって、ＳＧＤＩ０、ＳＧＳＩ０、ＷＬ０〜ＷＬ７、ＢＧＩ０、ＷＬＤＤ、ＷＬＤＳの電位はＶssとなる。
【０１１０】
その後、時刻ｔ１において電圧ＶＥＲＡの値がＶＥＲＡ１に到達する（ステップＳ１２、ＹＥＳ）。すると第１検知部７０−１がフラグ信号ＳＧ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１３）。
【０１１１】
図１７は、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが出力された際におけるブロックＢＬＫ０とロウデコーダ１１−０の様子である。フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが出力されることで、ＳＧＤドライバ６１−０及びＳＧＳドライバ６２−０ではトランジスタ１１１、１２１がそれぞれオン状態となり、図示するように、ＳＧＤ０及びＳＧＳ０には電圧Ｖccが転送される。すると、Ｖcc＞Ｖddaであるので、ロウデコーダ１１−０におけるトランジスタ５１−０、５３−０がカットオフ状態となり、ＳＧＤＩ０及びＳＧＳＩ０は電気的にフローティングの状態となる（ステップＳ１４）。
【０１１２】
その後、時刻ｔ２において電圧ＶＥＲＡの値がＶＥＲＡ２に到達する（ステップＳ１５、ＹＥＳ）。すると第２検知部７０−２がフラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１６）。
【０１１３】
図１８は、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが出力された際におけるブロックＢＬＫ０とロウデコーダ１１−０の様子である。フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが出力されることで、ＣＧＤＤドライバ６５及びＣＧＤＳドライバ６６ではそれぞれトランジスタ１３２がオン状態となり、図示するようにＣＧＤＤ及びＣＧＤＳには電圧Ｖccが転送される。これにより、ロウデコーダ１１−０におけるトランジスタ５６、５７がカットオフ状態となり、ＷＬＤＤ及びＷＬＤＳは電気的にフローティングの状態となる（ステップＳ１７）。
【０１１４】
その後、時刻ｔ３において電圧ＶＥＲＡの値がＶＥＲＡ３に到達する（ステップＳ１８、ＹＥＳ）。すると、第３検知部７０−３がフラグ信号ＢＧ＿ＶＣＣＦＬＡＧを出力する（ステップＳ１９）。
【０１１５】
フラグ信号ＢＧ＿ＶＣＣＦＬＡＧが出力されることで、ＢＧドライバ６４ではトランジスタ１４３がオン状態となり、ＢＧ０には電圧Ｖccが転送される。これにより、ロウデコーダ１１−０におけるトランジスタ５５がカットオフ状態となり、ＢＧＩは電気的にフローティングの状態となる（ステップＳ２０）。
【０１１６】
その後、時刻ｔ４で電圧ＶＥＲＡが所望の電圧ＶＥＲＡtargetに達すると（ステップＳ２２）、消去動作は消去フェーズに移行する。なお、時刻ｔ０から時刻ｔ５の期間、ＣＧドライバ６０ではトランジスタ１０４がオン状態とされ、ロウデコーダ１１−０ではトランジスタ５０が常時オン状態とされ、ワード線ＷＬには常にＶssが与えられている。そして消去フェーズでは、ＧＩＤＬ（gate induced drain leakage）によって生じたホールが電荷蓄積層に注入され、データが消去される（ステップＳ２２）。
【０１１７】
消去フェーズが終了すると、消去動作はリセットフェーズに移行する（ステップＳ２３、時刻ｔ６）。すなわち、検知部７０は、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、ＢＧ＿ＶＣＣＦＬＡＧの出力を停止する（ネゲート（本例では“Ｌ”レベル）する）。その後、制御回路１７の制御に従って、ＣＧ及びＷＬの電位をＶccに上昇された後、各ノードの電圧が段階的に低下され、最終的にＶssまで落とされる。これにより、消去動作が終了する。
【０１１８】
なお、消去動作の期間、非選択ブロックＢＬＫ１〜ＢＬＫ３のＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＷＬ、ＷＬＤＤ、ＷＬＤＳ、ＢＧは電気的にフローティングとされ、その電位はＶＥＲＡとのカップリングにより決まる。
【０１１９】
３．本実施形態に係る効果
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【０１２０】
三次元積層型のＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリングのチャネル部分はintrinsic型のシリコンで形成される。そのため、セレクトゲート端でＧＩＤＬを起こすことにより、ホールを発生させる。
【０１２１】
ＧＩＤＬを起こす際には、各ノードに適切な電圧を印加する必要がある。例えば、ソース線の電圧をＶＥＲＡ、セレクトゲート線の電圧をＶＥＲＡsg、ダミーワード線の電圧をＶＥＲＡd、消去対象のワード線の電圧をＶＥＲＡwlとすると、効率良くＧＩＤＬを発生させるため、ＶＥＲＡ＞ＶＥＲＡsg＞ＶＥＲＡd＞ＶＥＲＡwl（≒０Ｖ）なる関係を満たす必要がある。
【０１２２】
このように、消去時には多くの種類の電圧が必要である。また負荷容量が大きくなると、充電動作が非常に遅くなり、またチャージポンプ回路や降圧回路等を含む電源回路の消費電流も増加する。
【０１２３】
この点、本実施形態に係る構成であると、昇圧電圧はソース線ＳＬ及びビット線ＢＬに印加するＶＥＲＡだけで良く、その他のノードの電位はカップリングで上昇させる。そのため、消費電力を低減出来る。
【０１２４】
すなわち、本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、電圧ＶＥＲＡを検知する検知回路１６を備えている。検知回路１６は、ＶＥＲＡが適切な電位に達した際に、フラグ信号を出力する。そして、このフラグ信号によって、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ＢＧ、ＷＬＤＤ、ＷＬＤＳが電気的にフローティングとされる。より具体的には、このフラグ信号に応答して、ドライバ回路１２が信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳに電圧Ｖccを出力する。これにより、ロウデコーダ１１のトランジスタ５１、５３、５５〜５７がカットオフされ、対応する配線が電気的にフローティングとされる。
【０１２５】
そして、フローティングとされた各配線はその後、電圧ＶＥＲＡとのカップリングにより上昇して、所望の電位に達する。図１９は、電圧ＶＥＲＡ、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及びバックゲート線ＢＧＩの電位変化を示すグラフである。
【０１２６】
図示するように、時刻ｔ０において、電圧発生回路１５がＶＥＲＡの昇圧を開始する。そしてＶＥＲＡは、時刻ｔ４において、所望の値ＶＥＲＡtargetに達する。また、ＶＥＲＡがＶＥＲＡ１に達した時刻ｔ１では、フラグ信号ＳＧ＿ＶＣＣＦＬＡＧが“Ｈ”レベルとされる。これにより、信号線ＳＧＤ、ＳＧＳにはＶccが印加され、セレクトゲート線ＳＧＤＩ、ＳＧＳＩは略（Ｖdda−Ｖth）に達した後（Ｖthはトランジスタ５１、５３の閾値電圧）、電気的にフローティングとなる。その後は、ＶＥＲＡとのカップリングにより、時刻ｔ４に所望の電圧（上述したＶＥＲＡsg）に達する。更に、ＶＥＲＡがＶＥＲＡ２に達した時刻ｔ２では、フラグ信号ＣＧＤ＿ＶＣＣＦＬＡＧが“Ｈ”レベルとされる。これにより、信号線ＣＧＤＤ、ＣＧＤＳにはＶccが印加され、ダミーワード線ＷＬＤＤ、ＷＬＤＳは略（Ｖdda−Ｖth）に達した後（Ｖthはトランジスタ５６、５７の閾値電圧）、電気的にフローティングとなる。その後はＶＥＲＡとのカップリングにより、時刻ｔ４には所望の電圧（上述したＶＥＲＡd）に達する。バックゲート線ＢＧＩも同様である。
【０１２７】
このように、セレクトゲート線ＳＧＤＩ、ＳＧＳＩ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、及びバックゲート線ＢＧＩは、カップリングにより、所望の電圧に達する。従って、消去時において。ＶＥＲＡsg、ＶＥＲＡd等を生成するチャージポンプ回路は不要となり、ビット線ＢＬ及びソース線ＳＬに印加されるＶＥＲＡtargetを生成するチャージポンプ回路さえあれば十分となる。
【０１２８】
ＮＡＮＤストリング単位（メモリグループＧＰ単位）や、メモリセル単位（ページ単位）で消去する場合も同様であり、この場合には、セレクトゲート線等と同じように、非選択のワード線の電位をカップリングにより上昇させれば良い。特に、ＮＡＮＤストリング単位や、メモリセル単位で消去する場合には、ブロック単位で消去する場合に比べて、より多くの種類の電圧が必要となる。従って本実施形態は、このような場合にも、より顕著な効果が得られる。
【０１２９】
また、本実施形態に係る構成であると、消去動作を高速化出来る。一般にチャージポンプ回路は制御が難しく、負荷に応じて適切な動作条件が満たされなければ、最適な電圧が得られない。そして、最適な動作条件を満たすことは非常に困難であり、各ノードの電位は高速動作につき必ずしも最適な条件で上昇するわけではない。そして、チャージポンプ回路の数が増えるほど、その制御は困難となる。その結果、各ノードが消去動作に必要な電位に達するにはある程度の時間が必要になる。
【０１３０】
しかし本実施形態に係る構成であると、動作させるべきチャージポンプ回路の数は、少なくとも消去時には１つで良い。また、カップリングで充電するノードは限られており、それ以外のノードを充電する必要は無い（Ｖccレベルに充電出来ればそれで十分である）。より具体的には、ロウデコーダ１１よりも周辺回路側（ドライバ回路１２側）のノードを充電する必要は無い。従って、複数のチャージポンプ回路を用いて各ノードを充電する場合に比べて、消去動作を高速化出来る。
【０１３１】
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、ドライバ回路１２とロウデコーダ１１との間にスイッチを設けたものである。以下では、以下では、第１実施形態と異なる点についてのみ説明する。
【０１３２】
１．半導体記憶装置１の構成について
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成について図２０を用いて説明する。図２０はＮＡＮＤ型フラッシュメモリ１の一部領域の構成を示す回路図である。
【０１３３】
図示するように、本実施形態に係る構成は、上記第１実施形態で説明した図１及び図６において、更にロウ選択スイッチ部１９を有している。
【０１３４】
ロウ選択スイッチ部１９は、ドライバ回路１２のＳＧＤドライバ６１−０〜６１−３、ＳＧＳドライバ６２−０〜６２−３、ＣＧドライバ６０−０〜６０−７、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６に対応して設けられた複数の高耐圧型ｎチャネルＭＯＳトランジスタ５９を備えている。
【０１３５】
トランジスタ５９の各々は、電流経路の一端が、それぞれ対応するドライバ６１−０〜６１−３、６２−０〜６２−３、６０−０〜６０−７、６４〜６６の出力ノードに接続され、他端がそれぞれＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３、ＣＧ０〜ＣＧ７、ＢＧ、ＣＧＤＤ、及びＣＧＤＳに接続される。そしてゲートには、例えば制御回路１７によって、消去時にはＶccが印加され、書き込み時にはＶＰＧＭＨが印加され、読み出し時にはＶＲＥＡＤＨが印加される。先に説明した通り、Ｖcc＞Ｖddaである。
【０１３６】
なお、ドライバ回路１２内の各ドライバは、複数の配線に共通して使用される。この際、ドライバからの電圧は、トランジスタ５９の電流経路を介して、複数の配線に転送される。例えばＳＧＤドライバ６１−０は、複数のブロックＢＬＫ０、ＢＬＫ１、…についての複数の信号線ＳＧＤ０に共通に用いられる。そして、ＳＧＤドライバ６１−０の出力する電圧は、トランジスタ５９を介して複数の信号線ＳＧＤ０に転送される。換言すれば、信号線ＳＧＤ０は、トランジスタ５９とトランジスタ５１との間のノードから枝分かれしている。その他の配線も同様である。
【０１３７】
なお図２０では、紙面の都合上、ＢＧドライバ６４、ＣＧＤＤドライバ６５、及びＣＧＤＳドライバ６６の図示は省略したが、これらについても同様である。
【０１３８】
２．半導体記憶装置１の消去動作について
次に、本実施形態に係る消去動作について説明する。本実施形態に係る動作は、上記第１実施形態で説明した動作において、トランジスタ５１、５３、５５〜５７がそれぞれカットオフした後に、これらに対応するトランジスタ５９がカットオフするものである。
【０１３９】
この動作を、セレクトゲート線ＳＧＤ０を例に挙げて、図２１を用いて説明する。図２１は、ＳＧ＿ＶＣＣＦＬＡＧ、ＳＧＤドライバ６１−０の出力、ＳＧＤ０、ＳＧＤＩ０の電位変化を示すタイミングチャートである。セレクトゲート線ＳＧＤ０以外の、消去時にフローティングとされるその他の配線についても同様である。
【０１４０】
図示するように、例えば時刻ｔ１より前の時刻では、ＳＧＤドライバ６１−０はＶssを出力する。トランジスタ５９及び５１−０のゲートには、例えば制御回路１７によってそれぞれＶcc及びＶddaが印加されているので、トランジスタ５９及び５１−０はオン状態である。よって、ＳＧＤ０及びＳＧＤＩ０の電位はＶssである。
【０１４１】
その後、時刻ｔ１でフラグ信号ＳＧ＿ＶＣＣＦＬＡＧが“Ｈ”レベルになったとする。すると、これに応答してＳＧＤドライバ６１−０では、トランジスタ１１２がオフ状態となり、トランジスタ１１１がオン状態となる。これにより、ＳＧＤドライバ６１−０の出力ノードの電位はＶccに向かって上昇し、これに伴ってＳＧＤ０、ＳＧＤＩ０の電位も上昇する。
【０１４２】
この上昇の過程において、まずＳＧＤ０の電位が（Ｖdda−Ｖth）に達すると（Ｖthはトランジスタ５１−０の閾値電圧）、トランジスタ５１−０がカットオフして、ＳＧＤＩ０は電気的にフローティングとなる。そしてＳＧＤＩ０の電位は、ＶＥＲＡとのカップリングにより上昇する。このことは、第１実施形態で説明した通りである。
【０１４３】
次に、ＳＧＤドライバの出力ノードの電位が（Ｖcc−Ｖth）に達すると（Ｖthはトランジスタ５９の閾値電圧）、トランジスタ５９がカットオフして、ＳＧＤ０は電気的にフローティングとなる。そしてＳＧＤ０の電位は、ＶＥＲＡとのカップリングにより上昇する。
【０１４４】
３．本実施形態に係る効果
本実施形態に係る構成であると、消去時において、各配線の電位を精度良く設定することが可能となる。本効果につき、以下説明する。
【０１４５】
ドライバ回路１２は、複数のブロックＢＬＫを駆動する。このような場合、ドライバ回路１２からロウデコーダ１１までの間に存在する配線容量（信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳ）は、チップサイズやその配線パターンに依存する可能性がある。従って、これらの配線も含めてＳＧＤＩ、ＳＧＳＩ、ＢＧＩ、ＷＬＤＤ、及びＷＬＤＳの電位をカップリングによって正確に正しく設定することが困難な場合がある。
【０１４６】
そこで本実施形態では、ドライバ回路１２とロウデコーダ１１との間（換言すれば、ドライバ回路１２と信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳとの間）にスイッチ１９を設けている。そして、スイッチ１９内のトランジスタ５９のゲートの電位（Ｖcc）を、信号線ＴＧの電位（Ｖdda）よりも高くしている。その結果、消去時において、ドライバ回路１２がフラグ信号に応答して電圧Ｖccを発生した際には、先にロウデコーダ１１内のトランジスタ５１、５３、５５〜５７がカットオフし、その後、トランジスタ５９がカットオフする。すなわち、まずメモリセルアレイ１０側の信号線（ＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、ＢＧＩ）がフローティングとなり、次にドライバ側（周辺回路側）の信号線（ＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＢＧ）がフローティングとなる。
【０１４７】
従って、ドライバ回路１２からロウデコーダ１１までの間に存在する配線容量（信号線ＳＧＤ、ＳＧＳ、ＢＧ、ＣＧＤＤ、ＣＧＤＳ）の、カップリングによるＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、ＢＧＩの上昇に与える影響を低減出来る。言い換えれば、上述した、配線容量に関する不確定要素を排除出来る。これにより、各信号線とＶＥＲＡとのカップリング量を正確に見積もることが出来、これらの信号線ＳＧＤ、ＳＧＳ、ＣＧＤＤ、ＣＧＤＳ、ＢＧが最終的に達する電位を精密に制御出来る。
【０１４８】
もちろん、本実施形態は、ドライバ回路１２が単一のブロックを駆動する場合であっても効果は得られる。しかし、ドライバ回路１２によって複数のプレーン（複数のブロックの集合）を制御する場合に、より顕著な効果が得られる。これは前述の通り、ドライバからロウデコーダ１１までの配線長が非常に長くなっても、ドライバからロウデコーダ１１までの間の配線の充電を考慮する必要が無いからであり、その結果、より高速な消去動作が可能となる。
【０１４９】
［変形例等］
以上のように、本実施形態に係る半導体記憶装置１は、第１、第２選択トランジスタ(ST1,ST2@図2)と、複数のメモリセル(MT,DTD,DTS@図2)と、ワード線(WL,WLDD,WLDS@図2)と、セレクトゲート線(SGDI,SGSI@図2)と、ドライバ回路(Driver12@図1,8-10)と、第１転送トランジスタ(Tr50,51,53,56,57 in R/D11@図6)と、ビット線(BL@図2)と、ソース線(SL@図2)と、検知回路(Detector16@図1,12)とを備える。メモリセル(MT,DTD,DTS@図2)は、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第１、第２選択トランジスタ間に電流経路が直列接続される。ワード線(WL,WLDD,WLDS@図2)は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線(SGDI,SGSI@図2)は、第１、第２選択トランジスタのゲートにそれぞれ接続される。ドライバ回路(Driver12@図1,8-10)は、第１電圧(Vss or Vcc@図8-10)を出力する。第１転送トランジスタ(Tr50,51,53,56,57 in R/D11@図6)は、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第１電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線(BL@図2)は、第１選択トランジスタの電流経路を介して前記メモリセルに接続される。ソース線(SL@図2)は、第２選択トランジスタの電流経路を介して前記メモリセルに接続される。検知回路(Detector16@図1,12)は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧(VERA@図12)を検知して、検知結果に応じてフラグ(SG_VCCFLAG, CGD_VCCFLAG@図12-13)を生成する。ドライバ回路は、フラグが生成されたことに応答して第１電圧の値を変更(t1,t2:Vss→Vcc@図15)して、第１転送トランジスタをカットオフさせる。
【０１５０】
本構成によれば、配線の電位をカップリングによって上昇させることで、電圧発生回路１５の負荷を低減し、半導体記憶装置１の消費電力を低減出来る。
【０１５１】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では説明の簡単化のため、各検知部７０の各々が図１２の構成を有する例を説明した。しかし、可変抵抗部８１、デコーダ８１、及びスイッチ部８０を、各検知部７０間で共用しても良い。そして比較器８４のみを、検知部７０毎に設けても良い。
【０１５２】
この場合、例えばノードＮ１〜Ｎ３は、フラグＳＧ＿ＶＣＣＦＬＡＧ、ＣＧＤ＿ＶＣＣＦＬＡＧ、及びＢＧ＿ＶＣＣＦＬＡＧ用に用いられても良い。より具体的には、第１検知部７０−１の比較器８４は、デコーダ８３によってトランジスタ８７ｃを介してノードＮ３に接続される。第２検知部７０−２の比較器８４は、デコーダ８３によってトランジスタ８７ｂを介してノードＮ２に接続される。第３検知部７０−３の比較器８４は、デコーダ８３によってトランジスタ８７ａを介してノードＮ１に接続される。
【０１５３】
あるいは、消去動作は当初からＳＧＤＩ、ＳＧＳＩ、ＷＬＤＤ、ＷＬＤＳ、及びＢＧＩのいずれかをフローティングにしたい場合には、対応する検知部７０の比較器８４には、トランジスタ８７ｄによって電圧Ｖddaを与えても良い。Ｖdda＞Ｖrefとすることで、消去動作の当初から、フラグ信号は“Ｈ”レベルとなる。
【０１５４】
また、上記検知回路１６を実施するにあたっては、デコーダ８３及び比較器８４のみを追加するだけで良い。すなわち、可変抵抗部８１は、電圧ＶＥＲＡを放電する際に用いる抵抗素子を流用することが出来、またスイッチ部８０も従来のスイッチを流用出来る。よって、検知回路１６を実施するにあたっての面積増加は非常に小さい。
【０１５５】
また、デコーダ８３も必須では無い。すなわち、製造時において、検知部７０の各々につき最適なノードＮ１〜Ｎ３を決定できるのであれば、スイッチ部８０及びデコーダ８３を廃して、各ノードＮ１〜Ｎ３と比較器８４を直接接続しても良い。
【０１５６】
しかし、各検知部７０につき最適なノードＮ１〜Ｎ３を決定するのは難しく、図１９の時刻ｔ４において最適な電位が得られるように制御するためには、各ノードＮ１〜Ｎ３を選択しながら、その結果をフィードバックして最適なノードＮ１〜Ｎ３を決定するのが望ましい。このような場合にはデコーダ８３が必要となる。そしていずれのトランジスタ８７ａ〜８７ｄを選択するかは、例えば制御回路１７によってデコーダ８３に命令が与えられる。
【０１５７】
また、図６の構成では、第１検知部７０−１が、ＳＧＤドライバ６１とＳＧＳドライバ６２とで共通に設けられる場合を例に説明した。しかし、ＳＧＤドライバ６１とＳＧＳドライバ６２に対して、別個の検知部７０が設けられても良い。このことは第２検知部７０−２についても同様である。また、ＳＧＤドライバ６１−０〜６１−３及びＳＧＳドライバ６２−０〜６２−３のそれぞれにつき、別個の検知部７０が設けられても良い。
【０１５８】
更に、図１２の検知部７０の構成において、可変抵抗部８１内の抵抗素子は４つ以上あっても良い。より多くの抵抗素子を設けることで、フラグ信号の発生タイミングをより精度良く設定出来る。
【０１５９】
また、図２に示したメモリセルアレイは、図２２のような構成としても良い。図２２は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ソース側のダミーワード線ＷＬＤＳ、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してドレイン側のダミーワード線ＷＬＤＤ、ワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＳ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）の配線の混雑を緩和出来る。
【０１６０】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックＢＬＫ単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のＮＡＮＤストリング１８単位でデータを消去してもよい。
【０１６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６２】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…ＢＬ／ＳＬドライバ、１５…電圧発生回路、１６…検知回路、１７…制御回路、１８…ＮＡＮＤストリング、１９…ロウ選択スイッチ部、２０…半導体基板、２１、２３ａ〜２３ｅ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ、６５…ＣＧＤＤドライバ、６６…ＣＧＤＳドライバ、７０…検知部、８０…スイッチ部、８１…可変抵抗部、８３…デコーダ、８４…比較器
【特許請求の範囲】
【請求項１】
第１、第２選択トランジスタと、
半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、
前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、
第１電圧を出力するドライバ回路と、
前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記第１電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第１転送トランジスタと、
前記ドライバ回路から出力された前記第１電圧を前記転送トランジスタに転送する第２転送トランジスタと、
前記第１選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
前記第２選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、
データの消去時において、前記ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する検知回路と
を具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、まず前記第１転送トランジスタをカットオフさせ、次に前記第２転送トランジスタをカットオフさせ、
前記検知回路の検知レベルは複数のレベルに設定可能であり、
前記ワード線に関連付けられた前記第１転送トランジスタと前記セレクトゲート線に関連付けられた前記第１転送トランジスタとの間で、前記カットオフされるタイミングが異なり、
前記ワード線に関連付けられた前記第１転送トランジスタのうち、前記カットオフされる第１転送トランジスタは、前記第１、第２選択トランジスタに隣接する前記ワード線に関連付けられる
ことを特徴とする半導体記憶装置。
【請求項２】
第１、第２選択トランジスタと、
半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、
前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、
第１電圧を出力するドライバ回路と、
前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記ドライバ回路から出力された前記第１電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第１転送トランジスタと、
前記第１選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
前記第２選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、
データの消去時において、前記ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する検知回路と
を具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、前記第１転送トランジスタをカットオフさせる
ことを特徴とする半導体記憶装置。
【請求項３】
前記検知回路の検知レベルは複数のレベルに設定可能であり、
前記ワード線に関連付けられた前記第１転送トランジスタと前記セレクトゲート線に関連付けられた前記第１転送トランジスタとの間で、前記カットオフされるタイミングが異なる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ドライバ回路から出力された前記第１電圧を前記第１転送トランジスタに転送する第２転送トランジスタを更に備え、
前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、まず前記第１転送トランジスタをカットオフさせ、次に前記第２転送トランジスタをカットオフさせる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ワード線に関連付けられた前記第１転送トランジスタのうち、前記カットオフされる第１転送トランジスタは、前記第１、第２選択トランジスタに隣接する前記ワード線に関連付けられる
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１】
第１、第２選択トランジスタと、
半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、
前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、
第１電圧を出力するドライバ回路と、
前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記第１電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第１転送トランジスタと、
前記ドライバ回路から出力された前記第１電圧を前記転送トランジスタに転送する第２転送トランジスタと、
前記第１選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
前記第２選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、
データの消去時において、前記ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する検知回路と
を具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、まず前記第１転送トランジスタをカットオフさせ、次に前記第２転送トランジスタをカットオフさせ、
前記検知回路の検知レベルは複数のレベルに設定可能であり、
前記ワード線に関連付けられた前記第１転送トランジスタと前記セレクトゲート線に関連付けられた前記第１転送トランジスタとの間で、前記カットオフされるタイミングが異なり、
前記ワード線に関連付けられた前記第１転送トランジスタのうち、前記カットオフされる第１転送トランジスタは、前記第１、第２選択トランジスタに隣接する前記ワード線に関連付けられる
ことを特徴とする半導体記憶装置。
【請求項２】
第１、第２選択トランジスタと、
半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、
前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、
前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、
第１電圧を出力するドライバ回路と、
前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記ドライバ回路から出力された前記第１電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第１転送トランジスタと、
前記第１選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
前記第２選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、
データの消去時において、前記ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する検知回路と
を具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、前記第１転送トランジスタをカットオフさせる
ことを特徴とする半導体記憶装置。
【請求項３】
前記検知回路の検知レベルは複数のレベルに設定可能であり、
前記ワード線に関連付けられた前記第１転送トランジスタと前記セレクトゲート線に関連付けられた前記第１転送トランジスタとの間で、前記カットオフされるタイミングが異なる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ドライバ回路から出力された前記第１電圧を前記第１転送トランジスタに転送する第２転送トランジスタを更に備え、
前記ドライバ回路は、前記フラグが生成されたことに応答して前記第１電圧の値を変更して、まず前記第１転送トランジスタをカットオフさせ、次に前記第２転送トランジスタをカットオフさせる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ワード線に関連付けられた前記第１転送トランジスタのうち、前記カットオフされる第１転送トランジスタは、前記第１、第２選択トランジスタに隣接する前記ワード線に関連付けられる
ことを特徴とする請求項４記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−８０５３５（Ｐ２０１３−８０５３５Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１９２６５（Ｐ２０１１−２１９２６５）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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