【課題】微細化に対して有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイ１１と、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域（ＩＯ＜０＞領域〜ＩＯ＜７＞領域）と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線２０と、前記内部バス配線のデータ転送を制御する制御回路１５とを具備する。 （もっと読む）

【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】回路面積を低減させることのできる電圧生成回路を提供する。
【解決手段】一の実施の形態に係る電圧生成回路は、第１の電圧値の第１電圧を発生させる第１の昇圧回路と、第２の電圧値の第２電圧を発生させる複数の第２の昇圧回路を含む第２昇圧回路群とを有する。複数の第２の昇圧回路は、第１の状態から第２の状態に移行する際に互いに直列に接続され第１昇圧回路とともに第１電圧を発生可能に構成されている。 （もっと読む）

【課題】向上された動作速度を有する不揮発性メモリ装置及び不揮発性メモリ装置を制御するコントローラの動作方法を提供する。
【解決手段】本発明の不揮発性メモリ装置は、データのプログラム、読出し又は消去を遂行する第１プレーン、データのプログラム、読出し又は消去を遂行する第２プレーン、及び第１プレーン又は第２プレーンから共通バスを通じて伝送されるデータを外部へ出力し、外部から受信されるデータを、共通バスを通じて第１プレーン又は第２プレーンへ伝送するデータ入出力回路を含む。第１プレーンでプログラム、読出し又は消去が遂行される時、データ入出力回路は共通バスを通じて第２プレーンとデータを交換する。 （もっと読む）

【課題】ベリファイに要する時間の短縮を図る。
【解決手段】ワード線WLとローカルビット線BLに接続された電気的に書き換え可能な複数のメモリセルMCを含むメモリセルアレイと、前記ローカルビット線に接続され前記各メモリセルのデータを反転してグローバルビット線GBLに出力する複数のローカルセンスアンプLSAと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプGBSAと、前記複数のローカルセンスアンプを動作させて該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと,前記複数のローカルセンスアンプを停止させて,該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイとを切り替えるアドレスデコーダと、を有する。 （もっと読む）

【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線(WL)は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路(9)は、出力において電圧を出力し、出力の電位を放電する放電経路(DP2)を含む。接続回路(WF)は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。 （もっと読む）

【課題】不揮発性メモリ素子を含む多値論理装置を提供する。
【解決手段】信頼性が改善された多値論理装置に係り、マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニット、及び複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子を含み、不揮発性メモリ素子それぞれに保存された複数の部分信号それぞれのビット数は、マルチレベル信号のビット数より少ないことを特徴とする多値論理装置である。 （もっと読む）

【課題】低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、４つのメモリマットＭＡＴ０〜ＭＡＴ３の各々にセンスアンプＳＡ０〜ＳＡｍを設け、通常の読出動作モードでは、全メモリマットＭＡＴ０〜ＭＡＴ３のセンスアンプＳＡ０〜ＳＡｍに参照電圧ＶＲを供給し、低速読出モードでは、選択されたメモリマットＭＡＴのセンスアンプＳＡ０〜ＳＡｍのみに参照電圧ＶＲを供給する。したがって、低消費電力で正確なデータ読出を行なうことができる。 （もっと読む）

【課題】種々の回路ブロックを単一の集積回路（ＩＣ）に集約するために、不揮発性メモリーブロックをロジック機能ブロックにまとめる。
【解決手段】結合素子と第一のセレクトトランジスターを有している。結合素子は第一の伝導領域において形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターおよび第二のセレクトトランジスターに直列的に接続されており、それらは全て第二の伝導領域に形成されている。結合素子の電極および第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートである。第二の伝導領域は第一の伝導領域と第三の伝導領域の間に形成され、第一の伝導領域、第二の伝導領域、および第三の伝導領域は、ウェルである。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。 （もっと読む）

【課題】読出速度が速い半導体記憶装置を提供する。
【解決手段】フラッシュメモリ３は、選択ビット線ＢＬをプリチャージするプリチャージ回路４５と、定電流源５０と、電流検知型のセンスアンプ２３と、選択ビット線ＢＬがメモリアレイＭＡ２に属する場合は、選択ビット線ＢＬおよび定電流源５０をそれぞれセンスアンプ２３の入力ノードＬＢＴ，ＬＢＢに接続し、選択ビット線ＢＬがメモリアレイＭＡ３に属する場合は、選択ビット線ＢＬおよび定電流源５０を入力ノードＬＢＢ，ＬＢＴに接続する切換回路ＳＷＴ２，ＳＷＢ２，ＳＷとを含む。したがって、ビット線ＢＬのプリチャージとデータ読出を並列に実行できる。 （もっと読む）

【課題】インタリーブ動作を実行可能に構成され且つＬＭアドレススキャン動作を実行する半導体記憶装置における消費電力の削減、及び動作の高速化を図る。
【解決手段】複数のカラムのうちの少なくとも１つは、複数ビットのデータの書き込み動作の進行状況を示すＬＭフラグデータを記憶するためのＬＭカラムである。カラム制御回路の各々は、対応するメモリコアにＬＭカラムが存在するか否かを確認するためのＬＭアドレススキャン動作をする。そのＬＭアドレススキャン動作の結果をレジスタに格納し、その後の各種動作においては、前記データラッチ回路に保持されたデータが第１のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行する一方、前記レジスタに保持されたデータが第２のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行しない。 （もっと読む）

【課題】不揮発性半導体記憶装置においてリーク電流を抑制し読み出し動作を正確に実行する。
【解決手段】この不揮発性半導体記憶装置は、１導電型の半導体層と、第１方向に並ぶように前記第１半導体層上に形成される複数の第２導電型のウエルを有する。この複数のウエルの各々に、メモリブロックが配列される。複数のメモリブロックは、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のＮＡＮＤセルユニットを配列してなる。複数のワード線が、１つのメモリブロック中の複数のＮＡＮＤセルユニットに共通に接続される。複数のビット線は、第１方向に延びて複数のメモリブロックに存在するＮＡＮＤセルユニットの一端に接続される。ソース線は、ＮＡＮＤセルユニットの他端に接続される。ウエルドライバは、第１電圧、又は第１電圧よりも大きい第２電圧を選択的に複数の前記ウエルの各々に与える制御を行う。 （もっと読む）