半導体記憶装置
【課題】微細化に対して有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイ１１と、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域（ＩＯ＜０＞領域〜ＩＯ＜７＞領域）と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線２０と、前記内部バス配線のデータ転送を制御する制御回路１５とを具備する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイ１１と、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域（ＩＯ＜０＞領域〜ＩＯ＜７＞領域）と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線２０と、前記内部バス配線のデータ転送を制御する制御回路１５とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一例として、例えば、ＮＡＮＤ型フラッシュメモリ等がある。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリのデコーダ（Decoder）においては、データ入力時にはサイズが比較的大きなバッファで強く駆動する。
【０００４】
一方、データ出力時には、サイズが小さなトランジスタでシェアドバス（Shared-1bit-bus）等を駆動しなければならない。そのため、まずデコーダ内のバッファでバッファしてから、内部Ｉ／Ｏバス（Internal I/O bus）にデータを転送する必要がある。これが、デコーダ面積が増加する原因となり得る。すなわち、デコーダ内に配置されるバッファのサイズが大きいからである。
【０００５】
さらに、デコーダ内のバッファのサイズが大きいため消費電流も増加する。また、近年では、高速化のために内部Ｉ／Ｏバス（Internal I/O bus）を入力用と出力用に分割し、それぞれをパラレル動作させる場合もある。この場合には、分割した分だけ内部Ｉ／Ｏバス（Internal I/O bus）の数が増え、占有面積が大きくなる。加えて、この場合では、内部Ｉ／Ｏバス（Internal I/O bus）の間に、データが影響を受けないようするために電源配線等のシールド配線をレイアウトする必要もある。これも配線面積増加の原因になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２７４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
微細化に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイと、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、前記内部バス配線のデータ転送を制御する制御回路とを具備する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のブロックの構成例を示す等価回路図。
【図３】図１中のデータラッチ領域のアドレス割付例を示す図。
【図４】図３中のデータラッチ領域のアドレス割付例をさらに詳しく示す図。
【図５】アドレス領域ＩＯ＜０＞の構成例を示す図。
【図６】図５中のAdd 0 におけるアドレス領域ＩＯ＜０＞の構成例を示す図。
【図７】第２実施形態に係る不良カラム置き換えシステムを示すブロック図。
【図８】第３実施形態に係るポインタシステムを示す等価回路図。
【図９】第３実施形態に係るポインタ信号を示す図。
【図１０】第３実施形態に係るポインタシステムの動作波形を示すタイミングチャート図。
【図１１】参考例に係る半導体記憶装置の全体構成例を示すブロック図。
【図１２】図１１中のデコーダ回路を示す等価回路図。
【図１３】参考例に係る内部Ｉ／Ｏバスのレイアウトを示す平面図。
【図１４】参考例に係るデータラッチ領域のアドレス割付例を示す図。
【図１５】参考例に係るデータラッチ領域のアドレス割付例をさらに詳しく示す図。
【図１６】参考例に係るポインタシステムを示す等価回路図。
【図１７】参考例に係るポインタ信号を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態、参考例について図面を参照して具体的に説明する。この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。例えば、ＮＡＮＤ型フラッシュメモリを三次元状に積層したＢｉＣＳ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等のその他の半導体記憶装置についても、同様に適用することが可能である。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１実施形態］
第１実施形態に係る半導体記憶装置について説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用い、第１実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、第１実施形態に係る半導体記憶装置は、メモリセルアレイ１１、データラッチ領域１２、バス制御回路１５、インターフェイス１６を備える。
【００１２】
メモリセルアレイ１１は、複数のブロック（BLOCK0〜BLOCKn）により構成される。ブロック（BLOCK0〜BLOCKn）のそれぞれは、詳細については後述するが、ビット線とワード線との交差位置にマトリックス状に配置される複数のメモリセルを備えるものである。
【００１３】
データラッチ領域（Data latch area）１２には、データの入力または出力（Ｉ／Ｏ：input / output）ごとにカラム（Cullum）方向に分割されて設けられる複数のアドレス領域ＩＯ領域＜０＞〜＜７＞が配置される。本例では、８つのＩＯ領域＜０＞、〜、ＩＯ領域＜ｎ＞、〜、ＩＯ領域＜７＞が配置される。ＩＯ領域＜０＞〜＜７＞のそれぞれは、内部Ｉ／Ｏバス２０、デコーダ２１、シェアドバス２２、データラッチ回路２３を備える。例えば、ＩＯ領域＜０＞は、内部Ｉ／Ｏバス（internal I/O bus<0>）２０、デコーダ２１、シェアドバス（Shared-1bit-bus）２２、データラッチ回路<0>-<7>２３を備える。
【００１４】
内部Ｉ／Ｏバス（internal I/O bus）２０は、ＩＯ領域＜０＞〜＜７＞ごとに配置され、ＩＯ領域＜０＞〜＜７＞と電気的に直列に接続される。また、ＩＯ領域＜０＞〜＜７＞は、ＢＵＳ制御回路１５で生成される制御信号、アドレス等に従って駆動される。
【００１５】
デコーダ（decoder）２１は、内部Ｉ／Ｏバス２０に電気的に接続され、アドレス、制御信号等をデコードする。
【００１６】
シェアドバス（Shared-1bit-bus）２２は、8bit単位のデータラッチ２３とセンスアンプ２５とを電気的に接続する。詳細については、後述する。
【００１７】
データラッチ回路（data latch<0>-<7>）２３は、シェアドバス２２に電気的に並列に接続される。本例では、データラッチ回路２３は、シェアドバス２２ごとに、それぞれ８個づつ配置される。
【００１８】
センスアンプ（Sense Amp*8）２５は、メモリセルアレイ１１からの読み出しデータおよび書き込みデータをビット線（BIT line<7:0>）を介してセンスする。なお、ここでは、センスアンプ２５およびビット線については、８ビットごとにまとめて表示している。
【００１９】
ＢＵＳ制御回路１５は、例えば、上記制御信号等を生成して内部バス配線２０へのデータ転送を制御し、この半導体記憶装置の全体の動作を制御する。
【００２０】
インターフェイス（Interface）１６により、外部Ｉ／Ｏバス（External I/O bus＜n:0＞）と接続され、この半導体記憶装置の外部のホスト装置等と電気的に接続される。結果、ホスト装置等から入出力データ、アドレス（address）、およびコマンド（command）等が与えられる。
【００２１】
１−２．ブロック（BLOCK）の構成例
次に、図２を用い、第１実施形態に係るブロック（BLOCK）の構成例について説明する。ここでは、一のブロック（BLOCK 1）を例に挙げて説明する。ここで、このブロックBLOCK 1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
【００２２】
図示するように、ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置される複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向と交差するビット線方向（ＢＬ方向）に配置され、電流経路が直列接続される８個のメモリセルＭＣ０〜ＭＣ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００２３】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２つ以上のメモリセル、例えば、５６個、３２個等から構成されていればよく、８個に限定されるというものではない。
【００２４】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００２５】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。メモリセルＭＣ０〜ＭＣ７のそれぞれは、図示しない半導体基板上に順次設けられる、トンネル絶縁膜、浮遊ゲートＦＧ、ゲート間絶縁膜（ＩＰＤ）、制御ゲートＣＧからなる積層構造である。
【００２６】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ７（ＰＡＧＥ７）が存在する。このページ（ＰＡＧＥ）ごとに、後述するデータ読み出し動作、データ書き込み動作が行われるため、ページ（ＰＡＧＥ）はデータ読み出し単位であり、データ書き込み単位である。
【００２７】
１−３．Data latch領域のアドレス割付例
次に、第１実施形態に係るData latch領域１２のアドレス割付例について説明する。
【００２８】
まず、後述する参考例と比較する。参考例では、例えば、図１４、図１５に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる点で、第１実施形態と相違する。このように、参考例では、Data latch areに、Internal I/O bus<7:0>が、並列に８本配線される。Internal I/O bus<7:0>は、それぞれの領域のShared-1bit-busに接続される。そのため、Internal I/O bus<7:0>が並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。
【００２９】
これに対して、第１実施形態では、図３、図４に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞領域のそれぞれについて、Internal I/O bus＜０＞〜Internal I/O bus＜７＞が直列に接続され、データラッチ回路２３の2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００３０】
例えば、ＩＯ＜０＞領域では、Internal I/O bus＜０＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。同様に、ＩＯ＜１＞領域では、Internal I/O bus＜１＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００３１】
このように、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞の面積を低減できるため、後述するシールド配線を考慮すると配線面積を１／１６程度まで低減でき、Decorder２１のバッファ面積を１／８程度まで低減できる。さらに、Data latch area １２の配線で消費される電力を１／８程度にまで削減できる。
【００３２】
ここで、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞は、入出力共通の8bitであり、Data latch area １２に全面配線される。
【００３３】
一方、参考例では、Internal I/O bus ＜０＞〜＜７＞を全てData latch areaの端から端まで並列に配線する必要があるため、不要な配線領域が発生する。
【００３４】
これに対して、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を必要な領域だけに配線すればよい。そのため、配線長に従ってバッファの駆動力を最適化することで、更なるバッファ面積の削減と消費電流の削減が可能となるのである。
【００３５】
１−４．アドレス割付のためのアドレス領域
アドレス領域について
次に、上記アドレス割付例のアドレス領域の構成例について説明する。ここでは、図３、図４に示すアドレス領域ＩＯ＜０＞を一例に挙げて説明する。
【００３６】
第１実施形態に係るアドレス領域ＩＯ＜０＞は、図５のように示される。Add0-255の単位はそれぞれ8bitで、I/O領域一つにつき、256個配置されるものである。なお、8bitのAdd0-255とは、後述する第３の実施形態のUNIT<0>-<255>に対応するものである。詳細については、後述する。
【００３７】
図示するように、アドレス領域ＩＯ＜０＞領域には、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。アドレス領域Ｉ／Ｏ＜０＞領域には、センスアンプＳ／Ａ０〜Ｓ／Ａ２５５、データラッチ（data latch）０〜２５５、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。なお、ここでは、図示しないが、データラッチ２３とセンスアンプ２５との間を電気的に接続するシェアドバス２２が配置される。
【００３８】
センスアンプＳ／Ａ０〜Ｓ／Ａ２５５は、2048bitのカラムアドレス(colum Add）0-2047が割り付けられるビット線ＢＬ（0-2047）の読み出しデータ、書き込みデータ等をセンスする。センスアンプＳ／Ａ０〜Ｓ／Ａ２５５には、それぞれ8bitのAdd0-Add255が割り付けられ、対応するビット線の電位をセンスする。例えば、センスアンプＳ／Ａ０には、8bitのAdd0が割り付けられ、対応するビット線（0-7）の電位をセンスする。同様に、センスアンプＳ／Ａ１には、8bitのAdd1が割り付けられ、対応するビット線（8-15）の電位をセンスする。
【００３９】
データラッチ（data latch）０〜２５５は、上記センスアンプＳ／Ａ０〜Ｓ／Ａ２５５と対応して配置され、読み出しデータ、書き込みデータ等をラッチする。
【００４０】
デコーダ２１は、Internal I/O bus ＜０＞からの入出力データについて、2048bitのカラムアドレス(colum Add）0-2047に対応してデータラッチ（data latch）０〜２５５を選択する。
【００４１】
アドレス領域ＩＯ＜０＞について
次に、図６を用い、上記図５中のアドレス領域ＩＯ＜０＞の構成例についてさらに詳しく説明する。
【００４２】
図示するように、アドレスAdd 0においては、8bitのカラムアドレス0-7が割り付けられ、センスアンプＳ／Ａ０、シェアドバス２２、データラッチ０、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。
【００４３】
センスアンプＳ／Ａ０は、それぞれ８個のセンスアンプ回路ＳＡからなる複数のセンスアンプ（SA*8）２５から構成される。本例では、8bitのカラムアドレスに対応するビット線（0-7）の電位をセンスするため、８個のセンスアンプ（SA*8）２５が配置される。
【００４４】
シェアドバス（Shared-1bit-bus）２２は、8bit単位でデータラッチ２３とセンスアンプ２５とを電気的に接続する。例えば、8bitのカラムアドレス単位で、ビット線（0-7）の電位をセンスする８個のセンスアンプ回路SAとdata latch <0>-<7>とを電気的に接続するシェアドバス２２が配置される。
【００４５】
データラッチ（data latch）０は、上記センスアンプＳ／Ａ０に対応してそれぞれ８個の複数のdata latch <0>-<7>により構成される。本例では、センスアンプ２５と同様に、8bitのカラムアドレスに対応するため、８個のデータラッチ２３が配置される。
【００４６】
デコーダ２１は、上記と同様に、Internal I/O bus ＜０＞からの入出力データについて、8bitのカラムアドレス(colum Add）0-7に対応してデータラッチ２３を選択する。
【００４７】
なお、その他のアドレスAdd 8-2047におけるアドレス領域ＩＯ＜０＞の構成例についても同様である。
【００４８】
＜２．データフロー＞
次に、上記構成におけるデータフローについて説明する。
【００４９】
書き込みデータのフロー
まず、外部から入力される書き込みデータの流れについて、一例に挙げて説明する。
【００５０】
上記構成において、半導体記憶装置のチップ外部から入力された書き込みデータは、図示しないインターフェイス（Interface）１６を通過して、BUS制御回路１５でバッファされる。
【００５１】
続いて、BUS制御回路１５は、内部Ｉ／Ｏアドレス＜０＞〜＜７＞に従い、Data latch area１２のアドレス領域Ｉ／Ｏ＜０＞〜＜７＞のそれぞれに書き込みデータを1bitずつ転送する。例えば、BUS制御回路１５は、内部Ｉ／Ｏアドレス＜０＞の場合、Data latch area１２の全てのアドレス領域のアドレス＜０＞に、書き込みデータを転送する。
【００５２】
続いて、アドレス領域Ｉ／Ｏ＜０＞〜＜７＞では、まず、書き込みデータが内部Ｉ／Ｏバス（internal I/O bus）＜０＞〜＜７＞に転送される。
【００５３】
続いて、内部Ｉ／Ｏバス＜０＞〜＜７＞の書き込みデータは、デコーダ２１により、カラムアドレス領域を256分割した一つを選択し、ラッチ選択信号(図8)に対応してデータラッチ２３を選択する。例えば、デコーダ２１は、カラムアドレス（図４参照)0,256,512,768,1024,1280,1536,1792に対して、Shared-1bit-bus２２とInternal I/O bus＜０＞を電気的に接続し、ラッチ選択信号0はカラムアドレス0に対応してデータラッチ23中のdata latch0を選択する。
【００５４】
続いて、外部から書き込み実行コマンドが入力されると、data latch回路<0>-<7>から対応するカラムアドレスに対応して、1bitずつShared-1bit-bus２２を通ってSense Amp２５に転送され、メモリセルＭＣにデータを書き込む。
【００５５】
読み出しデータのフロー
読み出しデータの流れについては、原則、上記書き込みデータの流れと反対である。
【００５６】
まず、半導体記憶装置のチップ外部から読み出しコマンドが入力されると、Sense Amp２５で読み出されたデータが、Shared-1bit-bus２２を通ってData latch２３に保持される。
【００５７】
続いて、全データの読み出しが終了した後、チップ外部からデータ読み出し用のクロックがトグルすると、その度に選択Data latch２３からShared-1bit-bus２２を通ってDecorder２１に転送される。
【００５８】
続いて、転送された読み出しデータは、Decorder２１でバッファされ、Internal I/O bus＜０＞〜＜７＞に転送され、BUS制御回路１５で8bitにまとめられて、半導体記憶装置のチップ外部に出力される。
【００５９】
＜３．作用効果＞
第１実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００６０】
（１）データバス配線２０の配線面積およびバッファ面積を低減でき、微細化に対して有利である。
上記のように、第１実施形態に係る半導体記憶装置は、メモリセルアレイ１１の書き込みデータ／読み出しデータをラッチするデータラッチ領域１２のアドレス領域ＩＯ＜０＞〜＜７＞を、データのＩ／Ｏ単位で分割して構成する。さらに、上記アドレス領域ＩＯ＜０＞〜＜７＞は、半導体記憶装置のチップ内部のデータ入出力を司る内部バス配線Internal I/O bus ＜０＞〜＜７＞にそれぞれ直列に接続される。
【００６１】
さらに、例えば、上記アドレス領域ＩＯ＜０＞領域には、センスアンプＳ／Ａ０〜Ｓ／Ａ２５５、データラッチ（data latch）０〜２５５、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。また、データラッチ２３とセンスアンプ２５との間を電気的に接続するシェアドバス２２が配置される。
【００６２】
そのため、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞領域のそれぞれについて、データラッチ回路２３の2048bitのカラムアドレス(colum Add）0-2047を割り付けられる。例えば、ＩＯ＜０＞領域では、Internal I/O bus＜０＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００６３】
これに対して、参考例では、例えば、図１４に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる。
【００６４】
このように、第１実施形態では、Internal I/O bus＜０＞〜＜７＞を１本に統合することができる。例えば、参考例では並列的に配置される８本のInternal I/O bus＜０＞〜＜７＞を、第１実施形態よれば１本のInternal I/O bus＜０＞〜＜７＞に統合することができる。そのため、Internal I/O bus ＜０＞〜＜７＞の面積を低減できるため、後述する図１３に示すようなシールド配線を考慮すると配線面積を１／１６程度まで低減でき、Decorder２１のバッファ面積を１／８程度まで低減できる。
【００６５】
さらに、参考例では、Internal I/O bus ＜０＞〜＜７＞を全てData latch areaの端から端まで並列に配線する必要があるため、不要な配線領域が発生する。
【００６６】
これに対して、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を、アドレス領域＜０＞〜＜７＞に対応して分割し、必要な領域だけに配線すればよい点で、更に面積を低減することができる。
【００６７】
このように、第１実施形態によれば、微細化に対して有利である。
【００６８】
（２）消費電力の削減に有利である。
【００６９】
上記のように、第１実施形態に係る半導体記憶装置では、Internal I/O bus ＜０＞〜＜７＞の面積を低減できることや、後述する図１３に示すようなシールド配線を考慮すると、Data latch area １２の配線で消費される電力を１／８程度にまで削減できる。
【００７０】
さらに、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を必要な領域だけに配線すればよいため、配線長に従ってバッファの駆動力を最適化することで、消費電力を低減することが可能となる。
【００７１】
このように、第１実施形態によれば、消費電力の低減に対して有利である。
【００７２】
［第２実施形態（不良カラム置き換えシステムの一例）］
次に、第２実施形態に係る半導体記憶装置について説明する。この実施形態は、不良カラム置き換えシステムの一例に関するものである。不良カラム置き換えシステムとは、ＮＡＮＤ型フラッシュメモリにおいて、数バイト程度のカラム不良を救済するシステムのことを言う。本例では、このシステムを対応した場合の対応するアドレス領域に関するものである。なお、この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７３】
＜不良カラム置き換えシステムについて＞
図７に示すように、第２実施形態は、アドレス領域において、メインデータ領域１２−１とは別の専用の置き換え領域１２−２を更に備える点で、上記第１実施形態と相違する。
【００７４】
＜構成例＞
メインデータ領域１２−１は、上記アドレス領域ＩＯ領域＜０＞〜＜７＞により構成される。アドレス領域ＩＯ領域＜０＞〜＜７＞は、上記のように、不良でない正しいデータを保持するメインのデータラッチ領域（Data latch area）である。
【００７５】
置き換え領域１２−２は、不良カラム置き換え領域３３により構成される。不良カラム置き換え領域３３は、不良データを保持する専用のデータラッチ領域である。不良カラム置き換え領域３３は、置き換え領域バス３５に直列に接続される。置き換え領域バス３５は、ＢＵＳ制御回路１５により制御される。置き換え領域１２−２の構成は、上記アドレス領域ＩＯ領域＜０＞〜＜７＞と同様である。置き換え領域バス３５は、上記Internal I/O bus ＜０＞〜＜７＞と同様である。
【００７６】
＜データ転送動作＞
上記構成において、不良カラム置き換え領域３３に入力される不良データは、置き換え領域BUS３５を通って、置き換え領域３３中のData latch回路に転送される。
【００７７】
ここで、本例では置き換え領域１２−２の構成が、上記アドレス領域ＩＯ＜０＞〜＜７＞と同様であるため、不良データを1bit単位の最小単位で置き換えることができる。そのため、余分なData latch回路２３がなく、置き換え領域３３の面積を低減できる。
【００７８】
例えば、図１４に示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域３３の占有面積を、参考例に比べて、１／８程度にまで削減できる。
【００７９】
なお、データ転送動作は、置き換え領域３３に直接データ入力をする場合と、一度メインデータ領域１２−１のData latch回路２３に保持してから置き換え領域３３に転送する場合とがある。本実施形態では、いずれの場合でも良い。
【００８０】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００８１】
＜作用効果＞
第２実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００８２】
さらに、第２実施形態は、アドレス領域において、メインデータ領域１２−１とは別の専用の置き換え領域１２−２を更に備える。
【００８３】
ここで、置き換え領域１２−２の構成は、上記アドレス領域ＩＯ＜０＞〜＜７＞と同様であるため、不良データを1bit単位の最小単位でデータを置き換えることができる。そのため、余分なData latch回路２３がなく、置き換え領域３３の面積を低減できる点で、有利である。
【００８４】
例えば、図１４示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域３３の占有面積を、参考例に比べて、１／８程度にまで削減できる。
【００８５】
［第３実施形態（ポインタシステムの一例）］
次に、第３実施形態に係る半導体記憶装置について、図８乃至図１０を用いて説明する。この実施形態は、ポインタシステムの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８６】
＜構成例＞
本例に係るポインタシステムの構成例は、図８のように示される。ここでは、上記アドレス領域ＩＯ＜０＞中の２つのポインタ回路（ＵＮＩＴ＜０＞、ＵＮＩＴ＜１＞）を一例に挙げて説明する。ここでは、上記のように、1ページ=2048カラムである場合を例に挙げる。また、本例では、１ＵＮＩＴ=8bitで構成されるため、1pate=256UNIT x 8 となる点で、後述する参考例と相違する。参考例では、1page=256UNITは同様であるが、１ＵＮＩＴ=8byteで構成されるからである。
【００８７】
図示するように、２つのポインタ回路（ＵＮＩＴ＜０＞、＜１＞）のそれぞれは、内部ＩＯバス２０＜０＞、フリップフロップＦＦ、デコーダ_０＜０＞２１、アンド回路ＡＮＤ＜０＞〜＜７＞、データラッチ_０＜０＞〜_０＜７＞２３により構成される。内部ＩＯバス２０＜０＞、デコーダ_０＜０＞２１、データラッチ_０＜０＞〜_０＜７＞２３は、上記と同様である。
【００８８】
フリップフロップＦＦは、入力がバス制御回路１５から入力されるクロック信号と前段のフリップフロップＦＦの出力に接続され、ポインタ信号（pointer 0, pointer 1）を出力する。ポインタ信号は、デコーダ２１の入力およびアンド回路ＡＤＤに接続される。
【００８９】
ここで、ポインタ信号とは、ＵＮＩＴ選択信号であり、そのためアドレス領域で１つだけhigh状態となり、１ページで合計８個のポインタ信号がアドレス領域単位で並列に動作する信号である。
【００９０】
アンド回路ＡＮＤ＜０＞〜＜７＞は、入力されるポインタ信号およびラッチデコード信号＜０＞〜＜７＞のアンド信号を、データラッチ＿０＜０＞〜＿７＜０＞の入力にそれぞれ出力する。
【００９１】
＜ポインタ信号について＞
次に、図９を用い、本例に係るポインタ信号について、より具体的に説明する。
【００９２】
上記用のように、ポインタ信号とは、ＵＮＩＴ選択信号であり、そのためアドレス領域で１つだけhigh状態となり、１ページで合計８個のポインタ信号がアドレス領域単位で並列に動作する信号である。
【００９３】
そのため、図示するように、本例では、ＩＯ領域＜０＞〜＜７＞の中のＵＮＩＴ＜０＞〜＜２５５＞のいずれか一つを選択するために、１つだけhigh状態（“１”状態）となるポインタ信号pointerがアドレス領域ＩＯ＜０＞〜＜７＞単位で同時並行的に動作する。
【００９４】
例えば、ＩＯ領域＜０＞〜＜７＞の中のＵＮＩＴ＜０＞を選択するために、ポインタ信号（pointer 0）がhigh状態となり、ＩＯ領域＜０＞〜＜７＞の中の８つのポインタ信号（pointer 0）がそれぞれ同時並列的に動作する。続いて、ポインタ信号は、クロック信号がトグルするごとに、インクリメントされた次のＵＮＩＴ＜１＞を選択する。最後に、ポインタ信号pointer 3は、最初のＵＮＩＴ＜０＞を選択し、同様の動作を繰り返す。
【００９５】
一方、図１７に示す参考例に係るポインタ信号と比較すると、参考例に係るポインタ信号は、ＵＮＩＴを選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。例えば、参考例に係るポインタ信号（pointer 0）は、ＵＮＩＴ＜０＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。
【００９６】
＜動作波形＞
次に、図１０を用い、本例に係るポインタシステムの動作波形について説明する。ここでは、図８に説明した２つのＵＮＩＴ＜０＞、ＵＮＩＴ＜１＞を一例に挙げる。
【００９７】
まず、時刻ｔ１の際、バス制御回路１５により、ラッチデコード信号＜０＞が、high状態とされる。
【００９８】
続いて、時刻ｔ２の際、クロック信号がhigh状態となると、ラッチデコード信号＜０＞もhigh状態となり、ポインタ信号pointer 0がhigh状態となる。そのため、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜０＞が選択される。
【００９９】
続いて、時刻ｔ３の際、クロック信号がhigh状態となると、ポインタ信号pointer 0およびラッチデコード信号＜０＞がlow状態となり、次のラッチデコード信号＜８＞およびポインタ信号pointer 1がhigh状態となる。そのため、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜１＞が選択される。
【０１００】
以降、同様にして、ポインタシステムを動作させ、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜０＞〜＜２５５＞を選択させる。
【０１０１】
＜作用効果＞
第３実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１０２】
さらに、本例では、ポインタシステムとして、１つのアドレス領域ＩＯ＜０＞中を、ＵＮＩＴ＜０＞〜＜２５５＞により構成する。
【０１０３】
例えば、ＵＮＩＴ＜０＞、＜１＞のそれぞれは、内部ＩＯバス２０＜０＞、フリップフロップＦＦ、デコーダ_０＜０＞２１、アンド回路ＡＮＤ＜０＞〜＜７＞、データラッチ_０＜０＞〜_０＜７＞２３により構成される。内部ＩＯバス２０＜０＞、デコーダ_０＜０＞２１、データラッチ_０＜０＞〜_０＜７＞２３は、上記と同様である。
【０１０４】
そのため、例えば、図１６に示す参考例に係るポインタシステムと比較すると、本例の構成では、１ページ構成を８分割し、それぞれをＩＯ領域に割り当てることができる。
【０１０５】
［参考例］
次に、上記第１乃至第３の実施形態と比較するために、参考例に係る半導体記憶装置について説明する。この説明において、上記第１乃至第３の実施形態と重複する部分の詳細な説明を省略する。
【０１０６】
＜全体構成例＞
参考例に係る半導体記憶装置の全体構成例は、図１１のように示される。ここでは、上記と同様に、BUSが8bitの場合を例に、データの流れについて説明する。
図示するように、参考例では、半導体記憶装置のチップ外部から入力されたデータは、External I/O BUS<7：0>において、Interface１６０を通って、８本のInternal I/O bus<7:0>にラッチされる。
【０１０７】
このように、比較例では、８本のInternal I/O bus<7:0>が、Data latch area１２０を平行に配線される。このInternal I/O bus<7:0>の配線は、チップの端から端まで配線される。そして、Decorder内部２１０のスイッチが開くとShared-1bit-busを通って1ビットずつ指定されたData latchに入力される。同様に、Shared-1bit-busには8個のData latchが接続される。
【０１０８】
全てのデータ入力が終了して実行コマンドが入力されると、書き込みデータはData latchからShared-1bit-busを通ってSense Ampへ転送され、書き込み動作がスタートする。読み出しコマンドが入力されると、Memory Cell Array１１０に書かれているデータは、Sense Ampで読み出され、Shared-1bit-busを通って一度、Data latchに保持される。
【０１０９】
読み出しデータは、外部クロックがトグルする度にData latchからShared-1bit-busを通って、Decorder２１０でバッファされてInternal I/O bus<7:0>となり、Interface１６０を通って図示しないExternal I/O BUSとしてチップ外部へ出力される。
【０１１０】
＜デコーダ２１０について＞
参考例に係るデコーダ（decoder）２１０の構成例は、図１２のように示される。
【０１１１】
図示するように、Decorder２１０には、入力用のスイッチＳＷ１０と、出力用のバッファＢＦ２１０、および出力用のスイッチＳＷ２０がInternal I/O busの数（本例では、８個）だけ配置される。そして、入出力データについて、パラレル-シリアル変換を行う。
【０１１２】
データ入力時では、入力データをBUS制御回路１５０の内の大きなバッファで強く駆動される。
【０１１３】
一方、データ出力時では、出力データをData latch内の小さなトランジスタでShared-1bit-busを駆動しなければならないため、Decorder２１０内の８つのバッファＢＦ２１０でバッファしてから、Internal I/O bus<7:0>にデータを転送する。これがDecorder２１０の面積が増加する原因となり得る。デコーダ２１０内のバッファＢＦ２１０のバッファサイズが大きいためである。さらに、バッファＢＦ２１０のバッファサイズが大きいため、消費電流も増加する。また、近年では、高速化のためにInternal I/O busを入力用と出力用に分割し、それぞれをパラレル動作させることが多い。分割した分だけInternal I/O busの数が増え、BUS制御回路の面積が大きくなる。
【０１１４】
＜Internal I/O bus <7:0>のレイアウト例＞
さらに、図１３に示すInternal I/O bus <7:0>のレイアウト例にあるように、隣接するInternal I/O bus配線からデータが影響を受けないようにために、隣接するInternal I/O bus配線の間に電源配線等によるシールド配線を配置する必要もある。シールド配線により、Internal I/O busをシールドするためである。
【０１１５】
そのため、シールド配線による配線面積も加わり、これもデコーダ２１０の面積増加の原因となり得る。
【０１１６】
このように、比較例に係る半導体記憶装置では、微細化に対して不利であるという傾向がある。
【０１１７】
＜アドレス領域＞
参考例に係るアドレス領域は、例えば、図１４、図１５のように示される。
図示すように、上記アドレス領域であるＩ／Ｏ＜０＞領域〜Ｉ／Ｏ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ／０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる点で、第１実施形態と相違する。
【０１１８】
このように、参考例では、Data latch areに、Internal I/O bus<7:0>が、並列に８本配線される。Internal I/O bus<7:0>は、それぞれの領域のShared-1bit-busに接続される。そのため、Internal I/O bus<7:0>が並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。
【０１１９】
＜ポインタシステム＞
参考例に係るポインタシステムは、図１６のように示される。参考例では、１ＵＮＩＴ=8byteで構成され、1page=256UNITとである点で、上記第３の実施形態と相違する。
【０１２０】
即ち、図示する参考例の１ページの構成では、１つのカラムアドレスは、８バイトのデータで構成される。８バイトアドレスで、１つのＵＮＩＴを構成する。２５６のＵＮＩＴで、１つのページを構成する。従って、同様に、１ページ＝２５６カラムアドレスで構成される。
【０１２１】
参考例の２５６個あるポインタ信号は、１ページで１つだけがhigh状態（“１”状態）になり、そのＵＮＩＴを選択する。
【０１２２】
例えば、図１７に示すように、参考例に係るポインタ信号（pointer 0〜pointer 255）は、ＵＮＩＴ＜０＞〜＜２５５＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。例えば、参考例に係るポインタ信号（pointer 0）は、ＵＮＩＴ＜０＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。ポインタ信号pointer 255は、クロック信号により、１つ右のＵＮＩＴへ移動し、ＵＮＩＴ＜２５５＞の次はＵＮＩＴ＜０＞に戻る。
【０１２３】
アドレス選択については、ＵＮＩＴ内で内部アドレス0〜7が割り当てられており、ラッチデコード信号で制御する。ラッチデコード信号とポインタ信号とによって、カラムを１つだけ選択する。
【０１２４】
このように、ポインタシステムを用いれば、ＵＮＩＴ単位でポインタ回路は一つだけ配置されるので、面積削減が可能である。
【０１２５】
以上、本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１１…メモリセルアレイ、１２…データラッチ領域、ＩＯ＜０＞領域〜ＩＯ＜７＞領域…アドレス領域、２０…内部バス配線、１５…バス制御回路、１６…インターフェイス。
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一例として、例えば、ＮＡＮＤ型フラッシュメモリ等がある。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリのデコーダ（Decoder）においては、データ入力時にはサイズが比較的大きなバッファで強く駆動する。
【０００４】
一方、データ出力時には、サイズが小さなトランジスタでシェアドバス（Shared-1bit-bus）等を駆動しなければならない。そのため、まずデコーダ内のバッファでバッファしてから、内部Ｉ／Ｏバス（Internal I/O bus）にデータを転送する必要がある。これが、デコーダ面積が増加する原因となり得る。すなわち、デコーダ内に配置されるバッファのサイズが大きいからである。
【０００５】
さらに、デコーダ内のバッファのサイズが大きいため消費電流も増加する。また、近年では、高速化のために内部Ｉ／Ｏバス（Internal I/O bus）を入力用と出力用に分割し、それぞれをパラレル動作させる場合もある。この場合には、分割した分だけ内部Ｉ／Ｏバス（Internal I/O bus）の数が増え、占有面積が大きくなる。加えて、この場合では、内部Ｉ／Ｏバス（Internal I/O bus）の間に、データが影響を受けないようするために電源配線等のシールド配線をレイアウトする必要もある。これも配線面積増加の原因になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２７４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
微細化に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイと、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、前記内部バス配線のデータ転送を制御する制御回路とを具備する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のブロックの構成例を示す等価回路図。
【図３】図１中のデータラッチ領域のアドレス割付例を示す図。
【図４】図３中のデータラッチ領域のアドレス割付例をさらに詳しく示す図。
【図５】アドレス領域ＩＯ＜０＞の構成例を示す図。
【図６】図５中のAdd 0 におけるアドレス領域ＩＯ＜０＞の構成例を示す図。
【図７】第２実施形態に係る不良カラム置き換えシステムを示すブロック図。
【図８】第３実施形態に係るポインタシステムを示す等価回路図。
【図９】第３実施形態に係るポインタ信号を示す図。
【図１０】第３実施形態に係るポインタシステムの動作波形を示すタイミングチャート図。
【図１１】参考例に係る半導体記憶装置の全体構成例を示すブロック図。
【図１２】図１１中のデコーダ回路を示す等価回路図。
【図１３】参考例に係る内部Ｉ／Ｏバスのレイアウトを示す平面図。
【図１４】参考例に係るデータラッチ領域のアドレス割付例を示す図。
【図１５】参考例に係るデータラッチ領域のアドレス割付例をさらに詳しく示す図。
【図１６】参考例に係るポインタシステムを示す等価回路図。
【図１７】参考例に係るポインタ信号を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態、参考例について図面を参照して具体的に説明する。この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。例えば、ＮＡＮＤ型フラッシュメモリを三次元状に積層したＢｉＣＳ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等のその他の半導体記憶装置についても、同様に適用することが可能である。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１実施形態］
第１実施形態に係る半導体記憶装置について説明する。
＜１．構成例＞
１−１．全体構成例
まず、図１を用い、第１実施形態に係る半導体記憶装置の全体構成例について説明する。図示するように、第１実施形態に係る半導体記憶装置は、メモリセルアレイ１１、データラッチ領域１２、バス制御回路１５、インターフェイス１６を備える。
【００１２】
メモリセルアレイ１１は、複数のブロック（BLOCK0〜BLOCKn）により構成される。ブロック（BLOCK0〜BLOCKn）のそれぞれは、詳細については後述するが、ビット線とワード線との交差位置にマトリックス状に配置される複数のメモリセルを備えるものである。
【００１３】
データラッチ領域（Data latch area）１２には、データの入力または出力（Ｉ／Ｏ：input / output）ごとにカラム（Cullum）方向に分割されて設けられる複数のアドレス領域ＩＯ領域＜０＞〜＜７＞が配置される。本例では、８つのＩＯ領域＜０＞、〜、ＩＯ領域＜ｎ＞、〜、ＩＯ領域＜７＞が配置される。ＩＯ領域＜０＞〜＜７＞のそれぞれは、内部Ｉ／Ｏバス２０、デコーダ２１、シェアドバス２２、データラッチ回路２３を備える。例えば、ＩＯ領域＜０＞は、内部Ｉ／Ｏバス（internal I/O bus<0>）２０、デコーダ２１、シェアドバス（Shared-1bit-bus）２２、データラッチ回路<0>-<7>２３を備える。
【００１４】
内部Ｉ／Ｏバス（internal I/O bus）２０は、ＩＯ領域＜０＞〜＜７＞ごとに配置され、ＩＯ領域＜０＞〜＜７＞と電気的に直列に接続される。また、ＩＯ領域＜０＞〜＜７＞は、ＢＵＳ制御回路１５で生成される制御信号、アドレス等に従って駆動される。
【００１５】
デコーダ（decoder）２１は、内部Ｉ／Ｏバス２０に電気的に接続され、アドレス、制御信号等をデコードする。
【００１６】
シェアドバス（Shared-1bit-bus）２２は、8bit単位のデータラッチ２３とセンスアンプ２５とを電気的に接続する。詳細については、後述する。
【００１７】
データラッチ回路（data latch<0>-<7>）２３は、シェアドバス２２に電気的に並列に接続される。本例では、データラッチ回路２３は、シェアドバス２２ごとに、それぞれ８個づつ配置される。
【００１８】
センスアンプ（Sense Amp*8）２５は、メモリセルアレイ１１からの読み出しデータおよび書き込みデータをビット線（BIT line<7:0>）を介してセンスする。なお、ここでは、センスアンプ２５およびビット線については、８ビットごとにまとめて表示している。
【００１９】
ＢＵＳ制御回路１５は、例えば、上記制御信号等を生成して内部バス配線２０へのデータ転送を制御し、この半導体記憶装置の全体の動作を制御する。
【００２０】
インターフェイス（Interface）１６により、外部Ｉ／Ｏバス（External I/O bus＜n:0＞）と接続され、この半導体記憶装置の外部のホスト装置等と電気的に接続される。結果、ホスト装置等から入出力データ、アドレス（address）、およびコマンド（command）等が与えられる。
【００２１】
１−２．ブロック（BLOCK）の構成例
次に、図２を用い、第１実施形態に係るブロック（BLOCK）の構成例について説明する。ここでは、一のブロック（BLOCK 1）を例に挙げて説明する。ここで、このブロックBLOCK 1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。
【００２２】
図示するように、ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置される複数のメモリセルユニットＭＵから構成される。メモリセルユニットＭＵは、ＷＬ方向と交差するビット線方向（ＢＬ方向）に配置され、電流経路が直列接続される８個のメモリセルＭＣ０〜ＭＣ７からなるＮＡＮＤストリング（メモリセルストリング）と、ＮＡＮＤストリングの電流経路の一端に接続されるソース側の選択トランジスタＳ１と、ＮＡＮＤストリングの電流経路の他端に接続されるドレイン側の選択トランジスタＳ２とから構成される。
【００２３】
尚、本例では、メモリセルユニットＭＵは、８個のメモリセルＭＣ０〜ＭＣ７から構成されるが、２つ以上のメモリセル、例えば、５６個、３２個等から構成されていればよく、８個に限定されるというものではない。
【００２４】
ソース側の選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ドレイン側の選択トランジスタＳ２の電流経路の他端は、各メモリセルユニットＭＵに対応してメモリセルユニットＭＵの上方に設けられ、ＢＬ方向に延出するビット線ＢＬｍ−１に接続される。
【００２５】
ワード線ＷＬ０〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルの制御ゲート電極ＣＧに共通に接続される。選択ゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。選択ゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。メモリセルＭＣ０〜ＭＣ７のそれぞれは、図示しない半導体基板上に順次設けられる、トンネル絶縁膜、浮遊ゲートＦＧ、ゲート間絶縁膜（ＩＰＤ）、制御ゲートＣＧからなる積層構造である。
【００２６】
また、ワード線ＷＬ０〜ＷＬ７ごとにページ（ＰＡＧＥ）が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ７には、ページ７（ＰＡＧＥ７）が存在する。このページ（ＰＡＧＥ）ごとに、後述するデータ読み出し動作、データ書き込み動作が行われるため、ページ（ＰＡＧＥ）はデータ読み出し単位であり、データ書き込み単位である。
【００２７】
１−３．Data latch領域のアドレス割付例
次に、第１実施形態に係るData latch領域１２のアドレス割付例について説明する。
【００２８】
まず、後述する参考例と比較する。参考例では、例えば、図１４、図１５に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる点で、第１実施形態と相違する。このように、参考例では、Data latch areに、Internal I/O bus<7:0>が、並列に８本配線される。Internal I/O bus<7:0>は、それぞれの領域のShared-1bit-busに接続される。そのため、Internal I/O bus<7:0>が並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。
【００２９】
これに対して、第１実施形態では、図３、図４に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞領域のそれぞれについて、Internal I/O bus＜０＞〜Internal I/O bus＜７＞が直列に接続され、データラッチ回路２３の2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００３０】
例えば、ＩＯ＜０＞領域では、Internal I/O bus＜０＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。同様に、ＩＯ＜１＞領域では、Internal I/O bus＜１＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００３１】
このように、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞の面積を低減できるため、後述するシールド配線を考慮すると配線面積を１／１６程度まで低減でき、Decorder２１のバッファ面積を１／８程度まで低減できる。さらに、Data latch area １２の配線で消費される電力を１／８程度にまで削減できる。
【００３２】
ここで、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞は、入出力共通の8bitであり、Data latch area １２に全面配線される。
【００３３】
一方、参考例では、Internal I/O bus ＜０＞〜＜７＞を全てData latch areaの端から端まで並列に配線する必要があるため、不要な配線領域が発生する。
【００３４】
これに対して、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を必要な領域だけに配線すればよい。そのため、配線長に従ってバッファの駆動力を最適化することで、更なるバッファ面積の削減と消費電流の削減が可能となるのである。
【００３５】
１−４．アドレス割付のためのアドレス領域
アドレス領域について
次に、上記アドレス割付例のアドレス領域の構成例について説明する。ここでは、図３、図４に示すアドレス領域ＩＯ＜０＞を一例に挙げて説明する。
【００３６】
第１実施形態に係るアドレス領域ＩＯ＜０＞は、図５のように示される。Add0-255の単位はそれぞれ8bitで、I/O領域一つにつき、256個配置されるものである。なお、8bitのAdd0-255とは、後述する第３の実施形態のUNIT<0>-<255>に対応するものである。詳細については、後述する。
【００３７】
図示するように、アドレス領域ＩＯ＜０＞領域には、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。アドレス領域Ｉ／Ｏ＜０＞領域には、センスアンプＳ／Ａ０〜Ｓ／Ａ２５５、データラッチ（data latch）０〜２５５、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。なお、ここでは、図示しないが、データラッチ２３とセンスアンプ２５との間を電気的に接続するシェアドバス２２が配置される。
【００３８】
センスアンプＳ／Ａ０〜Ｓ／Ａ２５５は、2048bitのカラムアドレス(colum Add）0-2047が割り付けられるビット線ＢＬ（0-2047）の読み出しデータ、書き込みデータ等をセンスする。センスアンプＳ／Ａ０〜Ｓ／Ａ２５５には、それぞれ8bitのAdd0-Add255が割り付けられ、対応するビット線の電位をセンスする。例えば、センスアンプＳ／Ａ０には、8bitのAdd0が割り付けられ、対応するビット線（0-7）の電位をセンスする。同様に、センスアンプＳ／Ａ１には、8bitのAdd1が割り付けられ、対応するビット線（8-15）の電位をセンスする。
【００３９】
データラッチ（data latch）０〜２５５は、上記センスアンプＳ／Ａ０〜Ｓ／Ａ２５５と対応して配置され、読み出しデータ、書き込みデータ等をラッチする。
【００４０】
デコーダ２１は、Internal I/O bus ＜０＞からの入出力データについて、2048bitのカラムアドレス(colum Add）0-2047に対応してデータラッチ（data latch）０〜２５５を選択する。
【００４１】
アドレス領域ＩＯ＜０＞について
次に、図６を用い、上記図５中のアドレス領域ＩＯ＜０＞の構成例についてさらに詳しく説明する。
【００４２】
図示するように、アドレスAdd 0においては、8bitのカラムアドレス0-7が割り付けられ、センスアンプＳ／Ａ０、シェアドバス２２、データラッチ０、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。
【００４３】
センスアンプＳ／Ａ０は、それぞれ８個のセンスアンプ回路ＳＡからなる複数のセンスアンプ（SA*8）２５から構成される。本例では、8bitのカラムアドレスに対応するビット線（0-7）の電位をセンスするため、８個のセンスアンプ（SA*8）２５が配置される。
【００４４】
シェアドバス（Shared-1bit-bus）２２は、8bit単位でデータラッチ２３とセンスアンプ２５とを電気的に接続する。例えば、8bitのカラムアドレス単位で、ビット線（0-7）の電位をセンスする８個のセンスアンプ回路SAとdata latch <0>-<7>とを電気的に接続するシェアドバス２２が配置される。
【００４５】
データラッチ（data latch）０は、上記センスアンプＳ／Ａ０に対応してそれぞれ８個の複数のdata latch <0>-<7>により構成される。本例では、センスアンプ２５と同様に、8bitのカラムアドレスに対応するため、８個のデータラッチ２３が配置される。
【００４６】
デコーダ２１は、上記と同様に、Internal I/O bus ＜０＞からの入出力データについて、8bitのカラムアドレス(colum Add）0-7に対応してデータラッチ２３を選択する。
【００４７】
なお、その他のアドレスAdd 8-2047におけるアドレス領域ＩＯ＜０＞の構成例についても同様である。
【００４８】
＜２．データフロー＞
次に、上記構成におけるデータフローについて説明する。
【００４９】
書き込みデータのフロー
まず、外部から入力される書き込みデータの流れについて、一例に挙げて説明する。
【００５０】
上記構成において、半導体記憶装置のチップ外部から入力された書き込みデータは、図示しないインターフェイス（Interface）１６を通過して、BUS制御回路１５でバッファされる。
【００５１】
続いて、BUS制御回路１５は、内部Ｉ／Ｏアドレス＜０＞〜＜７＞に従い、Data latch area１２のアドレス領域Ｉ／Ｏ＜０＞〜＜７＞のそれぞれに書き込みデータを1bitずつ転送する。例えば、BUS制御回路１５は、内部Ｉ／Ｏアドレス＜０＞の場合、Data latch area１２の全てのアドレス領域のアドレス＜０＞に、書き込みデータを転送する。
【００５２】
続いて、アドレス領域Ｉ／Ｏ＜０＞〜＜７＞では、まず、書き込みデータが内部Ｉ／Ｏバス（internal I/O bus）＜０＞〜＜７＞に転送される。
【００５３】
続いて、内部Ｉ／Ｏバス＜０＞〜＜７＞の書き込みデータは、デコーダ２１により、カラムアドレス領域を256分割した一つを選択し、ラッチ選択信号(図8)に対応してデータラッチ２３を選択する。例えば、デコーダ２１は、カラムアドレス（図４参照)0,256,512,768,1024,1280,1536,1792に対して、Shared-1bit-bus２２とInternal I/O bus＜０＞を電気的に接続し、ラッチ選択信号0はカラムアドレス0に対応してデータラッチ23中のdata latch0を選択する。
【００５４】
続いて、外部から書き込み実行コマンドが入力されると、data latch回路<0>-<7>から対応するカラムアドレスに対応して、1bitずつShared-1bit-bus２２を通ってSense Amp２５に転送され、メモリセルＭＣにデータを書き込む。
【００５５】
読み出しデータのフロー
読み出しデータの流れについては、原則、上記書き込みデータの流れと反対である。
【００５６】
まず、半導体記憶装置のチップ外部から読み出しコマンドが入力されると、Sense Amp２５で読み出されたデータが、Shared-1bit-bus２２を通ってData latch２３に保持される。
【００５７】
続いて、全データの読み出しが終了した後、チップ外部からデータ読み出し用のクロックがトグルすると、その度に選択Data latch２３からShared-1bit-bus２２を通ってDecorder２１に転送される。
【００５８】
続いて、転送された読み出しデータは、Decorder２１でバッファされ、Internal I/O bus＜０＞〜＜７＞に転送され、BUS制御回路１５で8bitにまとめられて、半導体記憶装置のチップ外部に出力される。
【００５９】
＜３．作用効果＞
第１実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００６０】
（１）データバス配線２０の配線面積およびバッファ面積を低減でき、微細化に対して有利である。
上記のように、第１実施形態に係る半導体記憶装置は、メモリセルアレイ１１の書き込みデータ／読み出しデータをラッチするデータラッチ領域１２のアドレス領域ＩＯ＜０＞〜＜７＞を、データのＩ／Ｏ単位で分割して構成する。さらに、上記アドレス領域ＩＯ＜０＞〜＜７＞は、半導体記憶装置のチップ内部のデータ入出力を司る内部バス配線Internal I/O bus ＜０＞〜＜７＞にそれぞれ直列に接続される。
【００６１】
さらに、例えば、上記アドレス領域ＩＯ＜０＞領域には、センスアンプＳ／Ａ０〜Ｓ／Ａ２５５、データラッチ（data latch）０〜２５５、デコーダ２１が配置され、これらがInternal I/O bus ＜０＞に直列に接続される。また、データラッチ２３とセンスアンプ２５との間を電気的に接続するシェアドバス２２が配置される。
【００６２】
そのため、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞領域のそれぞれについて、データラッチ回路２３の2048bitのカラムアドレス(colum Add）0-2047を割り付けられる。例えば、ＩＯ＜０＞領域では、Internal I/O bus＜０＞が直列に接続され、2048bitのカラムアドレス(colum Add）0-2047が割り付けられる。
【００６３】
これに対して、参考例では、例えば、図１４に示すように、アドレス領域であるＩＯ＜０＞領域〜ＩＯ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる。
【００６４】
このように、第１実施形態では、Internal I/O bus＜０＞〜＜７＞を１本に統合することができる。例えば、参考例では並列的に配置される８本のInternal I/O bus＜０＞〜＜７＞を、第１実施形態よれば１本のInternal I/O bus＜０＞〜＜７＞に統合することができる。そのため、Internal I/O bus ＜０＞〜＜７＞の面積を低減できるため、後述する図１３に示すようなシールド配線を考慮すると配線面積を１／１６程度まで低減でき、Decorder２１のバッファ面積を１／８程度まで低減できる。
【００６５】
さらに、参考例では、Internal I/O bus ＜０＞〜＜７＞を全てData latch areaの端から端まで並列に配線する必要があるため、不要な配線領域が発生する。
【００６６】
これに対して、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を、アドレス領域＜０＞〜＜７＞に対応して分割し、必要な領域だけに配線すればよい点で、更に面積を低減することができる。
【００６７】
このように、第１実施形態によれば、微細化に対して有利である。
【００６８】
（２）消費電力の削減に有利である。
【００６９】
上記のように、第１実施形態に係る半導体記憶装置では、Internal I/O bus ＜０＞〜＜７＞の面積を低減できることや、後述する図１３に示すようなシールド配線を考慮すると、Data latch area １２の配線で消費される電力を１／８程度にまで削減できる。
【００７０】
さらに、第１実施形態では、Internal I/O bus ＜０＞〜＜７＞を必要な領域だけに配線すればよいため、配線長に従ってバッファの駆動力を最適化することで、消費電力を低減することが可能となる。
【００７１】
このように、第１実施形態によれば、消費電力の低減に対して有利である。
【００７２】
［第２実施形態（不良カラム置き換えシステムの一例）］
次に、第２実施形態に係る半導体記憶装置について説明する。この実施形態は、不良カラム置き換えシステムの一例に関するものである。不良カラム置き換えシステムとは、ＮＡＮＤ型フラッシュメモリにおいて、数バイト程度のカラム不良を救済するシステムのことを言う。本例では、このシステムを対応した場合の対応するアドレス領域に関するものである。なお、この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７３】
＜不良カラム置き換えシステムについて＞
図７に示すように、第２実施形態は、アドレス領域において、メインデータ領域１２−１とは別の専用の置き換え領域１２−２を更に備える点で、上記第１実施形態と相違する。
【００７４】
＜構成例＞
メインデータ領域１２−１は、上記アドレス領域ＩＯ領域＜０＞〜＜７＞により構成される。アドレス領域ＩＯ領域＜０＞〜＜７＞は、上記のように、不良でない正しいデータを保持するメインのデータラッチ領域（Data latch area）である。
【００７５】
置き換え領域１２−２は、不良カラム置き換え領域３３により構成される。不良カラム置き換え領域３３は、不良データを保持する専用のデータラッチ領域である。不良カラム置き換え領域３３は、置き換え領域バス３５に直列に接続される。置き換え領域バス３５は、ＢＵＳ制御回路１５により制御される。置き換え領域１２−２の構成は、上記アドレス領域ＩＯ領域＜０＞〜＜７＞と同様である。置き換え領域バス３５は、上記Internal I/O bus ＜０＞〜＜７＞と同様である。
【００７６】
＜データ転送動作＞
上記構成において、不良カラム置き換え領域３３に入力される不良データは、置き換え領域BUS３５を通って、置き換え領域３３中のData latch回路に転送される。
【００７７】
ここで、本例では置き換え領域１２−２の構成が、上記アドレス領域ＩＯ＜０＞〜＜７＞と同様であるため、不良データを1bit単位の最小単位で置き換えることができる。そのため、余分なData latch回路２３がなく、置き換え領域３３の面積を低減できる。
【００７８】
例えば、図１４に示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域３３の占有面積を、参考例に比べて、１／８程度にまで削減できる。
【００７９】
なお、データ転送動作は、置き換え領域３３に直接データ入力をする場合と、一度メインデータ領域１２−１のData latch回路２３に保持してから置き換え領域３３に転送する場合とがある。本実施形態では、いずれの場合でも良い。
【００８０】
その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様である。
【００８１】
＜作用効果＞
第２実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００８２】
さらに、第２実施形態は、アドレス領域において、メインデータ領域１２−１とは別の専用の置き換え領域１２−２を更に備える。
【００８３】
ここで、置き換え領域１２−２の構成は、上記アドレス領域ＩＯ＜０＞〜＜７＞と同様であるため、不良データを1bit単位の最小単位でデータを置き換えることができる。そのため、余分なData latch回路２３がなく、置き換え領域３３の面積を低減できる点で、有利である。
【００８４】
例えば、図１４示す参考例では、不良データを8bit単位でしか置き換えることができない。そのため、本例に係る不良カラム置き換え領域３３の占有面積を、参考例に比べて、１／８程度にまで削減できる。
【００８５】
［第３実施形態（ポインタシステムの一例）］
次に、第３実施形態に係る半導体記憶装置について、図８乃至図１０を用いて説明する。この実施形態は、ポインタシステムの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８６】
＜構成例＞
本例に係るポインタシステムの構成例は、図８のように示される。ここでは、上記アドレス領域ＩＯ＜０＞中の２つのポインタ回路（ＵＮＩＴ＜０＞、ＵＮＩＴ＜１＞）を一例に挙げて説明する。ここでは、上記のように、1ページ=2048カラムである場合を例に挙げる。また、本例では、１ＵＮＩＴ=8bitで構成されるため、1pate=256UNIT x 8 となる点で、後述する参考例と相違する。参考例では、1page=256UNITは同様であるが、１ＵＮＩＴ=8byteで構成されるからである。
【００８７】
図示するように、２つのポインタ回路（ＵＮＩＴ＜０＞、＜１＞）のそれぞれは、内部ＩＯバス２０＜０＞、フリップフロップＦＦ、デコーダ_０＜０＞２１、アンド回路ＡＮＤ＜０＞〜＜７＞、データラッチ_０＜０＞〜_０＜７＞２３により構成される。内部ＩＯバス２０＜０＞、デコーダ_０＜０＞２１、データラッチ_０＜０＞〜_０＜７＞２３は、上記と同様である。
【００８８】
フリップフロップＦＦは、入力がバス制御回路１５から入力されるクロック信号と前段のフリップフロップＦＦの出力に接続され、ポインタ信号（pointer 0, pointer 1）を出力する。ポインタ信号は、デコーダ２１の入力およびアンド回路ＡＤＤに接続される。
【００８９】
ここで、ポインタ信号とは、ＵＮＩＴ選択信号であり、そのためアドレス領域で１つだけhigh状態となり、１ページで合計８個のポインタ信号がアドレス領域単位で並列に動作する信号である。
【００９０】
アンド回路ＡＮＤ＜０＞〜＜７＞は、入力されるポインタ信号およびラッチデコード信号＜０＞〜＜７＞のアンド信号を、データラッチ＿０＜０＞〜＿７＜０＞の入力にそれぞれ出力する。
【００９１】
＜ポインタ信号について＞
次に、図９を用い、本例に係るポインタ信号について、より具体的に説明する。
【００９２】
上記用のように、ポインタ信号とは、ＵＮＩＴ選択信号であり、そのためアドレス領域で１つだけhigh状態となり、１ページで合計８個のポインタ信号がアドレス領域単位で並列に動作する信号である。
【００９３】
そのため、図示するように、本例では、ＩＯ領域＜０＞〜＜７＞の中のＵＮＩＴ＜０＞〜＜２５５＞のいずれか一つを選択するために、１つだけhigh状態（“１”状態）となるポインタ信号pointerがアドレス領域ＩＯ＜０＞〜＜７＞単位で同時並行的に動作する。
【００９４】
例えば、ＩＯ領域＜０＞〜＜７＞の中のＵＮＩＴ＜０＞を選択するために、ポインタ信号（pointer 0）がhigh状態となり、ＩＯ領域＜０＞〜＜７＞の中の８つのポインタ信号（pointer 0）がそれぞれ同時並列的に動作する。続いて、ポインタ信号は、クロック信号がトグルするごとに、インクリメントされた次のＵＮＩＴ＜１＞を選択する。最後に、ポインタ信号pointer 3は、最初のＵＮＩＴ＜０＞を選択し、同様の動作を繰り返す。
【００９５】
一方、図１７に示す参考例に係るポインタ信号と比較すると、参考例に係るポインタ信号は、ＵＮＩＴを選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。例えば、参考例に係るポインタ信号（pointer 0）は、ＵＮＩＴ＜０＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。
【００９６】
＜動作波形＞
次に、図１０を用い、本例に係るポインタシステムの動作波形について説明する。ここでは、図８に説明した２つのＵＮＩＴ＜０＞、ＵＮＩＴ＜１＞を一例に挙げる。
【００９７】
まず、時刻ｔ１の際、バス制御回路１５により、ラッチデコード信号＜０＞が、high状態とされる。
【００９８】
続いて、時刻ｔ２の際、クロック信号がhigh状態となると、ラッチデコード信号＜０＞もhigh状態となり、ポインタ信号pointer 0がhigh状態となる。そのため、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜０＞が選択される。
【００９９】
続いて、時刻ｔ３の際、クロック信号がhigh状態となると、ポインタ信号pointer 0およびラッチデコード信号＜０＞がlow状態となり、次のラッチデコード信号＜８＞およびポインタ信号pointer 1がhigh状態となる。そのため、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜１＞が選択される。
【０１００】
以降、同様にして、ポインタシステムを動作させ、アドレス領域ＩＯ＜０＞〜＜７＞のＵＮＩＴ＜０＞〜＜２５５＞を選択させる。
【０１０１】
＜作用効果＞
第３実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１０２】
さらに、本例では、ポインタシステムとして、１つのアドレス領域ＩＯ＜０＞中を、ＵＮＩＴ＜０＞〜＜２５５＞により構成する。
【０１０３】
例えば、ＵＮＩＴ＜０＞、＜１＞のそれぞれは、内部ＩＯバス２０＜０＞、フリップフロップＦＦ、デコーダ_０＜０＞２１、アンド回路ＡＮＤ＜０＞〜＜７＞、データラッチ_０＜０＞〜_０＜７＞２３により構成される。内部ＩＯバス２０＜０＞、デコーダ_０＜０＞２１、データラッチ_０＜０＞〜_０＜７＞２３は、上記と同様である。
【０１０４】
そのため、例えば、図１６に示す参考例に係るポインタシステムと比較すると、本例の構成では、１ページ構成を８分割し、それぞれをＩＯ領域に割り当てることができる。
【０１０５】
［参考例］
次に、上記第１乃至第３の実施形態と比較するために、参考例に係る半導体記憶装置について説明する。この説明において、上記第１乃至第３の実施形態と重複する部分の詳細な説明を省略する。
【０１０６】
＜全体構成例＞
参考例に係る半導体記憶装置の全体構成例は、図１１のように示される。ここでは、上記と同様に、BUSが8bitの場合を例に、データの流れについて説明する。
図示するように、参考例では、半導体記憶装置のチップ外部から入力されたデータは、External I/O BUS<7：0>において、Interface１６０を通って、８本のInternal I/O bus<7:0>にラッチされる。
【０１０７】
このように、比較例では、８本のInternal I/O bus<7:0>が、Data latch area１２０を平行に配線される。このInternal I/O bus<7:0>の配線は、チップの端から端まで配線される。そして、Decorder内部２１０のスイッチが開くとShared-1bit-busを通って1ビットずつ指定されたData latchに入力される。同様に、Shared-1bit-busには8個のData latchが接続される。
【０１０８】
全てのデータ入力が終了して実行コマンドが入力されると、書き込みデータはData latchからShared-1bit-busを通ってSense Ampへ転送され、書き込み動作がスタートする。読み出しコマンドが入力されると、Memory Cell Array１１０に書かれているデータは、Sense Ampで読み出され、Shared-1bit-busを通って一度、Data latchに保持される。
【０１０９】
読み出しデータは、外部クロックがトグルする度にData latchからShared-1bit-busを通って、Decorder２１０でバッファされてInternal I/O bus<7:0>となり、Interface１６０を通って図示しないExternal I/O BUSとしてチップ外部へ出力される。
【０１１０】
＜デコーダ２１０について＞
参考例に係るデコーダ（decoder）２１０の構成例は、図１２のように示される。
【０１１１】
図示するように、Decorder２１０には、入力用のスイッチＳＷ１０と、出力用のバッファＢＦ２１０、および出力用のスイッチＳＷ２０がInternal I/O busの数（本例では、８個）だけ配置される。そして、入出力データについて、パラレル-シリアル変換を行う。
【０１１２】
データ入力時では、入力データをBUS制御回路１５０の内の大きなバッファで強く駆動される。
【０１１３】
一方、データ出力時では、出力データをData latch内の小さなトランジスタでShared-1bit-busを駆動しなければならないため、Decorder２１０内の８つのバッファＢＦ２１０でバッファしてから、Internal I/O bus<7:0>にデータを転送する。これがDecorder２１０の面積が増加する原因となり得る。デコーダ２１０内のバッファＢＦ２１０のバッファサイズが大きいためである。さらに、バッファＢＦ２１０のバッファサイズが大きいため、消費電流も増加する。また、近年では、高速化のためにInternal I/O busを入力用と出力用に分割し、それぞれをパラレル動作させることが多い。分割した分だけInternal I/O busの数が増え、BUS制御回路の面積が大きくなる。
【０１１４】
＜Internal I/O bus <7:0>のレイアウト例＞
さらに、図１３に示すInternal I/O bus <7:0>のレイアウト例にあるように、隣接するInternal I/O bus配線からデータが影響を受けないようにために、隣接するInternal I/O bus配線の間に電源配線等によるシールド配線を配置する必要もある。シールド配線により、Internal I/O busをシールドするためである。
【０１１５】
そのため、シールド配線による配線面積も加わり、これもデコーダ２１０の面積増加の原因となり得る。
【０１１６】
このように、比較例に係る半導体記憶装置では、微細化に対して不利であるという傾向がある。
【０１１７】
＜アドレス領域＞
参考例に係るアドレス領域は、例えば、図１４、図１５のように示される。
図示すように、上記アドレス領域であるＩ／Ｏ＜０＞領域〜Ｉ／Ｏ＜７＞に対応する領域Ａ〜領域Ｈが、全てのInternal I/O bus＜０＞〜Internal I/O bus＜７＞に並列に接続され、2048bitのＩ／０＜７：０＞のカラムアドレス(colum Add）0-255, 256-511, 512-767,,,がそれぞれ割り付けられる点で、第１実施形態と相違する。
【０１１８】
このように、参考例では、Data latch areに、Internal I/O bus<7:0>が、並列に８本配線される。Internal I/O bus<7:0>は、それぞれの領域のShared-1bit-busに接続される。そのため、Internal I/O bus<7:0>が並列に配線されることによって、バッファ面積、配線面積が増大し、消費電流が増大する点で不利となる。
【０１１９】
＜ポインタシステム＞
参考例に係るポインタシステムは、図１６のように示される。参考例では、１ＵＮＩＴ=8byteで構成され、1page=256UNITとである点で、上記第３の実施形態と相違する。
【０１２０】
即ち、図示する参考例の１ページの構成では、１つのカラムアドレスは、８バイトのデータで構成される。８バイトアドレスで、１つのＵＮＩＴを構成する。２５６のＵＮＩＴで、１つのページを構成する。従って、同様に、１ページ＝２５６カラムアドレスで構成される。
【０１２１】
参考例の２５６個あるポインタ信号は、１ページで１つだけがhigh状態（“１”状態）になり、そのＵＮＩＴを選択する。
【０１２２】
例えば、図１７に示すように、参考例に係るポインタ信号（pointer 0〜pointer 255）は、ＵＮＩＴ＜０＞〜＜２５５＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。例えば、参考例に係るポインタ信号（pointer 0）は、ＵＮＩＴ＜０＞を選択するために、アドレス領域ＩＯ＜７：０＞で１つだけhigh状態となる。ポインタ信号pointer 255は、クロック信号により、１つ右のＵＮＩＴへ移動し、ＵＮＩＴ＜２５５＞の次はＵＮＩＴ＜０＞に戻る。
【０１２３】
アドレス選択については、ＵＮＩＴ内で内部アドレス0〜7が割り当てられており、ラッチデコード信号で制御する。ラッチデコード信号とポインタ信号とによって、カラムを１つだけ選択する。
【０１２４】
このように、ポインタシステムを用いれば、ＵＮＩＴ単位でポインタ回路は一つだけ配置されるので、面積削減が可能である。
【０１２５】
以上、本発明の実施形態、参考例を説明したが、これらの実施形態、参考例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１１…メモリセルアレイ、１２…データラッチ領域、ＩＯ＜０＞領域〜ＩＯ＜７＞領域…アドレス領域、２０…内部バス配線、１５…バス制御回路、１６…インターフェイス。
【特許請求の範囲】
【請求項１】
複数のメモリセルが配置されるメモリセルアレイと、
前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域と、
前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、
前記内部バス配線のデータ転送を制御する制御回路とを具備する
半導体記憶装置。
【請求項２】
前記複数のメモリセルの不良カラムデータをラッチし、前記アドレス領域と同様の構成の不良カラム置き換え領域と、
前記不良カラム置き換え領域に対応して配置され、前記不良カラム置き換え領域と電気的に直列に接続される置き換え領域バス配線とを更に具備し、
前記複数のメモリセルの不良カラムデータのデータラッチと前記不良カラム置き換え領域との間のデータ転送が１bit単位で行われる
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のアドレス領域のそれぞれは、
前記内部バス配線に電気的に接続され、カラムアドレスをデコードするデコーダと、
前記メモリセルアレイからの読み出しデータおよび書き込みデータをセンスするセンスアンプと、
前記デコーダと前記センスアンプとを電気的に接続するシェアドバス配線と、
前記シェアドバス配線に電気的に並列に接続される複数のデータラッチとを備える
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記アドレス領域に対応して設けられる複数のポインタ回路を更に具備し、
前記複数のポインタ回路は、前記複数のポインタ信号により並行に選択される
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のポインタ回路のそれぞれは、
前記制御回路から入力されるクロック信号に応じて、前記ポインタ信号を出力するフリップフロップ回路と、
前記ポインタ信号および前記制御回路から入力されるラッチデコード信号の論理積信号を出力するアンド回路とを備える
請求項４に記載の半導体記憶装置。
【請求項１】
複数のメモリセルが配置されるメモリセルアレイと、
前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域と、
前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線と、
前記内部バス配線のデータ転送を制御する制御回路とを具備する
半導体記憶装置。
【請求項２】
前記複数のメモリセルの不良カラムデータをラッチし、前記アドレス領域と同様の構成の不良カラム置き換え領域と、
前記不良カラム置き換え領域に対応して配置され、前記不良カラム置き換え領域と電気的に直列に接続される置き換え領域バス配線とを更に具備し、
前記複数のメモリセルの不良カラムデータのデータラッチと前記不良カラム置き換え領域との間のデータ転送が１bit単位で行われる
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のアドレス領域のそれぞれは、
前記内部バス配線に電気的に接続され、カラムアドレスをデコードするデコーダと、
前記メモリセルアレイからの読み出しデータおよび書き込みデータをセンスするセンスアンプと、
前記デコーダと前記センスアンプとを電気的に接続するシェアドバス配線と、
前記シェアドバス配線に電気的に並列に接続される複数のデータラッチとを備える
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記アドレス領域に対応して設けられる複数のポインタ回路を更に具備し、
前記複数のポインタ回路は、前記複数のポインタ信号により並行に選択される
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のポインタ回路のそれぞれは、
前記制御回路から入力されるクロック信号に応じて、前記ポインタ信号を出力するフリップフロップ回路と、
前記ポインタ信号および前記制御回路から入力されるラッチデコード信号の論理積信号を出力するアンド回路とを備える
請求項４に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−１１４７１４（Ｐ２０１３−１１４７１４Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０３１１（Ｐ２０１１−２６０３１１）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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