【課題】読出速度が速い半導体記憶装置を提供する。
【解決手段】フラッシュメモリ３は、選択ビット線ＢＬをプリチャージするプリチャージ回路４５と、定電流源５０と、電流検知型のセンスアンプ２３と、選択ビット線ＢＬがメモリアレイＭＡ２に属する場合は、選択ビット線ＢＬおよび定電流源５０をそれぞれセンスアンプ２３の入力ノードＬＢＴ，ＬＢＢに接続し、選択ビット線ＢＬがメモリアレイＭＡ３に属する場合は、選択ビット線ＢＬおよび定電流源５０を入力ノードＬＢＢ，ＬＢＴに接続する切換回路ＳＷＴ２，ＳＷＢ２，ＳＷとを含む。したがって、ビット線ＢＬのプリチャージとデータ読出を並列に実行できる。 （もっと読む）

【課題】不揮発性メモリ装置に対して、読出し／プログラム時間を短縮できる、向上された読出しスキームを提供する。
【解決手段】本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。 （もっと読む）

【課題】電源投入時やリセット時に行われる不揮発性記憶装置の初期化動作において、初期化動作と外部アクセス動作とを好適に制御すると共に動作情報の読み出しを効率的に行うことにより、不揮発性記憶装置に対する読出しアクセス動作を、初期化動作の開始から短時間で可能とすること。
【解決手段】不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されている。書換えアクセス動作を制御する自動書換え制御回路を備え、自動書換え制御回路は、初期化動作時、動作情報の読み出し制御を行う際、ベリファイ増幅器ではなく読出し増幅器を活性化して動作情報を読み出す （もっと読む）

【課題】消去動作及びソフトプログラム動作の際のメモリセルの劣化の影響を抑制することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、制御部を備える。制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、一連の消去動作時に消去電圧を印加した回数が第１の回数より大きく、第２の回数（第１の回数＜第２の回数）未満の場合、所定範囲のメモリセルを過消去状態から第１の閾値電圧分布状態に設定するソフトプログラム動作を実行し、消去電圧を印加した回数が第１の回数以下、又は第２の回数以上の場合、ソフトプログラム動作を実行しないように構成されている。 （もっと読む）

【課題】メモリの動作特性の向上を図る。
【解決手段】半導体メモリは、ロウ方向及びカラム方向に沿って配列され、複数のしきい値にそれぞれ対応するデータを記憶する複数のメモリセルを含むメモリセルアレイ１と、メモリセルアレイ１のロウを制御するロウ制御回路２と、外部からのアドレス信号に対応するポインタＰＴに基づいてメモリセルアレイ１のカラムを制御するための信号ＣＮＴを生成する制御ユニット７０を有するカラム制御回路３と、を含む。 （もっと読む）

【課題】フェイルビット数を高速に検知する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、第１の単位のデータをｚ個の第２の単位のデータに分け、各第２の単位のデータについてフェイルビットを累積するアキュムレータ１２と、書き込み後にフェイルビットを検知する動作を制御する制御回路１０とを備える。制御回路１０は、各第２の単位のデータについて、そのうちの第３の単位のデータをセンスアンプＳＡ０に記憶させ、センスアンプＳＡ０から、各第２の単位のデータを１ビットずつ、合計ｚビットずつパラレルに読み出し、検知回路ＤＴＣＴ０を用いてｚビットからフェイルビットを検知し、ｚビットをアキュムレータ１２に転送することにより、各第２の単位のデータについてフェイルビットを累積する。 （もっと読む）

【課題】 複数のチップを実装した場合において、消費電流の増加を抑制することが可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムは、第１の半導体記憶装置71aと、第２の半導体記憶装置71bと、配線83とを有している。配線83は、第１の半導体記憶装置71aと第２の半導体記憶装置間71bに接続されている。第１、第２の半導体記憶装置71a,71bの一方が電荷を放電するとき、第１、第２の半導体記憶装置71a,71bの他方は、配線83を介して放電された電荷を受ける。 （もっと読む）

【課題】ミラーリング書き込み時間を短縮する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、１チップ内に設けられる２つのメモリプレーンＰ１，Ｐ２を有する。２つのメモリプレーンＰ１，Ｐ２の各々は、メモリセルアレイ１１と、書き込みデータを一時的に記憶するデータレジスタ１２とを有する。制御回路２２は、ミラーリング書き込みモードのとき、２つのメモリプレーンＰ１，Ｐ２内のデータレジスタ１２に書き込みデータを同時に転送し、書き込み動作及びベリファイ動作をメモリプレーン毎に実行する手段を備える。 （もっと読む）

【課題】リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供する。
【解決手段】本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第１データを読み出す段階と、前記第１データに含まれた“１”と“０”とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第１領域に保存された第２データを読み出すために、前記リード電圧を変更する段階とを有する。 （もっと読む）

【課題】近接効果に対するデータ読み出しの補正が可能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、第１方向に複数個直列接続され、その直列接続が並列することによりマトリクス状に配置された不揮発性のメモリセルと、複数の前記メモリセルの制御ゲートを前記第１方向と直交する第２方向にそれぞれ接続する複数のワード線とを有し、前記メモリセルの前記第２方向の間隔は、第１の間隔と第１の間隔より広い第２の間隔とが交互に繰り返されている。実施形態の不揮発性半導体記憶装置は、第１メモリセルＭＣ_m，ｌに書き込みを行った後に、第１メモリセルと同一のワード線に接続され前記第２方向に前記第１の間隔で隔てられた第２メモリセルＭＣ_m，ｌ+１に書き込みを行い、その後、第２メモリセルを読み出し、その読み出し値に基づいた補正をかけて第１メモリセルを読み出す駆動手段１００を備える。 （もっと読む）

【課題】相補データを記憶する方式で、従来よりも正確なブランクチェックを行なうことができる不揮発性メモリを備えた半導体装置を提供する。
【解決手段】不揮発性メモリ７は、相補データを記憶するツインセルが複数配列されたメモリアレイ４０と、第１〜第３の判定部７０，７２，２０とを備える。第１の判定部７０は、選択回路１３によって選択された複数のツインセルの各々について、一方のメモリセルの閾値電圧が共通に設定された基準値より高く、他方のメモリセルの閾値電圧が基準値より低いという第１の条件が成立するか否かを判定する。第２の判定部７２は、選択された複数のツインセルの全てが第１の条件を満たすという第２の条件が成立するか否かを判定する。第３の判定部２０は、第２の判定部７２の判定結果に基づいて、選択された複数のツインセルの各々がブランク状態であるか否かを判定する。 （もっと読む）

【課題】２以上のシーケンシャルなプログラミングパス時にメモリセルのプログラミングが行われるプログラミング方式において、メモリセルのうちの少なくともいくつかのメモリセルを第２のパス中にプログラムするのに不十分なホストデータしか存在しないとき、誤ったプログラミングが生じない方式を提供する。
【解決手段】プログラミング方式を変更することによって、誤ったプログラミングの防止が可能となる。第２のプログラミングパス中、誤ったしきい値電圧に合わせたプログラミングをこのメモリセルに行わせないようにするコード構成を選択することにより、エラーを含む状態に合わせたプログラミングをこのセルに行わせないようにする代替データに基づいてこのメモリセルのプログラミングを行う。 （もっと読む）

【課題】ミスアラインデータに対して高速に読み出すことのできるメモリ装置、メモリシステムを提供する。
【解決手段】複数のワード線と複数のビット線を設け、複数のワード線とビット線によりアドレスを特定してアクセスできるように構成されたメモリ装置であって、一本のワード線に対応して連続するアドレスの複数のメモリセルが配置され、それぞれに対応する複数のビット線から並列に連続するアドレスの複数のメモリセルにアクセスできるように構成され、複数のワード線のうち、第一のワード線と第一のワード線と連なるアドレスを指定する第二のワード線との間で重複するアドレス範囲を設け、第一のワード線に接続される第一のメモリセルと第二のワード線に接続される第二のメモリセルが同一アドレスに対応して重複して設けられている。 （もっと読む）

【課題】ハイブリッドデータ、コード及びキャッシュ保存のためのNANDベースNOR 及びNANDフラッシュ及びSRAM具備のワンチップ統合メモリシステムの提供。
【解決手段】NANDフラッシュメモリ、NOR フラッシュメモリ及びSRAMを包含し、シングルチップ上に製造されるメモリである。NAND及びNOR メモリのいずれも同じNAND製造プロセスで製造される。これら三つのメモリは該シングルチップの同じアドレスバス、データバス、及びピンを共用する。該アドレスバスはコード、データ及びアドレスの双方向の受け取りと出力に供される。該データバスも双方向のデータの受け取り及び伝送に供される。一つの外部チップイネーブルピン及び一つの外部出力イネーブルピンがこれら三つのメモリに共用されることでシングルチップに必要なピン数を減らす。NAND及びNOR メモリはいずれもデュアル読み出しページバッファとデュアル書き込みページバッファを有し、ロード中読み出しとプログラム中書き込みの動作を行ない、これにより読み出しと書き込み動作を加速する。メモリマップ法が異なるメモリ、状態レジスタ、及びデュアル読み出しページバッファ又はデュアル書き込みページバッファの選択のために使用される。 （もっと読む）

【課題】消去時間の短縮を行なうとともにデータアクセスを効率的に実行することのできる不揮発性メモリ機能を有する半導体装置を提供する。
【解決手段】コマンドレジスタ／制御回路（２４）の制御のもとに、メモリセル境界領域に配置される埋込消去ゲート配線（４）に対して消去電圧を印加し、フローティングゲート（ＦＧ）と埋込消去ゲートＥＧの間で電荷を移動させて消去動作を行なうとき、消去電圧印加中にメモリゲート線（ＭＧＬ）およびアシストゲート線（ＡＧＬ）に読出選択電圧を印加してデータの読出を実行する。 （もっと読む）

【課題】バースト読み出し動作において、最初のアドレス境界により有効なデータを途切れることなくクロックに同期して連続したデータを出力する半導体メモリを提供する。
【解決手段】半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。サイクルカウント部５１は、バースト読み出しの開始アドレスに応じたウエイトサイクル数を算出して、クロック信号に同期してカウントを行い。サイクル制御部５２は、当該ウエイトサイクル期間の間に出力するデータを読み出して、当該ウエイトサイクル期間終了の後に読み出したデータをクロックに同期し連続して出力する制御を行う。 （もっと読む）

【課題】センスアンプからデータを読み出す時間が増大する。
【解決手段】本発明の例に係わる半導体記憶装置は、複数のメモリセルが配置され、複数のページを有するメモリセルアレイ１１と、メモリセルアレイ１１に隣接して形成され、複数のメモリセルから読み出したページデータを一時的に保持する複数のセンスアンプ１９からなるページバッファ１２と、ページバッファ１２の第１の方向に延びるデータ線対２０と、データ線対２０の電位差を増幅する差動増幅回路と、データ線対２０を所定の電圧にプリチャージするプリチャージ回路と、データ線対２０と互いに電気的に接続するイコライズ回路とを具備し、差動増幅回路、プリチャージ回路及びイコライズ回路のうち少なくとも１つがページバッファ１２内に形成され、データ線対２０と互いに電気的に接続される。 （もっと読む）

【課題】不揮発性メモリ装置において、ＪＥＤＥＣのＳＤＲＡＭの規格に準拠しつつ、アドレス指定を従来よりも低消費電力で行う方法を提供する。
【解決手段】アクティブコマンドにより、ロウデコーダ１８が複数のワード線ＷＬからアクティブコマンドで指定されたワード線ＷＬの一部を選択するとともに、カラムデコーダ１５が複数のビット線ＬＢＬ、ＧＢＬからアクティブコマンドで指定されたビット線ＬＢＬ、ＧＢＬを選択することにより、センス予定のビット線を決定する。次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 （もっと読む）

【課題】 半導体メモリの動作電流を削減することで、ノイズ量を小さくする。
【解決手段】 データアクセス回路は、データ端子に対応して設けられ、対応するメモリセルアレイに対してデータを入力または出力する。保持回路は、アクセスサイクルを複数のサブサイクルに分割するための分割数を保持する。動作制御回路は、保持回路に保持された分割数に応じて生成されるサブサイクル毎に、所定数のデータアクセス回路を含むデータアクセス回路群を、互いに重複することなく順次に動作する。データ制御回路は、読み出し動作において、サブサイクル毎に対応するメモリセルアレイから読み出されるデータを保持し、データ端子に同じタイミングで出力する。データアクセス回路群を、サブサイクル毎に互いに重複することなく動作することで、動作電流のピーク値を削減でき、ノイズ量を小さくできる。 （もっと読む）

不揮発性記憶装置において読み出しディスターブが低減される。一態様では、選択されたワードラインを読み出すために読み出しコマンドがホストから受信されたときに、読み出しのために選択されていないワードラインが無作為に選定され、その記憶素子が選択されたワードラインを読み出すための最適化された読み出し比較レベルを決定するために検出される。あるいは、選定されたワードラインの記憶素子を読み出す際に得られるエラー訂正基準に基づいてブロック全体に対してリフレッシュ動作が行なわれてもよい。リフレッシュ動作は、選択されたワードラインが読み出しのために繰り返し選択されて他のワードラインがさらに読み出しディスターブに曝されるときに特に有用である。別の態様では、複数のデータ状態が記憶されるとき、１つの読み出し比較レベルが、検出、たとえば、閾値電圧分布から得られ、他の読み出し比較レベルは式から導かれる。 （もっと読む）