【課題】微細化に対して有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のメモリセルが配置されるメモリセルアレイ１１と、前記複数のメモリセルのデータをラッチし、前記メモリセルアレイのデータの入力または出力（Ｉ／Ｏ）ごとに分割して配置される複数のアドレス領域（ＩＯ＜０＞領域〜ＩＯ＜７＞領域）と、前記複数のアドレス領域に対応して配置され、それぞれが前記複数のアドレス領域と電気的に直列に接続される内部バス配線２０と、前記内部バス配線のデータ転送を制御する制御回路１５とを具備する。 （もっと読む）

【課題】動作速度及び電力消耗を減らすことができるメモリシステム及びそれの動作方法が提供される。
【解決手段】本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、前記メモリ制御器は前記不揮発性メモリ装置から読み出されたデータのエラーの位置情報を含むエラーフラッグ情報を前記不揮発性メモリ装置へ提供する。 （もっと読む）

【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。
【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。 （もっと読む）

【課題】頁バッファをプレーンの中央部に位置させ、上側メモリレジスタと下側メモリレジスタを区分させる不揮発性メモリ装置を提供する。
【解決手段】第１メモリセルグループと接続される第１レジスタ及び第２メモリセルグループと接続される第２レジスタを含む頁バッファが提供され、各メモリセルに対して下位ビットプログラムを完了する段階と、第１レジスタのデータラッチ部の第１ノードに上位ビットデータを設定する段階と、上位ビットプログラムを行う段階と、第１検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第２検証電圧以上にプログラムされた場合、第１ノードに第１データと相反したレベルの第２データを設定する段階と、第３検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第１ノードに設定されたデータにより上位ビットプログラムを繰り返す段階を含む。 （もっと読む）

【課題】非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、データ読み出し動作を制御する制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に、２つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第１の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する。 （もっと読む）

【課題】メモリセルの劣化による影響を考慮した読み出し動作を実行できる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、読み出し動作及び書き込みベリファイ動作を制御する制御回路とを備える。制御回路は、第１の場合に、選択ワード線に印加する電圧を第１の書き込みベリファイ電圧又は第１の読み出し電圧に設定して、動作を行う。制御回路は、第１の場合よりもメモリセルの劣化が進んだ第２の場合に、選択ワード線に印加する電圧を第２の書き込みベリファイ電圧又は第２の読み出し電圧に設定して、動作を行う。制御回路は、第１の書き込みベリファイ電圧の最大値と第１の読み出し電圧の最大値との差を、第２の書き込みベリファイ電圧の最大値と第２の読み出し電圧の最大値との差よりも大きい値に設定する。 （もっと読む）

【課題】セル間干渉によるしきい値電圧の変動を低減させる。
【解決手段】不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備える。データ書き込み手段は、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行う。 （もっと読む）

【課題】インタリーブ動作を実行可能に構成された半導体記憶装置における更なる動作の高速化を図る。
【解決手段】複数のアドレス変換回路１５１ａ〜１５１ｄが、メモリコア１１ａ〜１１ｄの各々にそれぞれ設けられ、外部から供給される論理アドレスデータを物理アドレスデータに変換する。アドレス変換回路は、インタリーブ動作において第１のメモリコアが第２のメモリコアより先にアクセスされる場合には、論理アドレスデータを変換せず物理アドレスとして出力する一方、第２のメモリコアが第１のメモリコアより先にアクセスされる場合には、論理アドレスデータに所定値を加算したアドレスデータに対応する物理アドレスデータとして出力する。 （もっと読む）

【課題】カラムブロックのデータラッチに対するデータの高速転送を可能にする。
【解決手段】半導体記憶装置１は、メモリセルアレイ２と、データバスＤＢと、転送制御部ＴＣ０〜ＴＣ２と、複数のカラムブロックＣ（０＋４×ｉ）〜Ｃ（３＋４×ｉ）と、カラムセレクタＣＳとを含む。カラムブロックおよびカラムセレクタはメモリセルアレイより下に形成される。データバスＤＢは複数のステージＳ０〜Ｓ３に分割される。転送制御部は複数のステージのそれぞれにデータが割り当てられるようにデータをシリアル転送する。カラムブロックは選択された場合にデータを一次記憶する。カラムセレクタＣＳはカラムブロックの中から、ステージごとにいずれかのカラムブロックを選択し、ステージごとに選択されたカラムブロックとの間でデータをパラレル転送する。データバスＤＢはカラムブロックの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返す。 （もっと読む）

【課題】メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリストリングに隣接するダミーに接続された第１配線、並びに、メモリセル毎に接続された第２配線を有するセルアレイを備え、ダミーセルに隣接する前記メモリセルを第１対象メモリセル、第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、第１配線に印加される電圧を隣接第１配線電圧とし、第１対象メモリセルに接続された第２配線に印加される電圧を第２配線電圧とし、第２対象メモリセルに接続された第２配線に印加される電圧を第３配線電圧とした場合、駆動回路は、消去動作時において、第１配線電圧よりも第３配線電圧が小さい場合、第１配線電圧と第３配線電圧の差を第１配線電圧と第２配線電圧の差よりも小さくする。 （もっと読む）

【課題】メモリセル３１が劣化した場合にも、誤り訂正回路２０の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置２を提供する。
【解決手段】実施の形態のメモリ装置２は、メモリ部３０と、制御部１１と、補正部４１と、誤り検出訂正部４０とを具備する。メモリ部３０は、データを記憶する複数のメモリセル３１からなる。制御部１１は、電荷量に対応した閾値電圧を読み出すためにメモリセル３１にＨＢ読出電圧ＨＶと、補間読出電圧ＡＶと、を印加する制御を行う。補正部４１は読み出された、閾値電圧Ｖｔｈから決定されたビットデータを反転する。誤り検出訂正部４０は、補正部４１で反転されたビットデータを含めた所定長のデータ列を、硬判定復号符号により復号処理を行う。 （もっと読む）

【課題】 不揮発性半導体記憶装置の信頼性を、より向上させる技術が望まれている。
【解決手段】 閾値レベルの相違によって少なくとも４つのデータ状態が定義され、複数のデータ状態の各々に、複数ビットで構成される値が割り当てられるメモルセルがメモリ部に複数配置される。コントローラが、メモリセルの各々が記憶する複数ビットのうち、少なくとも１つのビットを、「正常」及び「異常」のいずれかの状態を表すエラー訂正ビットとし、他のビットを、データを記憶するためのデータビットとする。複数のデータ状態を、閾値レベルの大きさの順番に並べたとき、連続する４つのデータ状態のうち、閾値レベルが最小及び最大のデータ状態のエラー訂正ビットに「正常」を割り当て、閾値レベルが中間の２つのデータ状態のエラー訂正ビットに「異常」を割り当てる。周期的にメモリセルのエラー訂正ビットのデータを読み出し、読み出された値が「異常」である場合には、当該メモリセルのエラー訂正ビットを「正常」に再設定する。 （もっと読む）

【課題】 不揮発性メモリ素子の特性に応じてセルしきい電圧に変動を生じることで発生する種々のエラー不良を防ぐためにセルしきい電圧を補償できるようにした不揮発性メモリ素子とその自己補償方法を提供する。
【解決手段】 入力アドレスに応じて動作のためのメモリセルを前記メモリセルアレイから選択するＸデコーダおよびＹデコーダと、前記ＸデコーダおよびＹデコーダによって選択されたメモリセルにデータをプログラムし、またはプログラムされたデータを読み出すためのページバッファと、前記メモリセルアレイのブロックに備わるメモリセルに対して周期的な読み出し動作を行うように制御し、エラーの発生したメモリセルの数が設定数以上か否かを判断して、メモリセルの変化したしきい電圧を補償するように前記メモリセルアレイ、前記ＸデコーダおよびＹデコーダ、前記ページバッファを制御する制御部と、を含んでなっていることを特徴とする。
【選択図】 図７
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【課題】データの信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力する。 （もっと読む）

【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、メモリセルを含むメモリセルアレイと、ビット線と、センスアンプと、制御部とを備え、センスアンプは、外部から入力された第１又は第２テストデータと第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、第１テストデータと第１ブロックの第１ページに対応する保持データとを比較した後に、第１テストデータと第２ブロックの第１ページに対応する保持データとを比較し、第１テストデータとは異なる第２テストデータと第１ブロックの第２ページに対応する保持データとを比較した後に、第２テストデータと第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。 （もっと読む）

【課題】製造ばらつきにより生じる不良ブロックを判定可能な半導体記憶装置を提供する。
【解決手段】メモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り返した第１回数を保持する第１記憶部６３と、前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部６４と、第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセルとを含むブロックを不良ブロックとして登録する制御部６とを備える。 （もっと読む）