半導体記憶装置
【課題】製造ばらつきにより生じる不良ブロックを判定可能な半導体記憶装置を提供する。
【解決手段】メモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り返した第１回数を保持する第１記憶部６３と、前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部６４と、第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセルとを含むブロックを不良ブロックとして登録する制御部６とを備える。
【解決手段】メモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り返した第１回数を保持する第１記憶部６３と、前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部６４と、第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセルとを含むブロックを不良ブロックとして登録する制御部６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルの良または不良を外部から知るために、例えば不良アドレス検出回路に不良
メモリセルのアドレスを書込み、アクセスするアドレスが不良メモリセルに書込んだアド
レスと一致すると，不良アドレス検出回路から不良アドレス出力端子に不良アドレスを出
力するようにする方法が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２４９７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、信頼性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、メモリセルと、複数の前記メモリセルを含むペ
ージ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち
、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り
返した第１回数を保持する第１記憶部と、前記ページのうち、前記第１カラムとは異なる
第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返
した第２回数を保持する第２記憶部と、第１回数と第２回数の差が規定値を超えたとき、
前記第１メモリセルと前記第２メモリセルと含むブロックを不良ブロックと登録する制御
部と
を備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を示すブロック図。
【図２】第１実施形態のメモリセルの閾値分布を示す図。
【図３】第１実施形態の制御部内を示すブロック図。
【図４】第１実施形態のテスト動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図に
わたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１のブロック図を用いて説明する。
【０００９】
１．全体構成
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデー
タ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８を有する。
【００１０】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮ
Ｄストリング１１の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１３】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、それらは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるよう
にして配置されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択ト
ランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ
２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の
簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線
ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジス
タＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。
以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括し
てビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬ
に共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１６】
説明の便宜上、同一のワード線ＷＬに接続された１ページの複数のメモリセルＭＴにつ
いて、ロウデコーダ２（詳細は後述する）からの距離が近くに位置するメモリセルを第１
メモリセルと呼び、ロウデコーダ２から距離が離れて位置するメモリセルを第２メモリセ
ルと呼ぶ。図１を例とすると、第１メモリセルとしてビット線ＢＬ０にドレインが電気的
に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ＋１）にドレインが電
気的に接続されたメモリセルが挙げられる。
【００１７】
同様に、ロウデコーダ２からの距離が近くに位置するメモリセル群を第１メモリセル群
と呼び、ロウデコーダ２から距離が離れて位置するメモリセル群を第２メモリセル群と呼
ぶ。図１を例とすると、第１メモリセル群としてビット線ＢＬ０〜ＢＬ３にドレインが電
気的に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ−１）〜ＢＬ（ｎ
＋１）にドレインが電気的に接続されたメモリセルが挙げられる。
【００１８】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図２は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１９】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００２０】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００２１】
１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
図３に示すように、ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ
回路は、ブロックデコーダ２０それぞれに対応するブロックＢＬＫが不良ブロックである
か否かを示すデータを保持する。ブロックデコーダ２０からブロック選択信号が転送トラ
ンジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン
状態となる。これにより、ブロックデコーダ２０から与えられるブロック選択信号に基づ
いて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜Ｗ
Ｌ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００２２】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２３】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２４】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２５】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇ
ｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ
”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２６】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２７】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２８】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２９】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００３０】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００３１】
また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された
制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホス
トからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。
【００３２】
図３に示すように、制御部６は、一時記憶装置（Ｔｅｍｐ）６１と、ＲＡＭ６２と、第
１記憶部６３と、第２記憶部６４、カウンタ６５を有する。
【００３３】
一時記憶装置（Ｔｅｍｐ）６１は、テスト動作時に規定値Ｓを保持する。この規定値Ｓ
は、製造ばらつきに対して、同一ページ内で書き込み動作の特性を許容範囲に揃えるため
の指標である。すなわち、規定値Ｓによって、同一のワード線ＷＬに接続されたメモリセ
ルの書き込み特性のばらつきを許容範囲内にする。この規定値Ｓは、後述するテスト動作
に外部のホストから供給される。規定値Ｓは、例えば製品ごとに異なるため、最適な規定
値Ｓを外部のホストから供給される。
【００３４】
第１メモリセルのプログラム回数をＬ１とし、第２メモリセルのプログラム回数をＬ２
とすると、このＬ１とＬ２が式（１）を満たすとき、第１メモリセル及び第２メモリセル
を含むブロックは、不良ブロックとして登録される。規定値Ｓは、不良ブロックであるか
否かを判定する値でもある。
【００３５】
｜Ｌ１−Ｌ２｜＞Ｓ …（１）
ＲＡＭ６２は作業エリアである。ＲＡＭ６２のエリアは、例えば一時記憶装置６１、第
１記憶部６３、及び第２記憶部６４に保持されたデータを用いて例えば上記の式（１）を
演算する際に用いる。
【００３６】
第１記憶部６３は、第１メモリセルのプログラム回数（Ｌ１）を保持する。第１メモリ
セルに対してデータを書き込むとき、プログラム動作、ベリファイ動作の繰り返した回数
を保持する。
【００３７】
第２記憶部６４は、第２メモリセルのプログラム回数（Ｌ２）を保持する。第２メモリ
セルに対してデータを書き込むとき、プログラム動作、ベリファイ動作の繰り返した回数
を保持する。
【００３８】
カウンタ６５は、第１メモリセル及び第２メモリセルに対してデータを書き込むとき、
プログラム動作、ベリファイ動作の繰り返した回数を数える機能を有する。例えば、初期
状態では、カウンタ６５に回数“１”を示す回数データが保持される。カウンタ６５は、
ベリファイフェイルのたびに回数データを歩進する。ベリファイパスしたときに、カウン
タ６５の回数データを第１記憶部６３または第２記憶部６４に転送する。
【００３９】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００４０】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００４１】
１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８内の所望のラッチ回路を選択する。
【００４２】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアド
レスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給さ
れるようにしてもよい。
【００４３】
［半導体記憶装置の動作方法］
次に、本実施形態の半導体記憶装置のテスト動作について、図４を用いて説明する。こ
のテスト動作は、例えばダイソートテストのときに実行する。本実施形態のテスト動作は
、上記の式（１）を満たすページを含むブロックＢＬＫに対して、不良ブロックとして登
録するものである。
【００４４】
まず、ステップＳ１で、第１メモリセルに対して、プログラムを実行する。選択された
ページの第１メモリセルに“０”データをプログラムして、残りのメモリセルに“１”デ
ータをプログラムする。外部のホストから入力されたデータ、アドレス、プログラムコマ
ンドに基づいて、制御部６は、センスアンプ８にデータ、所望のカラムアドレスを設定す
る。制御部６は、ロウデコーダ２に所望のロウアドレスを設定する。そののち、プログラ
ムコマンドに基づいて、制御部６はプログラムを実行する。
【００４５】
ステップＳ２で、第１メモリセルに対して、“０”データのベリファイ動作を実行する
。例えば第１メモリセルに接続されたビット線ＢＬをプリチャージする。そののち、ビッ
ト線ＢＬとセンスアンプ８内のテンポラリデータキャッシュ（ＴＤＣ）と導通させて、チ
ャージトランスファを生じさせる。テンポラリデータキャッシュ（ＴＤＣ）の電位に基づ
いて、ベリファイパスまたはベリファイフェイルを判定する。ベリファイ動作の一例を示
したが、これに限定されず、他のベリファイ動作でもよい。
【００４６】
ベリファイフェイルと判定された場合には、ステップＳ１に戻る。このとき、カウンタ
６５の回数データも同時に歩進される。ベリファイパスと判定されるまで（ステップＳ２
、Ｙｅｓ）、繰り返す。
【００４７】
ステップＳ３で、ベリファイパス（ステップＳ２、Ｙｅｓ）した際の、第１メモリセル
のプログラム回数（Ｌ１）を第１記憶部６３に転送する。その結果、第１記憶部６３は、
第１メモリセルのプログラム回数Ｌ１を保持する。
【００４８】
ステップＳ４からステップＳ６は、第２メモリセルに対して、ステップＳ１からステッ
プＳ３までの動作を行う。
【００４９】
具体的には、ステップＳ４で、第１メモリセルと同一ページの第２メモリセルに対して
、プログラムを実行する。選択されたページの第２メモリセルに“０”データをプログラ
ムして、残りのメモリセルに“１”データをプログラムする。ステップＳ５で、第２メモ
リセルに対して、“０”データのベリファイ動作を実行する。ベリファイフェイルと判定
された場合には、ステップＳ４に戻る。このとき、カウンタ６５の回数データも同時に歩
進される。ベリファイパスと判定されるまで（ステップＳ５、Ｙｅｓ）、繰り返す。ステ
ップＳ６で、ベリファイパス（ステップＳ５、Ｙｅｓ）した際の、第２メモリセルのプロ
グラム回数（Ｌ２）を第２記憶部６４に転送する。その結果、第２記憶部６４は、第２メ
モリセルのプログラム回数Ｌ２を保持する。
【００５０】
ステップＳ７で、制御部６は、規定値Ｓを保持する。すなわち、制御部６は、データ入
出力回路５を介して入力された規定値Ｓを、一時記憶装置６１に保持する。
【００５１】
ステップＳ８で、制御部６は、内部の一時記憶装置６１に保持された規定値Ｓと、内部
の第１記憶部６３に保持されたＬ１、内部の第２記憶部に保持されたＬ２をＲＡＭ６２に
読み出す。そして、式（１）を満たすかどうか判定する。
【００５２】
あるページにおいて、第１メモリセルのプログラム回数Ｌ１、第２メモリセルのプログ
ラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たすとき（ステップＳ８、Ｙｅｓ）、制
御部６は、そのページを含むブロックを不良ブロックと判定する。
【００５３】
制御部６は、そのページを含むブロックを不良ブロックと認識されるよう、そのページ
を含むブロックに対応するラッチ回路（ブロックデコーダ２０内に設けられる）に、不良
ブロックであることを示すデータ（例えば、“０”データ）を保持し（ステップＳ９）、
終了する。
【００５４】
他方、あるページにおいて、第１メモリセルのプログラム回数Ｌ１、第２メモリセルの
プログラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たさないとき（ステップＳ８、Ｎ
ｏ）、制御部６は、そのまま終了する。
【００５５】
［第１実施形態の効果］
信頼性を向上可能な半導体記憶装置を提供できる。
【００５６】
ＮＡＮＤ型フラッシュメモリが微細化されるにつれて、製造ばらつきが製品の性能、特
性に対する影響が顕著となる。その結果、ＮＡＮＤ型フラッシュメモリ内のメモリセル特
性を均一にすることが難しく、メモリセルの信頼性が低下する可能性がある。
【００５７】
本実施形態の半導体記憶装置では、第１メモリセルのプログラム回数Ｌ１、第２メモリ
セルのプログラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たすとき（ステップＳ８、
Ｙｅｓ）、制御部６は、そのページを含むブロックを不良ブロックと判定する。したがっ
て、同一ワード線ＷＬに接続されたメモリセル間（同一ページ内のカラム間）の製造ばら
つきを検知することができる。その結果、規定値Ｓが所望の式（１）を満たすページを含
むブロックを不良ブロックとすることで、同一ワード線ＷＬに接続されたメモリセル間（
同一ページ内のカラム間）の製造ばらつきが小さいブロックのみを例えばユーザ領域（通
常データを保持する領域）として利用できる。したがって、本実施形態の半導体記憶装置
は、かかる判定をせず、不良ブロックとしない場合と比較して、メモリセルの信頼性を向
上できる。
【００５８】
（変形例１）
本変形例１は、第１実施形態の半導体記憶装置に対して、第１メモリセルと第２メモリ
セルの選択が相違する。
【００５９】
変形例１では、同一ワード線ＷＬに接続された１ページのメモリセルＭＴにおいて、ペ
ージのうち、一方の端に位置するメモリセル（図１であれば、ビット線ＢＬ０にドレイン
が接続されたメモリセル）を第１メモリセルとして、ページのうち、他方の端に位置する
メモリセル（図１であれば、ビット線ＢＬ（ｎ＋１）にドレインが接続されたメモリセル
）を第２メモリセルとすることがより好ましい。ページのうち、端同士のメモリセルのプ
ログラム回数を比較することで、ページのうち、端でないメモリセル同士のプログラム回
数を比較する場合に比べて、ページ全体の製造ばらつきを検知できる。その結果、よりメ
モリセルの信頼性を向上できる。
【００６０】
（変形例２）
本変形例２は、第１実施形態の半導体記憶装置に対して、第１メモリセル群、第２メモ
リセル群で、製造ばらつきを検知する点で相違する。
【００６１】
具体的には、ロウデコーダ２からの距離が近くに位置するメモリセル群を第１メモリセ
ル群と呼び、ロウデコーダ２から距離が離れて位置するメモリセル群を第２メモリセル群
と呼ぶ。図１を例とすると、第１メモリセル群としてビット線ＢＬ０〜ＢＬ３にドレイン
が電気的に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ−１）〜ＢＬ
（ｎ＋１）にドレインが電気的に接続されたメモリセルが挙げられる。
【００６２】
第１実施形態または変形例１では、第１メモリセル、第２メモリセルのプログラム回数
を検知する。変形例２の半導体記憶装置は、第１メモリセル群、第２メモリセル群のプロ
グラム回数で検知するため、第１実施形態、変形例１の場合と比べて、より高い精度で信
頼性を向上できる。
【００６３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００６４】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルの良または不良を外部から知るために、例えば不良アドレス検出回路に不良
メモリセルのアドレスを書込み、アクセスするアドレスが不良メモリセルに書込んだアド
レスと一致すると，不良アドレス検出回路から不良アドレス出力端子に不良アドレスを出
力するようにする方法が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２４９７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、信頼性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、メモリセルと、複数の前記メモリセルを含むペ
ージ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち
、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り
返した第１回数を保持する第１記憶部と、前記ページのうち、前記第１カラムとは異なる
第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返
した第２回数を保持する第２記憶部と、第１回数と第２回数の差が規定値を超えたとき、
前記第１メモリセルと前記第２メモリセルと含むブロックを不良ブロックと登録する制御
部と
を備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置を示すブロック図。
【図２】第１実施形態のメモリセルの閾値分布を示す図。
【図３】第１実施形態の制御部内を示すブロック図。
【図４】第１実施形態のテスト動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図に
わたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。
【０００８】
［半導体記憶装置の構成］
第１の実施形態に係る半導体記憶装置について、図１のブロック図を用いて説明する。
【０００９】
１．全体構成
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデー
タ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ドラ
イバ回路７、センスアンプ８を有する。
【００１０】
１−１．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃
至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性
のメモリセルＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮ
Ｄストリング１１の各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１
、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は
、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、
浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造であ
る。なお、メモリセルＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、
半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷
蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と
、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリ
セルＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＴの個数は６４
個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるも
のではない。
【００１３】
またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。そして
、それらは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるよう
にして配置されている。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択ト
ランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ
２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共
通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電
極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の
簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線
ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジス
タＳＴ１のドレインは、いずれかのビット線ＢＬ１〜ＢＬ（ｎ＋１）に共通接続される。
以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括し
てビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬ
に共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書
き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位
で一括してデータが消去される。
【００１６】
説明の便宜上、同一のワード線ＷＬに接続された１ページの複数のメモリセルＭＴにつ
いて、ロウデコーダ２（詳細は後述する）からの距離が近くに位置するメモリセルを第１
メモリセルと呼び、ロウデコーダ２から距離が離れて位置するメモリセルを第２メモリセ
ルと呼ぶ。図１を例とすると、第１メモリセルとしてビット線ＢＬ０にドレインが電気的
に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ＋１）にドレインが電
気的に接続されたメモリセルが挙げられる。
【００１７】
同様に、ロウデコーダ２からの距離が近くに位置するメモリセル群を第１メモリセル群
と呼び、ロウデコーダ２から距離が離れて位置するメモリセル群を第２メモリセル群と呼
ぶ。図１を例とすると、第１メモリセル群としてビット線ＢＬ０〜ＢＬ３にドレインが電
気的に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ−１）〜ＢＬ（ｎ
＋１）にドレインが電気的に接続されたメモリセルが挙げられる。
【００１８】
１−２．メモリセルＭＴの閾値分布について
図２を用いて上記メモリセルＭＴの閾値分布について説明する。図２は、横軸に閾値分
布（電圧）をとり、縦軸にメモリセルＭＴの数を示したグラフである。
【００１９】
図示するように、各々のメモリセルＭＴは、例えば２値（2-levels）のデータ（１ビッ
トデータ）を保持できる。すなわち、メモリセルＭＴは、閾値電圧Ｖｔｈの低い順に“１
”、及び“０”の２種のデータを保持できる。
【００２０】
メモリセルＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１であ
る。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセ
ルＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能と
されている。メモリセルＭＴは、消去状態において、“１”データ（例えば負電圧）に設
定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設
定される。
【００２１】
１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ
２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。
ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時におい
て、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロッ
クＢＬＫを選択する。このブロックデコーダ２０は、ブロックＢＬＫごとに設けられる。
図３に示すように、ブロックデコーダ２０それぞれは、ラッチ回路を有する。このラッチ
回路は、ブロックデコーダ２０それぞれに対応するブロックＢＬＫが不良ブロックである
か否かを示すデータを保持する。ブロックデコーダ２０からブロック選択信号が転送トラ
ンジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン
状態となる。これにより、ブロックデコーダ２０から与えられるブロック選択信号に基づ
いて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜Ｗ
Ｌ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００２２】
また、ロウデコーダ２は、制御部６から与えられたロウアドレスをデコードして、その
結果に基づいて、選択されたブロック内の複数のワード線ＷＬのうち所望のワード線ＷＬ
を選択する。
【００２３】
１−４．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、３２は、
ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２４】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更には
データのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択
トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベル
であった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[
Ｖ]）する。
【００２５】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫのセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時に、セレクトゲート線ＳＧＳ１を介して、例えば信号ｓｇ
ｓを選択トランジスタＳＴ２のゲートに転送する。なお、信号ｓｇｓは、その信号が“Ｌ
”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２６】
１−４．電圧発生回路４について
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データ
のプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ド
ライバ回路３に供給する。
【００２７】
１−５．データ入出力回路５について
データ入出力回路５は、図示せぬＩ／Ｏ端子を介して外部のホストから供給されたアド
レス（ロウアドレス、カラムアドレス、ブロックアドレス；ロウアドレスとカラムアドレ
スを合わせてページアドレスとも呼ぶ）及びコマンドを制御部６に出力する。また、デー
タ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出
力する。
【００２８】
また、メモリセルアレイ１から読み出されたデータをホストに出力する際、データ入出
力回路５は、制御部６の制御に基づき、センスアンプ８によって増幅されたデータを、デ
ータ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストに出力する。
【００２９】
１−６．制御部６について
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入
出力回路５を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、デ
ータの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。
制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号
、及びロウ選択信号を生成する。
【００３０】
制御部６は、前述したブロック選択信号、ロウ選択信号をロウデコーダ２に出力する。
また、制御部６はカラム選択信号をカラムデコーダ（図示略）に出力する。カラム選択信
号とは、センスアンプ８のカラム方向を選択する信号である。
【００３１】
また、制御部６には、半導体記憶装置に接続されたメモリコントローラから供給された
制御信号が与えられる。制御部６は供給された制御信号により、Ｉ／Ｏ端子を介してホス
トからデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。
【００３２】
図３に示すように、制御部６は、一時記憶装置（Ｔｅｍｐ）６１と、ＲＡＭ６２と、第
１記憶部６３と、第２記憶部６４、カウンタ６５を有する。
【００３３】
一時記憶装置（Ｔｅｍｐ）６１は、テスト動作時に規定値Ｓを保持する。この規定値Ｓ
は、製造ばらつきに対して、同一ページ内で書き込み動作の特性を許容範囲に揃えるため
の指標である。すなわち、規定値Ｓによって、同一のワード線ＷＬに接続されたメモリセ
ルの書き込み特性のばらつきを許容範囲内にする。この規定値Ｓは、後述するテスト動作
に外部のホストから供給される。規定値Ｓは、例えば製品ごとに異なるため、最適な規定
値Ｓを外部のホストから供給される。
【００３４】
第１メモリセルのプログラム回数をＬ１とし、第２メモリセルのプログラム回数をＬ２
とすると、このＬ１とＬ２が式（１）を満たすとき、第１メモリセル及び第２メモリセル
を含むブロックは、不良ブロックとして登録される。規定値Ｓは、不良ブロックであるか
否かを判定する値でもある。
【００３５】
｜Ｌ１−Ｌ２｜＞Ｓ …（１）
ＲＡＭ６２は作業エリアである。ＲＡＭ６２のエリアは、例えば一時記憶装置６１、第
１記憶部６３、及び第２記憶部６４に保持されたデータを用いて例えば上記の式（１）を
演算する際に用いる。
【００３６】
第１記憶部６３は、第１メモリセルのプログラム回数（Ｌ１）を保持する。第１メモリ
セルに対してデータを書き込むとき、プログラム動作、ベリファイ動作の繰り返した回数
を保持する。
【００３７】
第２記憶部６４は、第２メモリセルのプログラム回数（Ｌ２）を保持する。第２メモリ
セルに対してデータを書き込むとき、プログラム動作、ベリファイ動作の繰り返した回数
を保持する。
【００３８】
カウンタ６５は、第１メモリセル及び第２メモリセルに対してデータを書き込むとき、
プログラム動作、ベリファイ動作の繰り返した回数を数える機能を有する。例えば、初期
状態では、カウンタ６５に回数“１”を示す回数データが保持される。カウンタ６５は、
ベリファイフェイルのたびに回数データを歩進する。ベリファイパスしたときに、カウン
タ６５の回数データを第１記憶部６３または第２記憶部６４に転送する。
【００３９】
１−７．センスアンプ８について
センスアンプ８は、データの読み出し時にメモリセルＭＴからビット線ＢＬに読み出さ
れたデータをセンスして増幅する。具体的には、ビット線ＢＬを所定の電圧にプリチャー
ジした後、ロウデコーダ２により選択されたＮＡＮＤストリング１１によってビット線Ｂ
Ｌを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ８でビ
ット線ＢＬの電圧を増幅してメモリセルＭＴの有するデータをセンスする。
【００４０】
また、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００４１】
１−８．カラムデコーダついて
カラムデコーダ（図示略）は、制御部６から与えられたカラムアドレスをデコードして
、カラム選択信号をセンスアンプ８に出力する。このカラム選択信号に基づいて、センス
アンプ８内の所望のラッチ回路を選択する。
【００４２】
１−９．アドレスバッファについて
アドレスバッファ（図示略）は、制御部６に入力されたアドレスを保持する機能を有す
る。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部６を介してアド
レスが供給されるが、これに限定されず、データ入出力回路５から直接アドレスが供給さ
れるようにしてもよい。
【００４３】
［半導体記憶装置の動作方法］
次に、本実施形態の半導体記憶装置のテスト動作について、図４を用いて説明する。こ
のテスト動作は、例えばダイソートテストのときに実行する。本実施形態のテスト動作は
、上記の式（１）を満たすページを含むブロックＢＬＫに対して、不良ブロックとして登
録するものである。
【００４４】
まず、ステップＳ１で、第１メモリセルに対して、プログラムを実行する。選択された
ページの第１メモリセルに“０”データをプログラムして、残りのメモリセルに“１”デ
ータをプログラムする。外部のホストから入力されたデータ、アドレス、プログラムコマ
ンドに基づいて、制御部６は、センスアンプ８にデータ、所望のカラムアドレスを設定す
る。制御部６は、ロウデコーダ２に所望のロウアドレスを設定する。そののち、プログラ
ムコマンドに基づいて、制御部６はプログラムを実行する。
【００４５】
ステップＳ２で、第１メモリセルに対して、“０”データのベリファイ動作を実行する
。例えば第１メモリセルに接続されたビット線ＢＬをプリチャージする。そののち、ビッ
ト線ＢＬとセンスアンプ８内のテンポラリデータキャッシュ（ＴＤＣ）と導通させて、チ
ャージトランスファを生じさせる。テンポラリデータキャッシュ（ＴＤＣ）の電位に基づ
いて、ベリファイパスまたはベリファイフェイルを判定する。ベリファイ動作の一例を示
したが、これに限定されず、他のベリファイ動作でもよい。
【００４６】
ベリファイフェイルと判定された場合には、ステップＳ１に戻る。このとき、カウンタ
６５の回数データも同時に歩進される。ベリファイパスと判定されるまで（ステップＳ２
、Ｙｅｓ）、繰り返す。
【００４７】
ステップＳ３で、ベリファイパス（ステップＳ２、Ｙｅｓ）した際の、第１メモリセル
のプログラム回数（Ｌ１）を第１記憶部６３に転送する。その結果、第１記憶部６３は、
第１メモリセルのプログラム回数Ｌ１を保持する。
【００４８】
ステップＳ４からステップＳ６は、第２メモリセルに対して、ステップＳ１からステッ
プＳ３までの動作を行う。
【００４９】
具体的には、ステップＳ４で、第１メモリセルと同一ページの第２メモリセルに対して
、プログラムを実行する。選択されたページの第２メモリセルに“０”データをプログラ
ムして、残りのメモリセルに“１”データをプログラムする。ステップＳ５で、第２メモ
リセルに対して、“０”データのベリファイ動作を実行する。ベリファイフェイルと判定
された場合には、ステップＳ４に戻る。このとき、カウンタ６５の回数データも同時に歩
進される。ベリファイパスと判定されるまで（ステップＳ５、Ｙｅｓ）、繰り返す。ステ
ップＳ６で、ベリファイパス（ステップＳ５、Ｙｅｓ）した際の、第２メモリセルのプロ
グラム回数（Ｌ２）を第２記憶部６４に転送する。その結果、第２記憶部６４は、第２メ
モリセルのプログラム回数Ｌ２を保持する。
【００５０】
ステップＳ７で、制御部６は、規定値Ｓを保持する。すなわち、制御部６は、データ入
出力回路５を介して入力された規定値Ｓを、一時記憶装置６１に保持する。
【００５１】
ステップＳ８で、制御部６は、内部の一時記憶装置６１に保持された規定値Ｓと、内部
の第１記憶部６３に保持されたＬ１、内部の第２記憶部に保持されたＬ２をＲＡＭ６２に
読み出す。そして、式（１）を満たすかどうか判定する。
【００５２】
あるページにおいて、第１メモリセルのプログラム回数Ｌ１、第２メモリセルのプログ
ラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たすとき（ステップＳ８、Ｙｅｓ）、制
御部６は、そのページを含むブロックを不良ブロックと判定する。
【００５３】
制御部６は、そのページを含むブロックを不良ブロックと認識されるよう、そのページ
を含むブロックに対応するラッチ回路（ブロックデコーダ２０内に設けられる）に、不良
ブロックであることを示すデータ（例えば、“０”データ）を保持し（ステップＳ９）、
終了する。
【００５４】
他方、あるページにおいて、第１メモリセルのプログラム回数Ｌ１、第２メモリセルの
プログラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たさないとき（ステップＳ８、Ｎ
ｏ）、制御部６は、そのまま終了する。
【００５５】
［第１実施形態の効果］
信頼性を向上可能な半導体記憶装置を提供できる。
【００５６】
ＮＡＮＤ型フラッシュメモリが微細化されるにつれて、製造ばらつきが製品の性能、特
性に対する影響が顕著となる。その結果、ＮＡＮＤ型フラッシュメモリ内のメモリセル特
性を均一にすることが難しく、メモリセルの信頼性が低下する可能性がある。
【００５７】
本実施形態の半導体記憶装置では、第１メモリセルのプログラム回数Ｌ１、第２メモリ
セルのプログラム回数Ｌ２、規定値Ｓの関係が、式（１）を満たすとき（ステップＳ８、
Ｙｅｓ）、制御部６は、そのページを含むブロックを不良ブロックと判定する。したがっ
て、同一ワード線ＷＬに接続されたメモリセル間（同一ページ内のカラム間）の製造ばら
つきを検知することができる。その結果、規定値Ｓが所望の式（１）を満たすページを含
むブロックを不良ブロックとすることで、同一ワード線ＷＬに接続されたメモリセル間（
同一ページ内のカラム間）の製造ばらつきが小さいブロックのみを例えばユーザ領域（通
常データを保持する領域）として利用できる。したがって、本実施形態の半導体記憶装置
は、かかる判定をせず、不良ブロックとしない場合と比較して、メモリセルの信頼性を向
上できる。
【００５８】
（変形例１）
本変形例１は、第１実施形態の半導体記憶装置に対して、第１メモリセルと第２メモリ
セルの選択が相違する。
【００５９】
変形例１では、同一ワード線ＷＬに接続された１ページのメモリセルＭＴにおいて、ペ
ージのうち、一方の端に位置するメモリセル（図１であれば、ビット線ＢＬ０にドレイン
が接続されたメモリセル）を第１メモリセルとして、ページのうち、他方の端に位置する
メモリセル（図１であれば、ビット線ＢＬ（ｎ＋１）にドレインが接続されたメモリセル
）を第２メモリセルとすることがより好ましい。ページのうち、端同士のメモリセルのプ
ログラム回数を比較することで、ページのうち、端でないメモリセル同士のプログラム回
数を比較する場合に比べて、ページ全体の製造ばらつきを検知できる。その結果、よりメ
モリセルの信頼性を向上できる。
【００６０】
（変形例２）
本変形例２は、第１実施形態の半導体記憶装置に対して、第１メモリセル群、第２メモ
リセル群で、製造ばらつきを検知する点で相違する。
【００６１】
具体的には、ロウデコーダ２からの距離が近くに位置するメモリセル群を第１メモリセ
ル群と呼び、ロウデコーダ２から距離が離れて位置するメモリセル群を第２メモリセル群
と呼ぶ。図１を例とすると、第１メモリセル群としてビット線ＢＬ０〜ＢＬ３にドレイン
が電気的に接続されたメモリセル、第２メモリセルとしてビット線ＢＬ（ｎ−１）〜ＢＬ
（ｎ＋１）にドレインが電気的に接続されたメモリセルが挙げられる。
【００６２】
第１実施形態または変形例１では、第１メモリセル、第２メモリセルのプログラム回数
を検知する。変形例２の半導体記憶装置は、第１メモリセル群、第２メモリセル群のプロ
グラム回数で検知するため、第１実施形態、変形例１の場合と比べて、より高い精度で信
頼性を向上できる。
【００６３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が
削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の
欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明とし
て抽出されうる。
【符号の説明】
【００６４】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ドライバ回路
８…センスアンプ
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【特許請求の範囲】
【請求項１】
メモリセルと、
複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセ
ルアレイと、
前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プロ
グラム動作を繰り返した第１回数を保持する第１記憶部と、
前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデ
ータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部と、
第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセ
ルと含むブロックを不良ブロックと登録する制御部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ページのうち、一方の端に位置するメモリセルを前記第１メモリセルとすることを特
徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ページのうち、他方の端に位置するメモリセルと前記第２メモリセルとすることを特
徴とする請求項２記載の半導体記憶装置。
【請求項４】
メモリセルと、
複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセ
ルアレイと、
前記ページのうち、第１カラム群に対応する第１メモリセル群にデータを書き込むとき、
それぞれのメモリセルに対してプログラム動作を繰り返した回数の第１回数を保持する第
１記憶部と、
前記ページのうち、第２カラム群に対応する第２メモリセル群にデータを書き込むとき、
それぞれのメモリセルに対してプログラム動作を繰り返した回数の第２回数を保持する第
２記憶部と、
前記第１回数と前記第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２
メモリセルと含むブロックを不良ブロックと登録する制御部と
を備えることを特徴とする半導体記憶装置。
【請求項５】
前記ページのうち、一方の端部に位置するメモリセル群を前記第１メモリセル群とし、
前記ページのうち、他方の端部に位置するメモリセル群と前記第２メモリセル群とするこ
とを特徴とする請求項４記載の半導体記憶装置。
【請求項１】
メモリセルと、
複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセ
ルアレイと、
前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プロ
グラム動作を繰り返した第１回数を保持する第１記憶部と、
前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデ
ータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部と、
第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセ
ルと含むブロックを不良ブロックと登録する制御部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ページのうち、一方の端に位置するメモリセルを前記第１メモリセルとすることを特
徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ページのうち、他方の端に位置するメモリセルと前記第２メモリセルとすることを特
徴とする請求項２記載の半導体記憶装置。
【請求項４】
メモリセルと、
複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセ
ルアレイと、
前記ページのうち、第１カラム群に対応する第１メモリセル群にデータを書き込むとき、
それぞれのメモリセルに対してプログラム動作を繰り返した回数の第１回数を保持する第
１記憶部と、
前記ページのうち、第２カラム群に対応する第２メモリセル群にデータを書き込むとき、
それぞれのメモリセルに対してプログラム動作を繰り返した回数の第２回数を保持する第
２記憶部と、
前記第１回数と前記第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２
メモリセルと含むブロックを不良ブロックと登録する制御部と
を備えることを特徴とする半導体記憶装置。
【請求項５】
前記ページのうち、一方の端部に位置するメモリセル群を前記第１メモリセル群とし、
前記ページのうち、他方の端部に位置するメモリセル群と前記第２メモリセル群とするこ
とを特徴とする請求項４記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−２５８２６（Ｐ２０１３−２５８２６Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５６１６３（Ｐ２０１１−１５６１６３）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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