【課題】、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供する。
【解決手段】特定ワード線（１０２４番目のワード線）上のステータスレジスタ４２が設けられていない領域である、８番目〜２５５番目のビット線と交差する領域に設けられている強誘電体メモリにより生産履歴記憶容量４４を構成し、生産履歴記憶容量４４に、半導体記憶装置１０（半導体チップ２０）の生産履歴に関する情報を記憶させている。また、生産履歴記憶容量４４への記憶・参照は、主記憶容量４０への記憶・参照に使用される通常のコマンドと異なる特殊なコマンドが用いられる。 （もっと読む）

【課題】再利用しても特性の劣化なく良好に使用することができる不揮発性半導体メモリ装置及び再利用方法を提供する。
【解決手段】マトリックス状に構成されたメモリセルアレイの使用モードを示す情報を保持した情報保持手段と、複数ビットからなるアドレス信号に応じてメモリセルアレイの少なくとも読み出しアドレスを指定するための選択信号をメモリセルアレイに対して生成するデコーダと、情報保持手段の保持情報に応じてアドレス信号の複数ビットの少なくとも１ビットの論理値を固定し、その論理値の固定を行ったアドレス信号をデコーダに供給するモード設定手段と、を備える。 （もっと読む）

【課題】リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差をかけて抵抗状態を遷移させるため、選択されたビット線ＢＬ及び選択されたワード線ＷＬに複数回のリセットパルスを印加する制御回路３０とを備える。制御回路３０は、選択メモリセルＭＣの抵抗状態を遷移させるためリセットパルスを複数回印加するとともに、所定回数のリセットパルスの印加によっても抵抗状態が遷移しなかった選択メモリセルＭＣに、リセットパルス印加に続いて、リセットパルスよりパルス幅の長いパルス電圧を印加する救済動作を実行する。 （もっと読む）

【課題】記憶装置内のデータを読み出して訂正する方法が提供される。
【解決手段】該方法は、各データ・ビットに対応する複数のリファレンス・セルを用いてデータ・ワードの各データ・ビットを読み出すこと、読み出されたデータ・ビットに対してエラー検出を行うこと、エラーが検出されたならば、読み出されたデータ・ビットをエラー訂正コード（ＥＣＣ）を用いて訂正すること、および各々の対応するリファレンス・セルをそれのオリジナル記憶状態に書き込むことを含む。 （もっと読む）

【課題】メモリセルに接続された配線の不良を検出する。
【解決手段】半導体記憶装置１０は、複数のメモリセルＭＣと、複数のメモリセルＭＣに対応して設けられた複数の配線ＢＬと、複数の配線ＢＬのうち、検査対象としての第１の配線を選択する第１のデコーダ２１と、複数の配線ＢＬのうち、基準電圧を生成するための第２の配線を選択する第２のデコーダ２３と、第１及び第２の配線を充電するドライバ２２，２４と、第１及び第２の配線を同時に放電する放電回路２２，２４と、第１の配線が放電されている間に、第１の配線の電圧と第２の配線の電圧とを比較し、第１の配線の不良を検出するセンスアンプＳＡとを含む。 （もっと読む）

【課題】メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばし信頼性の向上を図る。
【解決手段】メモリの特定部分から読み出した情報を表す信号に関連する、ビット誤り率および／またはビット誤り数を決定するステップと、前記ビット誤り率および／または前記ビット誤り数をエラー閾値と比較するステップと、および少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定するステップとを有する。 （もっと読む）

【課題】メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばし信頼性の向上を図る。
【解決手段】メモリ装置から読み出したデータを表す読み出し信号を受信し、前記読み出し信号に関連づけられたビット誤り率および／またはビット誤り数を決定する、誤り訂正コーディング（ＥＣＣ）デコーダと、および前記ビット誤り率および／または前記ビット誤り数がエラー閾値と一致または超過するか否かに、少なくとも部分的に基づいて、前記メモリ装置のリマップしたリマップアドレスを内容アドレス指定可能メモリ装置（ＣＡＭ）に供給する、リマップコントローラと、を備えた、システムを提供する。 （もっと読む）

【課題】異機種混合ストレージ要素の増大された容量を提供する。
【解決手段】データ記憶方法は、書き込みプロセスがメモリの書き込みを行うステップと、読み取りプロセスが前記メモリの読み取りを行うステップと、を含む。前記メモリ内のメモリ・セルの物理特性は、異なるデータ・レベル・セットをサポートする。前記書き込みプロセスは、前記メモリの書き込み時に前記異なるデータ・レベル・セットを考慮に入れる。前記読み取りプロセスは、まず前記メモリ内のデータを取得し、その後前記データをどのように変換処理するかを判定する。 （もっと読む）

【課題】アクセス時間の増加を抑制し、リードディスターブ確率を減少させる。
【解決手段】書き込み対象のデータＤｉｎの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータＲＤｉｎを生成する符号処理回路１００と、前記符号処理回路により生成されるデータＲＤｉｎが書き込まれるメモリ１２０と、を備える。 （もっと読む）

【課題】 高信頼動作の大容量相変化メモリ・モジュールを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 （もっと読む）

【課題】不揮発性メモリに格納された内部回路の動作特性を設定するチューン情報を、メモリセル微細化時においても、電源投入後、正確かつ安定に読出す。
【解決手段】２つのメモリアレイ（１ａ、１ｂ）各々のメモリセルに互いに相補なデータをチューン情報としてツインセルモードで格納する。ツインセル（ＴＷ１、ＴＷ２）は、互いに相補なチューンデータを格納するメモリセル（ＭＣＡ１，ＭＣＡ２，ＭＣＢ１，ＭＣＢ２）で構成され、２つのツインセルが同一チューン情報を格納する。チューン情報読出モード時、ダブルツインセルモードでメモリセルの選択およびデータ読出を行い、２つのツインセルの記憶情報を読出す。読出回路（５）により読出されたデータ（Ｑ）に従って、対象回路の動作特性を設定する。 （もっと読む）

【課題】クロックＢＴ環境におけるデバイス試験の結果を不揮発性メモリに記録する際に、外部ＲＥＳＥＴ信号または外部電源オフと不揮発メモリへのアクセスとの競合を防ぐ。
【解決手段】
不揮発性メモリ４０２を備えたデバイス４００のテスト回路であって、外部リセット制御部４１０は外部リセット信号２２２を所定の期間マスクして内部リセット信号４１４を生成し、ＣＰＵ４０１は内部リセット信号４１４に基づいて、自己試験の実行とその結果の不揮発性メモリ４０２への書き込みとを制御する。 （もっと読む）

【課題】バースト誤り訂正符号の符号構成をＰＲＡＭ、ＲｅＲＡＭ及び固体電解質メモリの入出力の数に適合させ、符号構成の効率を向上させる。
【解決手段】本発明による半導体記憶装置は、複数のシンボルから構成され、各シンボルが複数のビットから構成され、更にシンボル単位での誤り訂正が可能な誤り訂正符号を誤り検出及び誤り訂正に使用する。当該半導体記憶装置は、相変化抵抗素子、金属酸化物抵抗素子、又は固体電解質抵抗素子のいずれかを含む複数のメモリセルと、周辺回路（３〜７）とを備えている。メモリセルは、データシンボルの一部のビットを記憶する第１データセル（１１）を含んでいる。周辺回路（３〜７）は、第１データセル（１１）から前記一部のビットを読み出し、前記一部のビットに所定のダミービットを付け加えることによってデータシンボルを再生し、再生されたデータシンボルを用いて誤り検出及び誤り訂正を行う。 （もっと読む）

【課題】相変化抵抗メモリに記憶されるコンフィギュレーションデータのデータ保持時間が、後工程における高温により短縮するのを防ぐための方法を提供する。
【解決手段】後工程の高温によるデータ保持特性への影響をなくすために、後工程前、または後工程中に抵抗メモリを冷却する冷却システムを設ける。また、後工程後にコンフィギュレーションデータを抵抗メモリから読み出すとともに、該データを該抵抗メモリに書き込みなおす。 （もっと読む）

【課題】システムの信頼性を向上出来るメモリコントローラを提供すること。
【解決手段】電流経路が直列接続され且つ電荷蓄積層を備えた複数のメモリセルＭＴを備えた第１半導体メモリ１１にデータを書き込むメモリコントローラ１２であって、ホスト機器２から第１データを受信するホストインタフェース２１と、第２データを一時的に保持する第２半導体メモリ２５と、前記第１半導体メモリ１１の状態に応じて前記第２データを生成して前記第２半導体メモリ２５に一時的に保持させ、且つ記第１データ及び第２データを前記第１半導体メモリ１１に書き込む演算処理装置２２とを具備し、前記演算処理装置２２は前記第２データの書き込み時において、前記セレクトゲート線ＳＧＤ、ＳＧＳに隣接する前記ワード線ＷＬ０、ＷＬ３１を選択せず、前記セレクトゲート線ＳＧＤ、ＳＧＳに隣接しない前記ワード線ＷＬ１〜ＷＬ３０を選択する。 （もっと読む）

【課題】読み出しデータにノイズが混入しないようにすること、読み出し動作の高速化を図ること、読み出し時の低消費電力化を図ること、スクリーニングのための回路のレイアウト面積を小さくし且つ制御が容易になるようにすること、及びスクリーニングにおけるメモリセルのデータの期待値を必要としないようにすることを目的とする。
【解決手段】メモリセルアレイの列方向のメモリセル２００に接続されたビット線対ＢＬ，／ＢＬと、メモリセル２００に接続されたセルプレート線ＣＰＬと、ビット線対ＢＬ，／ＢＬに生じる電位差を増幅するセンスアンプ３００とを備えており、読み出し動作時において、センスアンプ３００を活性化する前にビット線対ＢＬ，／ＢＬの電位とセルプレート線ＣＰＬの電位とを接地電位とすることによりメモリセル２００が保持するデータを読み出す。 （もっと読む）

【課題】本発明は、磁気抵抗素子等を備えたメモリセルに記憶されたデータの読出し及びメモリセルの不良を検出するデータ読出し用増幅回路及びそれを備えた半導体記憶装置並びに読出しデータのデータ判定方法に関し、短時間でメモリセルの不良を検査できるデータ読出し用増幅回路及びそれを備えた半導体記憶装置と、読出しデータの誤りを検出して訂正できる半導体記憶装置及び読出しデータのデータ判定方法とを提供することを目的とする。
【解決手段】データ読出し用増幅回路１３０１は、データメモリセルに記憶されたデータの読出し用のデータ読出し用クランプ部１２１２と、データメモリセルのショート不良の検出用のデータセルショート不良検出用クランプ部１２１１と、データメモリセルのオープン不良検出用のデータセルオープン不良検出用クランプ部１２１３とを有している。 （もっと読む）

【課題】ヒューズ切断プロセスを経ることなく冗長変更・追加し易い強誘電体メモリのコード化セル及びその駆動方法を提供する。
【解決手段】第１制御信号を受けて電源電圧を第１ノードに伝達する第１ＰＭＯＳトランジスタ、一方のノードが第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチ、ゲート端にライト制御信号が入力され、ソース端に第２ノードの信号が伝達され、ドレイン端にライトする第１／第２データ信号が入力される第１／第２ＮＭＯＳトランジスタ、第２制御信号を受けて接地電圧を第４ノードＮ４に伝達する第３ＮＭＯＳトランジスタ、一方のノードが第４ノードに連結され、他方のノードが第２，第３ノードに連結された第２ラッチ、第３制御信号の入力ノードと第２／第３ノードの間に構成された第１／第２強誘電体キャパシタ、第２／第３ノードと電圧端の間に構成された第３／第４強誘電体キャパシタからなる。 （もっと読む）

【課題】テスト用データ等の書き込み時間が長くなったり、異なるメモリ容量製品間の切り替えが煩雑になることを解決する。
【解決手段】パッケージ化された組立後のシリアル・ペリフェラル・インタフェース（SPI)機能を有するROM(SPI-ROM)１において、パッケージ１a上の端子NC0〜NC7をデータ書き込み時（プログラム（PGM）時）のデータ入カピンとして利用し、PGM時に端子NC0〜NC7を開放するためのトランスファゲート３２−０〜３２−７と、このトランスファゲート３２−０〜３２−７の開放を制御するプログラムコントロール回路３０と、端子NC0〜NC7からの入力データをデータバス１６へ転送するデータ入力バッファ３４とを有している。そのため、端子NC0〜NC7をPGM時のみデータ入力端子として利用出来、書き込みデータ入力に掛かる時間を短縮出来る。又、メモリ容量が異なっても、ピン構成が変わらないことから、異なるメモリ容量製品間の切り替えが容易である。 （もっと読む）

【課題】 トンネル磁気抵抗素子の製造ばらつきに左右されず、データ読出マージンを確保できる薄膜磁性体記憶装置の構成を提供する。
【解決手段】 定電流供給回路７０は、制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒｅａｄ）を生成する。メモリセルを構成するトンネル磁気抵抗素子をデータ読出時に通過するデータ読出電流は、一定電流Ｉ（Ｒｅａｄ）に応じて設定される。定電流供給回路７０は、外部入力に応じて調整可能な基準電圧Ｖｒｓを生成する電圧調整回路１００と、基準電圧Ｖｒｓに応じて一定電流Ｉ（Ｒｅａｄ）を生成する電流源１０４と、通常動作時に基準電圧Ｖｒｓを制御電圧Ｖｃｔｎとして電流源１０４へ伝達するための電圧切換回路１０３とを含む。 （もっと読む）